CN107958840A - 半导体装置的制作工艺 - Google Patents

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Abstract

本发明公开一种半导体装置的制作工艺，包含以下步骤。首先，在基底上形成栅极结构。然后，形成蚀刻停止层覆盖栅极结构，并且，利用高密度等离子体化学气相沉积制作工艺，在蚀刻停止层上形成介电层。后续，进行第一平坦化制作工艺以移除一部分的介电层，并在栅极结构上残留具有一定厚度的介电层。之后，再进行第二平坦化制作工艺，利用实质相同的移除速率同时移除介电层与蚀刻停止层。

Description

半导体装置的制作工艺
技术领域
本发明涉及一种半导体制作工艺，特别是涉及一种半导体装置的平坦化制作工艺。
背景技术
随着集成电路(IC)集成度不断提升，集成电路内各半导体元件的特征尺寸也持续微缩。为了因应半导体元件微缩所引起的各种电性或制作工艺限制，业界也提出了多种解决之道。举例来说，对于晶体管装置而言，为了解决传统多晶硅栅极造成硼穿透(boronpenetration)以及空乏效应(depletioneffect)的问题，目前业界多采用后栅极(gatelast)制作工艺，以具有金属电极的金属栅极取代传统的多晶硅栅极。然而，随着各栅极结构间的距离逐渐微缩，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。举例来说，各栅极结构间空间不足而影响覆盖膜层的填洞效果或使制作工艺繁复等问题。
因此，目前业界仍需要一种改良式的半导体制作工艺，以有效因应各栅极结构间空间不足的情形。
发明内容
本发明提供一种半导体装置的制作工艺，其是利用高密度等离子体化学气相沉积制作工艺形成层间介电层，再进行后续的平坦化制作工艺，因此该制作工艺可达到较佳的填洞效果与平坦化能力，并能有效控制该层间介电层的高度。
为达前述目的，本发明提供一种半导体装置的制作工艺，包含以下步骤。首先，在一基底上形成一栅极结构。然后，形成一蚀刻停止层覆盖该栅极结构，并利用一高密度等离子体化学气相沉积制作工艺，在该蚀刻停止层上形成一介电层。后续，进行一第一平坦化制作工艺以移除一部分的该介电层，使该栅极结构上残留有一定厚度的该介电层。再进行一第二平坦化制作工艺，利用实质相同的移除速率同时移除该介电层与该蚀刻停止层。
本发明的半导体制作工艺主要是在进行金属栅极置换制作工艺之前，先利用阶梯覆盖性较好的高密度等离子体化学气相沉积制作工艺来形成层间介电层。由此，可避免过去利用阶段性沉积制作工艺(沉积-蚀刻-沉积)来提高填洞能力的麻烦。另一方面，本发明的半导体制作工艺是舍弃高选择比的化学机械研磨制，而仅使用一般选择性蚀刻氧化硅的化学机械研磨制作工艺，并搭配不具蚀刻选择比的回蚀刻制作工艺来进行该层间介电层的平坦化，由此，不仅不会造成该层间介电层的局部凹陷，还可维持整体晶片的一致性(uniformity)。
附图说明
图1至图7绘示本发明第一实施例中半导体制作工艺的步骤示意图；
图8绘示本发明第二实施例中半导体制作工艺的步骤示意图；
图9绘示本发明第三实施例中半导体制作工艺的步骤示意图。
主要元件符号说明
100 基底
102 浅沟隔离
120 栅极结构
121 栅极介电层
122 栅极电极层
123 帽盖层
124 间隙壁
125 栅极沟槽
126 高介电常数介电层
127 功函数金属层
128 金属层
129 盖层
130 源极/漏极
140、145 接触洞蚀刻停止层
150、155 层间介电层
具体实施方式
使熟习本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图7，所绘示者为本发明第一实施例中形成半导体装置的制作工艺示意图。首先，如图1所示，提供一基底100，例如一硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)、硅锗基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon on insulation,SOI)基底，并且在基底100上形成至少一栅极结构120，各栅极结构120之间是通过位于基底100内的至少一浅沟隔离(shallow trench isolation,STI)102而相互隔离。本实施例是选择以形成一平面晶体管(planar transistor)的制作工艺作为实施样态说明，而直接在一平面基底100上形成各栅极结构120。然而，在另一实施例中，也可选择先在基底100上形成至少一鳍状结构(未绘示)以及一绝缘层(未绘示)，再于该鳍状结构上形成该栅极结构。该鳍状结构的形成方式例如是利用一间隙壁自对准双图案(spacer self-aligned double patterning,SADP)制作工艺转移掩模图案(未绘示)，而在基底100中形成多个沟槽(未绘示)。后续在该些沟槽中填入该绝缘层，即可使得突出于该绝缘层的基底100部分形成该鳍状结构，该绝缘层即构成一浅沟隔离(未绘示)。
栅极结构120包含一栅极介电层(gate dielectric layer)121、一栅极电极层(gate electrode layer)122、一帽盖层(capping layer)123以及一间隙壁(spacer)124。其中，栅极介电层121例如可包含一介质材料、二氧化硅(silicon dioxide,SiO2)或氮化硅(silicon nitride,SiN)等。栅极电极层122例如是多晶硅(polysilicon)，包含不具有任何掺质(undoped)多晶硅材料、具有掺质的多晶硅材料、或非晶硅材料等，但也可以是由上述材料的组合。帽盖层123可选择为一复合膜层结构，如图1所示，例如包含二氧化硅、氮化硅、碳化硅(silicon carbide,SiC)、碳氮化硅(SiCN)或上述材料的组合等，但在其他实施例中也可是由上述材料组成的单一膜层。间隙壁124同样可选择为一单层或复合膜层的结构，例如其可包含高温氧化硅层(high temperature oxide,HTO)、氮化硅、氧化硅、氮氧化硅(SiON)或使用六氯二硅烷(hexachlorodisilane,Si2Cl6)形成的氮化硅(HCD-SiN)。
栅极结构120制作工艺例如是先在基底100上全面形成一介电材料层(未绘示)、一栅极材料层(未绘示)、帽盖材料层(未绘示)后，再图案化这些堆叠材料层，进而形成了一栅极堆叠结构(未绘示)。接着，再于该栅极堆叠结构的侧壁上形成间隙壁124，由此形成本实施例的栅极结构120。而后，再于栅极结构120两侧的基底100中分别形成两轻掺杂源极/漏极(LDD,未绘示)以及源极/漏极130，以及形成一接触洞蚀刻停止层140，共形地覆盖在整个栅极结构120以及源极/漏极130上。接触洞蚀刻停止层140例如是包含氮化硅层或碳氮化硅等，并由一化学气相沉积制作工艺(chemical vapor deposition,CVD)而形成，其厚度约为230埃(angstroms)左右。
本领域者应可轻易了解，本发明的栅极结构也可能以其他方式形成，而不限于前述的制作步骤。在其他实施例中，也可选择直接于该基底上形成一金属栅极结构(未绘示)，该金属栅极结构至少包含一功函数金属层(workfunction layer)及一金属栅极，但并不以此为限。
之后，则如图2所示，在基底100上形成一层间介电层150覆盖在接触洞蚀刻停止层140上。在本实施例中，层间介电层150例如是包含氧化硅或四乙氧基硅烷(tetraethylorthosilicate,TEOS)，并由一高密度等离子体化学气相沉积制作工艺(high-densityplasma chemical vapor deposition,HDP CVD)所形成，其厚度t约介于1100埃至1300埃之间。需注意的是，该高密度等离子体化学气相沉积制作工艺具有均匀的阶梯覆盖性，因此，本实施例的层间介电层150可均匀地填入各栅极结构120之间的空间内。
然后，阶段性地进行一平坦化制作工艺，以移除一部分的层间介电层150。举例来说，首先进行一第一平坦化制作工艺，使位于不同区域内的层间介电层150可相互齐平，但仍保留一定厚度t2的层间介电层150在栅极结构120的顶部，如图3所示。在一较佳实施例中，厚度t2如是约介于200埃左右，但不以此为限。详细来说，该第一平坦化制作工艺例如是一化学机械研磨(chemical mechanical polishing,CMP)制作工艺，主要是利用选择性研磨氧化硅的研磨浆料(slurry)来平坦化包含氧化硅的层间介电层150。在本实施例中，可选择有效控制该化学机械研磨制作工艺进行的时间，而使一部分的层间介电层150仍可被保留在栅极结构120的顶部而具有一定厚度t2。也就是说，在该第一平坦化制作工艺后，层间介电层150的整体厚度从厚度t降低至厚度t1，且各区域内的层间介电层150具有齐平的顶表面，但仍不会暴露位于层间介电层150下方的接触洞蚀刻停止层140等部分。
在该第一平坦化制作工艺之后，继续进行一第二平坦化制作工艺，以进一步减少层间介电层150的厚度t1，并同时移除一部分的接触洞蚀刻停止层140，如图4所示。在一较佳实施例中，在该第二平坦化制作工艺后，位于栅极结构120顶表面的接触洞蚀刻停止层140的厚度t3例如是约介于60埃至90埃之间，但不以此为限。详细来说，该第二平坦化制作工艺例如是一回蚀刻(etching back)制作工艺，主要是利用不具蚀刻选择比的蚀刻剂来同时移除包含氧化硅的层间介电层150与包含氮化硅的接触洞蚀刻停止层140。在本实施例中，层间介电层150与接触洞蚀刻停止层140是通过实质相同的蚀刻速率而被移除，并且，可有效控制该回蚀刻制作工艺进行的时间，而选择性地使位于栅极结构120顶表面上的接触洞蚀刻停止层140被移除至仅具原来厚度的一半左右，例如是约为75埃左右。也就是说，在该第二平坦化制作工艺后，层间介电层150的整体厚度t1被进一步降低至厚度t4，而使其下方的接触洞蚀刻停止层140可被暴露，而且位于栅极结构120顶表面上的接触洞蚀刻停止层140还被进一步移除至仅具原来厚度的一半左右。然而，虽然在该第二平坦化制作工艺之后，位于栅极结构120顶表面上的接触洞蚀刻停止层140相较于其他部分来说具有较小的厚度，但仍不会使其下方的帽盖层123被暴露出来。在一较佳实施例中，在进行该第二平坦化制作工艺时，可先将接触洞蚀刻停止层140的预期厚度提供给一先进自动控制(advancedprocess control,APC,未绘示)单元；或者是，在进行该第二平坦化制作工艺时，即时量测需移除的层间介电层150与接触洞蚀刻停止层140的实际膜厚，并提供至该先进自动控制单元，使该先进自动控制单元可利用此厚度资讯计算出该第二平坦化制作工艺所需要的精确蚀刻时间，由此可精确控制接触洞蚀刻停止层140的厚度t3，如图4所示。
而后，在该第二平坦化制作工艺之后，可再继续进行一第三平坦化制作工艺，以移除位于栅极结构120顶表面上剩余的接触洞蚀刻停止层140以及下方的帽盖层123，如图5所示。详细来说，该第三平坦化制作工艺例如是一蚀刻(etching)制作工艺，主要是利用选择性蚀刻氮化硅的蚀刻剂来移除包含氮化硅的接触洞蚀刻停止层140与帽盖层123。在本实施例中，是完全移除栅极结构120顶表面上残留的接触洞蚀刻停止层140，并进一步将下方的帽盖层123完全移除，同时，在移除接触洞蚀刻停止层140与帽盖层123时，还一并移除两侧的层间介电层150，形成上表面与栅极结构120的栅极电极层122顶部齐平的层间介电层155与接触洞蚀刻停止层145。也就是说，在该第三平坦化制作工艺后，可使栅极结构120的栅极电极层122的顶部自层间介电层155中暴露出来，如图5所示。
因此，可接着进行一选择性蚀刻制作工艺，例如是一干蚀刻或湿蚀刻制作工艺，利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(tetramethylammonium hydroxide,TMAH)等蚀刻溶液来去除栅极结构120的栅极电极层122，而在层间介电层155内形成至少一栅极沟槽125，如图6所示。后续，则可进行一金属栅极置换(replacement metal gate)制作工艺，在栅极沟槽125内形成一金属栅极。
以高介电常数介电材料层后制(high-k last)的制作工艺来举例说明，该金属栅极置换制作工艺包含依序于栅极沟槽125内填入一高介电常数介电材料层(未绘示)、功函数金属材料层(未绘示)一金属栅极材料层(未绘示)及一盖层材料层(未绘示)，再通过另一平坦化制作工艺，如一化学机械研磨制作工艺，移除栅极沟槽125外的上述材料层，而形成如图7所示的一高介电常数介电层126、一功函数金属层127、一金属层128及一盖层129。于另一实施例中，也可在功函数金属层127与高介电常数介电层126之间及/或金属层128与功函数金属层127之间分别形成一底阻障层(未绘示)及/或顶阻障层(未绘示)，例如是一钛(Ti)层、氮化钛(TiN)层、钽(Ta)层或氮化钽(TaN)层等，但不以此为限。此外，本发明也可以应用于高介电常数介电材料层前制(high-k first)的金属栅极置换制作工艺。
在本发明的一实施例中，高介电常数介电层126例如是包含一高介电常数(highdielectric constant,high-k)材料，而功函数金属层127较佳用以调整形成该金属栅极的功函数，其材质可视该金属氧化物半导体晶体管的类型而做调整。举例说明，若该金属氧化物晶体管为N型晶体管，功函数金属层127可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或碳化钛铝(TiAlC)等，但不以此为限；若该金属氧化物晶体管为P型晶体管，功函数金属层127则可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。金属层128则例如是包含铝(Al)、钛、钽或钨(W)等，但不以此为限。另一方面，本领域者应可轻易了解，若初始栅极结构120已能符合产品需求，也可选择性省略此金属栅极置换步骤。
由此即可完成本发明第一实施例的半导体制作工艺。在本实施例的制作工艺中，主要是利用阶梯覆盖性较好的高密度等离子体化学气相沉积制作工艺来形成层间介电层150，因此，可省略过去需利用阶段性沉积制作工艺的方式。并且，本实施例是选择以一般对氧化硅具较高研磨速率的研磨浆料所进行的化学机械研磨制作工艺搭配以不具蚀刻选择比的蚀刻剂所进行的回蚀刻制作工艺来阶段性地平坦化层间介电层150，而舍弃使用高选择比的化学机械研磨制作工艺，因此，不会造成层间介电层150的局部凹陷。同时，本发明的制作工艺可使层间介电层150整体厚度的减少范围(t-t4)维持在约1000埃以内，可使整体晶片范围(wafer range)内的极值差异维持在约80埃以内，而具有较佳的一致性(uniformity)。
然而，本领域者应可轻易了解，本发明的半导体制作工艺也可能以其他手段达成，并不限于前述的制作步骤。因此，下文将进一步针对本发明半导体制作工艺的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图8，其绘示本发明第二实施例中半导体元件的形成方法的步骤剖面示意图。本实施例与前述第一实施例的主要差异在于该第三平坦化制作工艺主要是利用选择性仅蚀刻帽盖层123的蚀刻剂来进行的一蚀刻制作工艺。也就是说，本实施例的第二平坦化制作工艺，是完全移除位于栅极结构120顶表面的接触洞蚀刻停止层140，并使下方的帽盖层123的顶表面被暴露出来，如图8所示。具体来说，该第二平坦化制作工艺例如是一回蚀刻制作工艺，其同样是利用对氧化硅及氮化硅具相同蚀刻选择比的蚀刻剂来同时移除包含氧化硅的层间介电层150与包含氮化硅的接触洞蚀刻停止层140。然而，在本实施例中，较佳是使帽盖层123具有不同于接触洞蚀刻停止层140材质，而使该第二平坦化制作工艺在进行时可以将帽盖层123作为一蚀刻停止层。
而后，本实施例的该第三平坦化制作工艺，即可利用仅对帽盖层123具较高蚀刻速率的蚀刻剂来移除帽盖层123。之后，再继续移除帽盖层123下方的栅极电极层122，即可接着进行该金属栅极置换制作工艺。
由此即可完成本发明第二实施例的半导体制作工艺。本实施例中半导体制作工艺的其余步骤大体上与前述第一实施例相同，于此不再赘述。需注意的是，在本实施例中主要是帽盖层123与接触洞蚀刻停止层140具有不同的材质，而可在进行该第二平坦化制作工艺时选择停在帽盖层123。由此，可使后续该第三平坦化制作工艺的进行更为方便，并同样可使整体晶片范围内的差异维持在80埃以内，而具有较佳的一致性。
请参照图9，其绘示本发明第三实施例中半导体元件的形成方法的步骤剖面示意图。本实施例与前述第一实施例的主要差异在于该第二平坦化制作工艺是停在接触洞蚀刻停止层140的上表面，而不移除位于栅极结构120顶表面的接触洞蚀刻停止层140，如图9所示。具体来说，该第二平坦化制作工艺例如是一回蚀刻制作工艺，其是利用选择性蚀刻氧化硅的蚀刻剂来移除包含氧化硅的层间介电层150，并以包含氮化硅的接触洞蚀刻停止层140作为该第二平坦化制作工艺的蚀刻停止层。
而后，本实施例的第三平坦化制作工艺则需完全移除位于栅极结构120顶表面上的接触洞蚀刻停止层140以及帽盖层123。因此，在本实施例中，较佳是使帽盖层123与接触洞蚀刻停止层140具有相同的材质，例如是皆包含氮化硅。由此，该第三平坦化制作工艺，例如是一蚀刻制作工艺，即可利用对氧化硅与氮化硅具相同蚀刻速率的蚀刻剂来一次性地移除包含氧化硅的层间介电层150以及氮化硅的接触洞蚀刻停止层140与帽盖层123。之后，再继续移除帽盖层123下方的栅极电极层122，即可接着进行该金属栅极置换制作工艺。
由此即可完成本发明第三实施例的半导体制作工艺。本实施例中半导体制作工艺的其余步骤大体上与前述第一实施例相同，于此不再赘述。需注意的是，在本实施例中主要是帽盖层123与接触洞蚀刻停止层140具有相同的材质，并选择在进行该第二平坦化制作工艺时停在接触洞蚀刻停止层140。由此，同样可使后续该第三平坦化制作工艺的进行更为方便，并且仍可使整体晶片范围内的差异维持在80埃以内，而具有较佳的一致性。
由此可知，本发明的半导体制作工艺主要是在进行金属栅极置换制作工艺之前，先利用阶梯覆盖性较好的高密度等离子体化学气相沉积制作工艺来形成层间介电层。由此，可避免过去利用阶段性沉积制作工艺(沉积-蚀刻-沉积)来提高填洞能力的麻烦。另一方面，本发明的半导体制作工艺是舍弃高选择比的化学机械研磨制，而仅使用一般选择性研磨氧化硅的化学机械研磨制作工艺，并搭配不具蚀刻选择的回蚀刻制作工艺来进行该层间介电层的平坦化，由此，不会造成该层间介电层的局部凹陷。同时，本发明的制作工艺可使该层间介电层的整体厚度的减少范围维持在约1000埃以内，故可使整体晶片范围内的极值差异维持在约80埃以内，而具有较佳的一致性。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (11)

1.一种半导体装置的制作工艺，其特征在于包含下列步骤：
在一基底上形成一栅极结构；
形成一蚀刻停止层覆盖该栅极结构；
利用一高密度等离子体化学气相沉积制作工艺，在该蚀刻停止层上形成一介电层；
进行一第一平坦化制作工艺以移除一部分的该介电层，并在该栅极结构上残留具有一定厚度的该介电层；以及
进行一第二平坦化制作工艺，利用实质相同的移除速率移除该介电层与该蚀刻停止层。
2.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该第一平坦化制作工艺包含一化学机械研磨制作工艺。
3.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该第二平坦化制作工艺包含一回蚀刻制作工艺，且该回蚀刻制作工艺是利用不具蚀刻选择比的蚀刻剂进行。
4.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该蚀刻停止层包含氮化硅，该介电层包含氧化硅，其中，该第一平坦化制作工艺是利用对氧化硅具高选择比的一化学机械研磨制作工艺进行，该第二平坦化制作工艺是利用对氧化硅与氮化硅具相同选择比的回蚀刻制作工艺进行。
5.依据权利要求1所述的半导体装置的制作工艺，其特征在于，还包含：
在该第二平坦化制作工艺后，进行一金属栅极置换制作工艺。
6.依据权利要求5所述的半导体装置的制作工艺，其特征在于，该第二平坦化制作工艺进行后，暴露一部分的该蚀刻停止层。
7.依据权利要求6所述的半导体装置的制作工艺，其特征在于，该金属栅极置换制作工艺还包含：
移除该暴露的蚀刻停止层；
移除该栅极结构的一帽盖层与一电极层以在该介电层内形成一栅极沟槽；以及
以在该介电层内形成一金属栅极。
8.依据权利要求6所述的半导体装置的制作工艺，其特征在于，该暴露的蚀刻停止层具有约为60埃至90埃的厚度。
9.依据权利要求5所述的半导体装置的制作工艺，其特征在于，该第二平坦化制作工艺进行后，暴露该栅极结构的上表面。
10.依据权利要求1所述的半导体装置的制作工艺，其特征在于，该金属栅极置换制作工艺包含：
移除该栅极结构的一帽盖层与一电极层，以在该介电层内形成一栅极沟槽；以及
在该栅极沟槽内形成一金属栅极。
11.依据权利要求3所述的半导体装置的制作工艺，其特征在于，该回蚀刻制作工艺是利用一先进制作工艺控制技术调控。
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