CN104979277B

CN104979277B - 一种40nm以下尺寸的器件的化学机械平坦化的工艺方法

Info

Publication number: CN104979277B
Application number: CN201410146689.9A
Authority: CN
Inventors: 杨涛; 卢一泓; 张月; 崔虎山; 赵超; 李俊峰
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2014-04-11
Filing date: 2014-04-11
Publication date: 2019-06-14
Anticipated expiration: 2034-04-11
Also published as: CN104979277A

Abstract

本发明提供了一种化学机械平坦化的工艺方法，包括步骤：采用原子层沉积的方法填充金属钨；进行第一去除工艺和第二去除工艺，以实现金属钨的化学机械平坦化，其中，第二去除工艺中的压力和转速分别小于第一去除工艺中的压力和转速。采用两步去除工艺进行金属钨的化学机械平坦化，后一步去除工艺中压力和转速都有所减小，这样，在第二去除工艺中减小研磨过程中的机械作用，从而，可以降低金属栅顶部的金属损失，提高器件的性能和良率。

Description

一种40nm以下尺寸的器件的化学机械平坦化的工艺方法

技术领域

本发明涉及半导体制造领域，特别涉及一种40nm以下尺寸的器件的化学机械平坦化的工艺方法。

背景技术

目前，后栅工艺目前广泛应用于先进的集成电路工艺制造中，其通常是先形成伪栅和源漏区，而后去除伪栅并在栅沟槽中重新填充高k金属栅堆叠的替代栅极。由于栅极形成在源漏极之后，此工艺中栅极不需要承受很高的退火温度，对栅层材料选择更广泛并且更能体现材料本征的特性。

现有技术中多采用化学气相沉积(CVD)、物理气相沉积(PVD)等常规方法制备Al、Mo等金属作为替代栅极的金属填充层，然而其台阶覆盖性较差，后续的化学机械平坦化(CMP)工艺难以实现对小尺寸器件的超薄金属层的控制，制备的金属层的质量无法满足40nm以下的工艺要求。

原子层沉积(ALD)工艺是基于化学吸收的表面限制反应，能够提供固有的单层沉积，在高深宽比缝隙中具有100％的台阶覆盖率。目前，在后栅工艺中通常采用ALD工艺进行金属钨(W)的填充来形成替代栅极的顶层金属，以提供具有良好台阶覆盖率和缝隙填充能力的高质量金属层，满足40nm以下尺寸的器件的要求。

然而，在目前的工艺条件下，对ALD形成的W的材料移除速率要远远大于CVD形成的W的材料，这样，将会对金属栅顶部造成较大的金属损失(Dishing/Loss)，影响器件性能，甚至造成电路的失效和良率的降低。通过一系列的测试发现，二者移除速率的不同主要是由于形成的金属晶体结构的不同造成的，有效控制ALD形成的W材料的移除速率是ALD形成金属W工艺中的关键问题之一。

发明内容

本发明的目的旨在至少解决上述技术缺陷，提供一种40nm以下尺寸的器件的化学机械平坦化的工艺方法，降低金属钨移除速率，提高器件的性能。

本发明提供了一种化学机械化的方法，包括步骤：

在衬底上沉积衬垫层，并在衬垫层上沉积伪栅极；

刻蚀图案化衬垫层和伪栅极，以形成伪栅结构；

去除伪栅极以形成栅沟槽；

依次沉积替代的栅极介质层和金属功函数层；

采用原子层沉积的方法填充金属钨；

进行第一去除工艺和第二去除工艺，以实现金属钨的化学机械平坦化，其中，第二去除工艺中的压力和转速分别小于第一去除工艺中的压力和转速。

可选的，第二去除工艺中抛光液双氧水的浓度小于第一去除工艺中抛光液双氧水的浓度。

可选的，第二去除工艺中抛光液与去离子水的体积比小于第一去除工艺中抛光液与去离子水的体积比。

可选的，第一去除工艺中的压力范围为60-120hpa。

可选的，第一去除工艺中的转速范围为30-80rmp/min。

可选的，第一去除工艺中抛光液双氧水的浓度范围为2-5wt％。

可选的，第一去除工艺中抛光液与去离子水的体积比为1。

本发明实施例提供的化学机械平坦化的工艺方法，采用两步去除工艺进行金属钨的化学机械平坦化，后一步去除工艺中压力和转速都有所减小，这样，在第二去除工艺中减小研磨过程中的机械作用，从而，可以降低金属栅顶部的金属损失，提高器件的性能和良率。

更进一步地，在第二去除工艺中，降低抛光液双氧水的浓度或抛光液与去离子水的体积比，这样，在第二去除工艺中减小研磨过程中的化学作用，更进一步地，可以降低金属栅顶部的金属损失，提高器件的性能和良率。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1示出了根据本发明实施例的化学机械平坦化的工艺方法的流程图；

图2-8示出了根据本发明实施例的工艺形成半导体器件的各个制造过程的截面示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

在本发明中，解决ALD金属钨的平坦化工艺中，去除速率过大造成其他层较大损失的问题。为此，如图1所示，本发明提出如下技术方案：

采用原子层沉积的方法填充金属钨；

在本发明中，采用两步去除工艺进行金属钨的化学机械平坦化，后一步去除工艺中压力和转速都有所减小，这样，在第二去除工艺中减小研磨过程中的机械作用，从而，可以降低金属栅顶部的金属损失，提高器件的性能和良率。

为了更好的理解本发明，以下将结合具体的实施例进行详细的描述，该实施例中，对后栅中形成金属钨的金属栅进行平坦化。

首先，形成伪栅结构，如图2所示。

具体地，首先，提供衬底1，参考图2所示。

衬底1可以是体硅、绝缘层上硅(SOI)等常用的半导体硅基衬底，或者体Ge、绝缘体上Ge(GeOI)，也可以是SiGe、GaAs、GaN、InSb、InAs等化合物半导体衬底，衬底的选择依据其上要制作的具体半导体器件的电学性能需要而设定。在本发明中，实施例所举的半导体器件例如为场效应晶体管(MOSFET)，因此从与其他工艺兼容以及成本控制的角度考虑，优选体硅或SOI作为衬底1的材料。此外，衬底1可以具有掺杂以形成阱区(未示出)，例如PMOS器件中n衬底中的P-阱区。在本实施例中，衬底1为体硅衬底。

而后，在衬底1上淀积衬垫层2，参考图2所示。

所述衬垫层2可以为氮化物、氧化物或氮氧化物，例如氮化硅、氧化硅和氮氧化硅等，可以通过LPCVD、PECVD、HDPCVD、RTO等常规工艺沉积形成衬垫层2，衬垫层2用于稍后刻蚀的停止层，以保护衬底1，其厚度依照刻蚀工艺需要而设定。在本实施例中，衬垫层2为氧化硅。

而后，在衬垫层2上淀积伪栅极3，参考图2所示。

通过LPCVD、PECVD、HDPCVD、MBE、ALD、蒸发、溅射等常规工艺沉积形成伪栅极3，其材质包括多晶硅、非晶硅、微晶硅、非晶碳、非晶锗等及其组合，用在后栅工艺中以便控制栅极形状。在本实施例中，伪栅极3为多晶硅。

接着，刻蚀图案化衬垫层2和伪栅极3，从而形成伪栅结构，如图2所示。

而后，进一步形成伪栅结构以外的半导体器件的其他结构，参考图2-3所示。

具体地，首先，进行第一次源漏离子注入，以伪栅结构为掩膜，在伪栅极结构两侧的衬底1中形成轻掺杂、浅pn结的源漏扩展区4L，也即LDD结构，如图2所示。

随后，在整个器件表面沉积绝缘隔离材料并刻蚀，仅在伪栅极结构周围的衬底1上形成栅极侧墙5。栅极侧墙5的材质包括氮化物、氧化物、氮氧化物、DLC及其组合，可以选择与衬垫层2和伪栅极3均不同的材质，以便于选择性刻蚀。特别地，栅极侧墙5可以包括多层结构(未示出)，例如具有垂直部分以及水平部分的剖面为L形的第一栅极侧墙，以及位于第一栅极侧墙水平部分上的高应力的第二栅极侧墙，第二栅极侧墙的材质可包括SiN或类金刚石无定形碳(DLC)，应力优选大于2GPa。

接着，以栅极侧墙5为掩模，进行第二次源漏离子注入，在伪栅极侧墙5两侧的衬底1中形成重掺杂、深pn结的源漏重掺杂区4H。源漏扩展区4L与源漏重掺杂区4H共同构成MOSFET的源漏区4，其掺杂类型和浓度、深度依照MOSFET器件电学特性需要而定。

接着，形成层间介质层7。通过旋涂、喷涂、丝网印刷、CVD等常规方法形成低k材料的ILD 7，其材质包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如二氧化硅、无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。采用回刻(湿法和/或干法刻蚀)、CMP等技术平坦化ILD 7，直至暴露出伪栅极3，如图3所示。

而后，形成栅沟槽3T所示，如图4所示。

对于多晶硅、非晶硅、微晶硅等Si基材质的伪栅极3，可以采用TMAH湿法腐蚀，或者碳氟基气体等离子体干法刻蚀，去除伪栅极3，直至露出衬垫层2。

接着，进一步地，可以重新形成界面层。具体地，例如可以通过HF基湿法腐蚀液去除氧化硅的衬垫层2，并清洗、干燥暴露出的衬底1表面，以减小沟道区表面缺陷。随后，在衬底1上栅极沟槽3T中形成界面层(图未示出)，如图4所示。本实施例中，界面层为氧化硅，其形成方法可以是PECVD、HDPCVD、MBE、ALD等常规方法，还可以是化学氧化方法，例如在含有一定浓度臭氧的去离子水中浸泡20s，使得硅材质的衬底1表面被氧化形成氧化硅的界面层。该薄层界面层用于降低衬底1与之后形成的高k材料的栅极绝缘层之间的界面态密度。

而后，依次淀积替代的栅极介质层8和金属功函数层9，如图5所示。

栅极介质层8可以为高k介质材料(相对于氧化硅具有高的介电常数)，包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al₂O₃、Ta₂O₅、TiO₂、ZnO、ZrO₂、HfO₂、CeO₂、Y₂O₃、La₂O₃)、钙钛矿相氧化物(例如PbZrxTi1-xO₃(PZT)、BaxSr1-xTiO₃(BST))。形成方法可以是CVD、PVD、ALD等常规方法。随后，采用沉积后退火(PDA)，例如在450℃下退火15s，以提高高k介质材料的质量。

金属功函数层9，对于NMOS而言，可以选用Al、TiAl、对于PMOS而言可以选用Ti、TiN、Ta、TaN。沉积方法例如是CVD、PVD、ALD等。

接着，采用ALD工艺，填充金属钨10，如图6所示。

而后，进行第一去除工艺，以去除部分的金属钨，如图7所示。

在本实施例中，第一去除工艺中较快的速率进行去除大部分的金属钨，在化学机械平坦化中，磨头的压力和转盘的转速采用较高的值，本实施例中压力的范围为60-120hpa，转速范围为30-80rmp/min，抛光液双氧水的浓度范围为2-5wt％，抛光液与去离子水的体积比为1。

接着，进行第二去除工艺，以去除剩余部分的金属钨，如图8所示。

在本实施例中，第二去除工艺中以较慢的速率进行去除剩余部分的金属钨，分别从机械作用以及化学作用方面进行调整，以获得较慢的速率，机械作用方面如压力和转速降低，以降低金属钨与研磨垫之间的摩擦力，化学作用方面如抛光液双氧水的浓度减小以及抛光液与去离子水的体积比减小，以弱化抛光液的化学作用。在本实施例中，压力的范围为小于60，转速范围小于30rmp/min，抛光液双氧水的浓度降低至小于2wt％，抛光液与去离子水的体积比降低为小于。

而后，进一步进行平坦化，直至暴露层间介质层7，如图8所示。

至此形成了本发明实施例的半导体器件，而后，根据需要完成器件的后续步骤，例如形成接触以及金属互连等。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种40nm以下尺寸的器件的化学机械平坦化的工艺方法，其特征在于，包括步骤：

在衬底上沉积衬垫层，并在衬垫层上沉积伪栅极；

刻蚀图案化衬垫层和伪栅极，以形成伪栅结构；

去除伪栅极以形成栅沟槽；

依次沉积替代的栅极介质层和金属功函数层；

采用原子层沉积的方法填充金属钨；

进行第一去除工艺和第二去除工艺，以实现金属钨的化学机械平坦化，其中，第二去除工艺中的压力和转速分别小于第一去除工艺中的压力和转速；

第二去除工艺中抛光液双氧水的浓度小于第一去除工艺中抛光液双氧水的浓度，第二去除工艺中抛光液与去离子水的体积比小于第一去除工艺中抛光液与去离子水的体积比。

2.根据权利要求1所述的方法，其特征在于，第一去除工艺中的压力范围为60-120hpa。

3.根据权利要求2所述的方法，其特征在于，第一去除工艺中的转速范围为30-80rmp/min。

4.根据权利要求3所述的方法，其特征在于，第一去除工艺中抛光液双氧水的浓度范围为2-5wt％。

5.根据权利要求4所述的方法，其特征在于，第一去除工艺中抛光液与去离子水的体积比为1。