TWI406331B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係有關於形成積體電路裝置於基板上的方法，特別有關於一種化學機械研磨法以製造高介電常數金屬閘極元件。
自從半導體裝置於數十載前首次地被製造出，此裝置的幾何維度持續大幅地縮減尺寸。現今的製造廠正例行地製造具有結構維度小於65nm的半導體裝置。然而，在持續地滿足元件需求時，解決實行新製程和設備技術的相關問題已變得更具挑戰性。例如，金屬-氧化-半導體(MOS)裝置典型地是以多晶矽閘極電極形成。使用多晶矽材料的理由是基於在高溫製程中其對於熱的阻抗性，因此可允許其與源極/汲極結構同在高溫下退火。
在一些積體電路(IC)設計中，當特徵結構尺寸繼續縮減時，業界有一種需求以金屬閘極取代多晶矽閘極電極以改善元件效能。取代多晶矽閘極的製程(亦通稱為閘極最終製程)可被實行以解決高溫製程作用於金屬材料的疑慮。於該閘極最終製程中，最初地形成一虛置閘極，並且持續處理該裝置直到沉積一層間介電(ILD)層。接著可移除該虛置閘極並以一金屬閘極取代之。然而，當整合此閘極最終製程於其他製程時，例如以化學機械研磨該ILD層以露出該虛置閘極以便移除，會發生許多問題。例如，在基板上具有不同圖案密度的各區域中，便很難去控制各裝置的閘極高度。
本發明之實施例提供一種半導體裝置的製造方法。上述方法包括提供一半導體基底；形成複數個電晶體於該半導體基底中，各電晶體具有一虛置閘極結構；形成一接觸蝕刻終止層(CESL)於包括該些虛置閘極結構的基底之上；形成一第一介電層以填入以填入相鄰的虛置閘極結構之間各區域的一部分中；形成一化學機械研磨(CMP)終止層於該CESL與該第一介電層之上；形成一第二介電層於該CMP終止層之上；實施一CMP製程於該第二介電層，實質地停止於該CMP終止層；以及實施一過度研磨以顯露出該些虛置閘極結構。
本發明之實施例另提供一種半導體裝置的製造方法。上述方法包括：形成複數個虛置閘極結構於一半導體基底之上；形成一第一終止層於包括該些虛置閘極結構的半導體基底之上，該第一終止層由一第一材料形成；形成一第一氧化層以填入以填入相鄰的虛置閘極結構之間的一間隙的一部分中；形成一第二終止層於該第一終止與該第一氧化層之上，該第二終止層由一第二材料形成；形成一第二氧化層於該第二終止層之上，填入該間隙的一剩餘部分；實施一化學機械研磨(CMP)製程於該第二氧化層，實質地停止於該第二終止層；以及實施一過度研磨以移除部份的該第二終止層和該第一終止層，藉此顯露出該些虛置閘極結構；以及移除該些虛置閘極結構並以金屬閘極取代之。
本發明之實施例又提供一半導體裝置。上述半導體裝置包括：一半導體基底；至少兩電晶體形成於該半導體基底中，上述至少兩電晶體中各具有一金屬閘極與高介電常數閘極介電層；以及一間隙位於上述至少兩電晶體之間，其包括一第一終止層、一第二終止層、以及一氧化層設置於該第一終止層和該第二終止層之間；其中該第一和第二終止層各別由該氧化層之外的不同材料形成。
為使本發明能更明顯易懂，下文特舉實施例，並配合所附圖式，作詳細說明如下：
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
請參閱第1A至1C圖，其顯示一半導體裝置100於閘極最終製程(亦通稱為取代多晶矽閘極的製程)的各製造階段的剖面示意圖。應注意的是，部分的半導體裝置100可利用互補式金屬-氧化-半導體(CMOS)技術製程流程製造，並且因此一些製程在此僅做簡單地描述。再者，該半導體裝置100可包括各種其他裝置及結構例如雙極接面電晶體(BJT)、其他形式的電晶體、電阻、電容、二極體、熔絲等，但是為了能較佳地了解本揭露的發明概念，在此將半導體裝置100簡化。
於第1A圖中，半導體裝置100可包括各種不同的區域102、104、106，並且在其中可形成一n-型場效電晶體(nFET)或一p-型場效電晶體(pFET)。相較於區域104和106，上述區域102可具有較高的元件圖案密度。亦即，上述區域102(例如密區域)可包括較多的構造或結構，例如虛置多晶矽閘極，比起在區域104和106，更緊密地設置在一起。再者，比起區域106，區域104可具有較高的元件圖案密度。因此，區域106可為一疏離區域，具有較少的裝置形成於其中，及/或比起在區域102中，區域106的元件彼此之間的間距較遠。
上述半導體裝置100可包括一半導體基底，例如矽基底。上述基底可包括各種不同的摻雜組態，端視本技術領域中所公知的設計需求而定。該基底亦可包括其他基本的半導體，例如鍺和鑽石。另擇一地，該基板可包括一化合物半導體及/或一合金半導體。更有甚者，該基底可選擇性地包括一磊晶層，可受應變以提升效能，以及可包括一絕緣層上有矽(SOI)基底。
上述半導體裝置100更可包括一絕緣結構(未繪示)，例如一淺溝槽隔離(STI)構造，形成於該基底上，做為該基底中主動區域中的隔離用，如本技術領域中所公知。該隔離結構可以由氧化矽、氮化矽、氮氧化矽、氟摻雜矽酸鹽(FSG)、及/或其他所公知的低介電常數(low-k)介電材料所構成。
上述nFET和pFET裝置110可包括一閘極介電層，其包括界面層/高介電常數(high-k)介電層形成於該基底上。該界面層可包括一氧化矽層(SiO2 )或氮氧化矽層(SiON)，其厚度範圍大抵介於5埃至10埃()，形成於該基底上。上述high-k介電層可藉由原子層沉積法(ALD)或其他適當的技術形成於該界面層上。該high-k介電層的厚度範圍大抵介於5埃至30埃()。該high-k介電層可包括氧化鉿(HfO2 )。另擇一地，該high-k介電層可選擇性地包括其他high-k介電材料，例如TiO2 、HfZrO、Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、上述之任意組合、或其他適合的材料。再者，該high-k介電層可包括多層的組態，例如HfO2 /SiO2 或HfO2 /SiON。
上述nFET和pFET裝置110可更包括一頂蓋層，以調整金屬層(做為該閘極電極)的功函數，以適當地展現nFET和pFET的效能。例如，該頂蓋層可包括Al2 O3 、La2 O3 、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、上述之任意組合、或其他適合的材料。該頂蓋層可形成於該high-k介電層之上或者之下。該頂蓋層可藉由ALD、CMD、或PVD等沉積法形成。
上述nFET和pFET裝置110可包括一虛置多晶矽(或poly)閘極116形成於該頂蓋層上，其藉由一沉積法或其他適當的製程技術所形成。該虛置多晶矽閘極116的厚度範圍大抵介於400埃至800埃()。上述nFET和pFET裝置110可選擇性地包括一硬遮罩形成於該虛置多晶矽閘極116之上。該硬遮罩可藉由一沉積法或其他適當的製程技術形成。該硬遮罩可包括氮化矽、氮氧化矽、碳化矽、或其他適合的材料。側壁或閘極間隙子120可形成於如本領域所中所公知的閘極堆疊的任一側邊上。上述側壁間隙子120可包括氧化矽、氮化矽、或氮氧化矽。
上述nFET和pFET裝置110可更包括源極/汲極區域，包括輕源極/汲極區域和重源極/汲極區域。該源極/汲極區域可藉由植入p-型或n-型摻雜物或雜質於該基底中而形成，視該裝置100的組態而定。該虛置多晶矽閘極116和源極/汲極結構的形成方法包括熱氧化法、多晶矽沉積法、微影法、離子植入法、蝕刻法、及其他各類的方法。上述nFET和pFET裝置110可更包括矽化物構造形成於源極/汲極區域上，藉由自對準矽化(salicide)製程，以形成一接觸。該矽化物構造可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鉑、矽化鉺、矽化鈀、或上述之任意組合。
如同以上所討論，在形成各類微電子裝置及結構之後，可形成一應力層於該基底之上。例如，可形成一接觸蝕刻終止層(CESL)130於區域102、104、106中該些nFET和pFET裝置110之上。該接觸蝕刻終止層130可由氮化矽、氮氧化矽、碳化矽、或其他適合的材料所形成。接觸蝕刻終止層130的組成可被選擇，基於對該半導體裝置的一或多個額外的構造的蝕刻選擇率。該接觸蝕刻終止層130的厚度範圍大抵介於150埃至500埃()。該接觸蝕刻終止層130可藉由CVD法或其他適合的製程形成。
一介電層，例如一層間介電層(ILD)140，可形成於接觸蝕刻終止層130之上且填入該些裝置110之間的間隙中。例如，該些裝置110之間的間隙可藉由高深寬比製程(high aspect ratio process，簡稱HARP)部分地填充以氧化矽。上述氧化矽(HARP)可為多孔的，允許較佳的填隙效果於高深寬比溝槽中。另一氧化物層可接著形成以填入該些間隙的剩餘部份中以及於該接觸蝕刻終止層130上，藉由高密度電漿化學氣相沉積法(HDP-CVD)、旋轉塗佈、物理氣相沉積法(PVD或濺鍍)、或其他適合的方法。於閘極最終製程中，裝置110的虛置多晶矽閘極結構116可被移除並且取代以金屬閘極結構，如下文中所討論。
於第1B圖中，可將一部分的ILD層140移除並以化學機械研磨平坦化製程150(例如ILD0 CMP製程)平坦化，直到抵達或露出該裝置110的虛置多晶矽閘極結構116的頂部。然而，以觀測到該ILD CMP製程150可導致一些磨蝕及/或過度研磨於區域104和106中，此乃基於在區域102中具有較高的圖案結構和密度。易言之，上述區域104和106具有較小的圖案密度(相較於區域102的圖案密度)因而比起區域102經歷較多的研磨。過度研磨的量可視於區域120、104、106之間圖案密度差異多大(相對於彼此)而定。有鑑於此，在區域104、106中結果的虛置多晶矽閘極160、162可實質上小於在區域102中結果的虛置多晶矽閘極166-168。因此，控制半導體裝置100的所有區域120、104、106中的閘極高度變得困難。閘極高度及後續金屬閘極結構的變化可導致較差的元件效能和可靠度。再者，於許多情況下，上述CMP製程150可導致虛置多晶矽閘極結構116剝離且可導致，並且可導致基底中的主動(摻雜)區域受損傷，其可導致裝置失效。
於第1C圖中，該虛置多晶矽閘極結構160、162、166-168可自區域102、104、106的nFET和pFET裝置110中移除，藉由回蝕刻製程或其他適合的製程。例如，該虛置多晶矽閘極結構160、162、166-168可選擇性地被蝕刻，由此於裝置100的閘極結構中形成溝槽170。該些虛置多晶矽閘極可藉由濕蝕刻製程移除，其包括浸置於含氫氧化物溶液(氫氧化胺)、去離子水、及/或其他適合的蝕刻液中。然而，可觀測得到，位於裝置110之間的間隙中的上述HARP氧化物在後續的虛置多晶矽移除過程可具有弱的裂縫損傷，其亦可能降低元件效能。該溝槽170可接續填入金屬材料，例如襯墊、提供閘極適當的功函數的材料、閘極電極材料、及/或其他適合的材料，以形成nFET和pFET裝置110的金屬閘極。
請參閱第2圖，其顯示根據本揭露的各類實施型態於閘極最終製程中製造具CMP終止層的半導體裝置的方法200的製造流程圖。亦請參閱第3A至3D圖，其顯示根據第2圖的方法200所製造的半導體裝置300的剖面示意圖。半導體裝置300相似於第1圖中的半導體裝置100，除了以下討論的差異。有鑑於此，為求簡單及明確的緣故，第1和3圖中相似的構造使用相同的標號。
應了解的是，部分的半導體裝置300可由CMOS技術製程流程製造，以及因此許多製程在此僅做簡單的描述。再者，半導體裝置300可包括各類其他的裝置及構造例如其他型式的電晶體，例如雙極接面電晶體、電阻、電容、二極體、熔絲等，但是簡化以供本揭露的發明概念的較佳理解。
方法200始於步驟區塊210，於其中提供一半導體基底。於第3A圖中，該半導體裝置300包括一半導體基底例如一矽基底。該基底可包括各類摻雜組態視本領域中公知的設計需求而定。該半導體裝置可更包括一隔離結構例如淺溝槽隔離(STI)構造形成於該基底中，以隔離基底中的主動區域，如本領域所公知。
繼續方法200於步驟區塊220，於其中形成複數個電晶體於該基底中。該半導體裝置300包括各種區域102、104、106，可形成N-通道場效電晶體(nFET)或P-通道場效電晶體(pFET)於其內部。區域102可具有較高的裝置圖案密度，相較於區域104和106。亦即，該區域102(例如密區域)可包括較多的構造及/或結構，例如虛置多晶矽閘極，比起在區域104和106，更緊密地設置在一起。再者，比起區域106，區域104可具有較高的元件圖案密度。因此，區域106可為一疏離區域，具有較少的裝置形成於其中，及/或比起在區域102中，區域106的元件彼此之間的間距較遠。
上述nFET和pFET裝置110可包括一閘極介電層，其包括界面層/高介電常數(high-k)介電層形成於該基底之上。該界面層可包括一氧化矽層(SiO2 )或氮氧化矽層(SiON)。上述high-k介電層可藉由原子層沉積法(ALD)或其他適當的技術形成於該界面層上。該high-k介電層可包括氧化鉿(HfO2 )。另擇一地，該high-k介電層可選擇性地包括其他high-k介電材料，例如TiO2 、HfZrO、 Ta2 O3 、HfSiO4 、ZrO2 、ZrSiO2 、上述之任意組合、或其他適合的材料。再者，該high-k介電層可包括多層的組態，例如HfO2 /SiO2 或HfO2 /SiON。
上述nFET和pFET裝置110可更包括一頂蓋層，以調整金屬層(做為該閘極電極)的功函數，以適當地展現nFET和pFET的效能。例如，該頂蓋層可包括Al2 O3 、La2 O3 、LaSiO、TiAlN、TaN、TaC、TaN、TaSi、TiAl、上述之任意組合、或其他適合的材料。該頂蓋層可形成於該high-k介電層之上或者之下'
上述nFET和pFET裝置110可包括一虛置多晶矽(或poly)閘極116形成於該頂蓋層上，其藉由一沉積法或其他適當的製程技術所形成。該虛置多晶矽閘極116的厚度範圍大抵介於400埃至800埃()。上述nFET和pFET裝置110可選擇性地包括一硬遮罩形成於該虛置多晶矽閘極116之上。側壁或閘極間隙子120可形成於如本領域所中所公知的閘極堆疊的任一側邊上。上述側壁間隙子120可包括氧化矽、氮化矽、或氮氧化矽。
上述nFET和pFET裝置110更包括源極/汲極區域，其包括輕源極/汲極區域和重源極/汲極區域。該源極/汲極區域可藉由植入p-型或n-型摻雜物或雜質於該基底中而形成，視該裝置100的組態而定。該虛置多晶矽閘極116和源極/汲極結構的形成方法包括熱氧化法、多晶矽沉積法、微影法、離子植入法、蝕刻法、及其他各類的方法。上述nFET和pFET裝置110可更包括矽化物構造形成於源極/汲極區域上，藉由自對準矽化(salicide)製程，以形成一接觸。
繼續方法200於步驟區塊230，於其中形成一接觸蝕刻終止層於包括虛置閘極結構的基底之上。如同以上所討論在形成各類微電子裝置及結構之後，一應力層可形成於該基底之上。例如，一接觸蝕刻終止層(CESL)130可形成於區域102、104、106中該些nFET和pFET裝置110之上。該接觸蝕刻終止層130可由氮化矽、氮氧化矽、碳化矽、或其他適合的材料所形成。接觸蝕刻終止層130的組成可被選擇，基於對該半導體裝置的一或多個額外的構造的蝕刻選擇率。於本實施例中，該接觸蝕刻終止層130可由氮化矽構成，並且其厚度範圍可為大抵介於150埃至500埃()。該接觸蝕刻終止層130可藉由CVD法或其他適合的製程形成。再者，接觸蝕刻終止層130可包括張應力接觸蝕刻終止層或壓應力接觸蝕刻終止層，視該裝置的組態而定。
繼續方法200於步驟區塊240，於其中形成一第一介電層以填入相鄰虛置閘極結構之間的部分區域。當該些裝置110彼此間更緊密地設置時，裝置110之間的間隙可具有高深寬比(high aspect ratio)。因此，裝置110之間的間隙可最先由高深寬比製程(HARP)部分地填充以氧化矽302。HARP為本領域中所公知的沉積技術，因此在此並不詳細描述。上述氧化矽(HARP)302可為多孔的，允許較佳的填隙效果於高深寬比溝槽中。例如，上述製程可包括使用HARP沉積氧化矽，接著實施回蝕刻於氧化矽302，從其頂表面且可終止於該接觸蝕刻終止層130。因此，該氧化矽(HARP)302可遺留於裝置110之間的間隙的底部中。值得注意的是，該氧化矽(HARP)302也會留在該間隙的兩側。
繼續方法200於步驟區塊250，於其中形成一化學機械研磨(CMP)終止層於該接觸蝕刻終止層130上以及該第一介電層上。於第3B圖中，化學機械研磨(CMP)終止層304可形成於接觸蝕刻終止層130上及氧化矽(HARP)302上，藉由低溫CVD法或其他適合的方法。該溫度的範圍可大抵介於從350℃至500℃。於本實施例中，該化學機械研磨終止層304可由氮化矽所構成，且其厚度範圍可大抵介於40埃至80埃()(較佳者為60)。於其他實施例中，該化學機械研磨終止層304可改善後續化學機械研磨製程的製程窗口，將於下文中討論。
繼續方法200於步驟區塊260，於其中一第二介電層形成於該化學機械研磨終止層之上並填入相鄰虛置閘極結構之間各區域的剩餘部份。一氧化層306可接著形成於該化學機械研磨終止層304上並填入該些裝置110之間的間隙的剩餘部份中，該氧化層306可藉由高密度電漿(HDP)氧化物沉積技術或其他適合的方法。該HDP氧化物沉積技術為本領域中所公知的沉積技術，因此在此並不詳細描述。在該些裝置110之間的間隙之內的化學機械研磨終止層304可提供較佳的製程窗口，供HDP填入間隙的氧化層306(例如在CMP製程之前，比較不可能遭到HDP孔洞)。該氧化層306可完成該層間介電(ILD)層。
繼續方法200於步驟區塊270，於其中實施CMP製程於該第二介電層上且可停止於該化學機械研磨終止層。實施化學機械研磨平坦化製程(例如ILD0 CMP製程)308於該氧化層306直到抵達該化學機械研磨終止層304。值得注意的是，在區域104和106中的一些化學機械研磨終止層304可被移除，而在區域102中的另一些化學機械研磨終止層304則無法移除，這是由於在這些區域中虛置多晶矽閘極密度的差異所致。再者，化學機械研磨終止層304，該CMP製程308具有較佳的製程窗口以降低或避免不想要的過度研磨於基底上一些區域104、106的虛置多晶矽閘極116。
繼續方法200於步驟區塊280，於其中實施過度蝕刻以露出該虛置閘極結構。於第3C圖中，可繼續進行CMP製程308並過度研磨，以移除位於虛置多晶矽閘極116上的化學機械研磨終止層304和接觸蝕刻終止層130。當到達並露出該虛置多晶矽閘極116時，就可停止過度研磨。有鑑於此，多晶矽閘極116的高度便可較容易地控制，由此使該CMP製程308具有較佳的製程窗口。
繼續方法200於步驟區塊290，於其中移除虛置閘極結構並取代以金屬閘極結構。例如，於第3D圖中，該虛置多晶矽閘極結構162可自nFET和pFET裝置110中被移除，藉由回蝕刻製程或其他適合的製程，由此形成溝槽320於裝置110的閘極堆疊中。例如，該虛置多晶矽閘極結構162可藉由濕蝕刻製程移除，其包括浸置於含氫氧化物溶液(氫氧化胺)、去離子水、及/或其他適合的蝕刻液中。該溝槽170可接續地填入金屬材料，例如襯墊、提供閘極適當的功函數的材料、閘極電極材料、及/或其他適合的材料，以形成nFET和pFET裝置110的金屬閘極。於此之後，可實行進一步的製程於該半導體裝置300，例如形成接觸/導通孔以及內連線結構，其包括複數層金屬層和金屬間介電層，如同本領域中所公知。
在此所揭露在各實施例中本發明所獲致的優點。例如，本揭露的方法提供一簡單且具成本效率的方法，以改善在閘極最終製程中的CMP製程的製程窗口。再者，在此所揭露的裝置及方法可輕易地整合於現有的CMP製程以及半導體處理設備，且因此可影用於未來與先進的技術。更有甚者，在此所揭露的裝置及方法可助於控制基底的各區域中的裝置的閘極高度，這些區域具有不同的圖案密度。值得注意的是，不同的實施例提供不同的優點，並且無特定的優點是必須要存在於所有實施例中。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體裝置
102、104、106．．．區域
110．．．nFET和pFET裝置
116．．．虛置多晶矽閘極
120．．．閘極間隙子
130．．．接觸蝕刻終止層(CESL)
140．．．層間介電層(ILD)
150．．．化學機械研磨平坦化製程
160、162、166-168．．．虛置多晶矽閘極結構
170．．．溝槽
200．．．製造方法
210-290．．．步驟區塊
300．．．半導體裝置
302．．．氧化矽(HARP)
304．．．化學機械研磨(CMP)終止層
306．．．氧化層
308．．．化學機械研磨平坦化製程
320．．．溝槽
第1A至1C圖顯示一半導體裝置於閘極最終製程的各製造階段的剖面示意圖；
第2圖顯示根據本揭露的各類實施型態於閘極最終製程中製造具CMP終止層的半導體裝置的方法的製造流程圖；以及
第3A至3D圖顯示根據第2圖的方法所製造的半導體裝置的剖面示意圖。
300‧‧‧半導體裝置
102、104、106‧‧‧區域
110‧‧‧nFET和pFET裝置
120‧‧‧閘極間隙子
302‧‧‧氧化矽(HARP)
304‧‧‧化學機械研磨(CMP)終止層
306‧‧‧氧化層
320‧‧‧溝槽

Claims (20)

  1. 一種半導體裝置的製造方法，包括：提供一半導體基底；形成複數個電晶體於該半導體基底中，各電晶體具有一虛置閘極結構；形成一接觸蝕刻終止層(CESL)於包括該些虛置閘極結構的基底之上；形成一第一介電層以填入以填入相鄰的虛置閘極結構之間各區域的一部分中；形成一化學機械研磨(CMP)終止層於該CESL與該第一介電層之上；形成一第二介電層於該CMP終止層之上；實施一CMP製程於該第二介電層，實質地停止於該CMP終止層；以及實施一過度研磨以顯露出該些虛置閘極結構。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該CMP終止層包括氮化矽。
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該CESL包括氮化矽。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括移除該些虛置閘極結構並以一金屬閘極個別地取代之。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中上述移除該些虛置閘極結構並以一金屬閘極個別地取代之的步驟包括： 實施一回蝕刻製程以移除該些虛置閘極結構，由此形成一溝槽；以一功函數金屬層填入該溝槽的一部分；以一填充金屬層填入該溝槽的一剩餘部分；以及實施另一CMP製程以移除位於該溝槽外的該填充金屬層與該功函數金屬層。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第一介電層包括一氧化物，其藉由一高深寬比製程(HARP)形成。
  7. 如申請專利範圍第6項所述之半導體裝置的製造方法，其中該第二介電層包括一氧化物，其藉由一高密度電漿沉積(HDP)製程形成。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中該過度研磨為該CMP製程的持續步驟。
  9. 一種半導體裝置的製造方法，包括：形成複數個虛置閘極結構於一半導體基底之上；形成一第一終止層於包括該些虛置閘極結構的半導體基底之上，該第一終止層由一第一材料形成；形成一第一氧化層以填入以填入相鄰的虛置閘極結構之間的一間隙的一部分中；形成一第二終止層於該第一終止與該第一氧化層之上，該第二終止層由一第二材料形成；形成一第二氧化層於該第二終止層之上，填入該間隙的一剩餘部分；實施一化學機械研磨(CMP)製程於該第二氧化層，實 質地停止於該第二終止層；以及實施一過度研磨以移除部份的該第二終止層和該第一終止層，藉此顯露出該些虛置閘極結構；以及移除該些虛置閘極結構並以金屬閘極取代之。
  10. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中該第一材料與該第二材料係由相同的材料所形成。
  11. 如申請專利範圍第10項所述之半導體裝置的製造方法，其中該第一材料與該第二材料係由氮化矽所形成。
  12. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中該第一終止層包括一接觸蝕刻終止層(CESL)。
  13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該第二終止層包括一CMP終止層。
  14. 如申請專利範圍第9項所述之半導體裝置的製造方法，其中該些虛置閘極結構包括虛置多晶矽閘極。
  15. 一半導體裝置，包括：一半導體基底；至少兩電晶體形成於該半導體基底中，上述至少兩電晶體中各具有一金屬閘極與高介電常數閘極介電層；以及一間隙位於上述至少兩電晶體之間，其包括一第一終止層、一第二終止層、以及一氧化層設置於該第一終止層和該第二終止層之間，其中該氧化層完全被該第一終止層與該第二終止層包圍； 其中該第一和第二終止層各別由該氧化層之外的不同材料形成。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該第一終止層包括一接觸蝕刻終止層由氮化矽或氮氧化矽形成。
  17. 如申請專利範圍第16項所述之半導體裝置，其中該第二終止層包括一CMP終止層由氮化矽形成。
  18. 如申請專利範圍第15項所述之半導體裝置，其中該第二終止層具有一厚度範圍大抵介於40埃至80埃。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該第一終止層具有一厚度範圍大抵介於150埃至500埃。
  20. 如申請專利範圍第15項所述之半導體裝置，其中該至少兩電晶體包括一n-型場效電晶體(nFET)及一p-型場效電晶體(pFET)。
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