TWI382498B - 半導體元件的製造方法 - Google Patents

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Description

半導體元件的製造方法
本發明實施例係有關於積體電路元件，且特別是關於在閘極最後製程(gate last process)中N/P圖案化的方法。
隨著技術節點(technology nodes)縮小化，在一些IC設計中，隨著元件尺寸縮小化，需要以金屬閘極電極取代一般的多晶矽閘極電極以增進元件的效能。提供金屬閘極結構(例如包括金屬閘極電極而非多晶矽電極)為解決方案之一。一種形成金屬閘極堆疊(metal gate stack)的製程被稱作“閘極最後(gate last)”製程，其中最終的閘極堆疊係“最後”製造，其可使後續製程數目減少，包含必須在形成閘極後才可進行之高溫製程。此外，隨著電晶體尺寸之縮小，閘極氧化層之厚度需隨著閘極長度之縮小而縮小以維持元件效能。為了減小閘極漏電流(gate leakage)，還會使用高介電常數(high-k)閘極絕緣層，其可允許較大物理厚度(physical thickness)之閘極絕緣層的使用，並同時維持相同的有效厚度(effective thickness)，如同在較大技術節點中所提供之一般閘極氧化層的厚度。
然而，在CMOS製程中實施這樣的結構與製程是具有挑戰性的。由於閘極長度縮小，這些問題更趨惡化。例如，在一“閘極最後”製程中，形成金屬閘極結構之N/P圖案化係具挑戰性且複雜的，這是因為具不同功函數(work functions)之金屬層需形成在對應的nMOS元件及pMOS元件中。因此，製程中可能需形成圖案化光阻層以保護一種類型之元件的區域，而於另一種類型之元件的區域形成金屬閘極，反之亦然。
因此，業界亟需新穎且改良之金屬閘極結構及元件，以及形成閘極的方法。
本發明一實施例提供一種半導體元件的製造方法，包括提供半導體基底；於半導體基底上形成高介電常數層；於高介電常數層上形成半導體層；移除半導體層之一部分，使半導體層在第一區中具有第一厚度，且半導體層在第二區中具有第二厚度，第二厚度低於第一厚度；於半導體層上形成硬遮罩層；將硬遮罩層、半導體層、及高介電常數層圖案化以於第一區中形成第一閘極結構，及於第二區中形成第二閘極結構；於第一及第二閘極結構上形成層間介電層；在層間介電層上進行化學機械研磨，化學機械研磨大抵停止在第一閘極結構之半導體層；自第一閘極結構移除半導體層而形成第一溝槽，其中第二閘極結構之硬遮罩層保護第二閘極結構之半導體層；形成第一金屬層以填充第一溝槽；自第二閘極結構移除硬遮罩層及半導體層而形成第二溝槽；以及形成第二金屬層以填充第二溝槽。
本發明另一實施例提供一種半導體元件的製造方法，包括提供半導體基底；於半導體基底上形成高介電常數層；於高介電常數層上形成緩衝層；於緩衝層上形成矽層；部分蝕刻矽層，使矽層在第一區中具有第一厚度，且矽層在第二區中具有第二厚度，第二厚度低於第一厚度；於部分被蝕刻之矽層上形成硬遮罩層；於第一區中形成第一閘極結構，及於第二區中形成第二閘極結構，第一閘極結構包括具有第一厚度之矽層，第二閘極結構包括具有第二厚度之矽層；於第一及第二閘極結構上形成層間介電層；在層間介電層上進行化學機械研磨，化學機械研磨大抵停止在第一閘極結構之矽層，且化學機械研磨移除第二閘極結構之硬遮罩層之一部分；自第一閘極結構移除矽層而形成第一溝槽；形成第一金屬層以填充第一溝槽；自第二閘極結構移除硬遮罩層及矽層而形成第二溝槽；以及形成第二金屬層以填充第二溝槽。
本發明又一實施例提供一種半導體元件的製造方法，包括提供半導體基底，具有第一區及第二區；在第一區上形成第一閘極結構，及於第二區上形成第二閘極結構；第一與第二閘極結構皆包括形成於半導體基底上之高介電常數層、形成於高介電常數層上之矽層、以及形成於矽層上之硬遮罩層，其中第一閘極結構之矽層具有第一厚度，而第二閘極結構之矽層具有第二厚度，第二厚度低於第一厚度；於第一及第二閘極結構上形成層間介電層；在層間介電層上進行化學機械研磨，使第一閘極結構之矽層露出；自第一閘極結構移除矽層以形成第一溝槽，其中第二閘極結構之硬遮罩層保護第二閘極結構之矽層免於被移除；形成第一金屬層以填充第一溝槽；自第二閘極結構移除硬遮罩層及矽層以形成第二溝槽；以及形成第二金屬層以填充第二溝槽。
請參照第1圖，其顯示在“閘極最後”製程中製造半導體元件之方法100的流程圖。請再參照第2A-2J圖，其顯示根據第1圖所述之方法100在“閘極最後”製程中製作半導體元件200的一系列製程剖面圖。半導體元件200可為積體電路或積體電路之一部分，其可包括靜態隨機存取記憶體(SRAM)及/或其他邏輯電路、被動元件，例如電阻、電容、及電感、及主動元件，例如P型通道場效電晶體(pFET)、N型通道場效電晶體(nFET)、金氧半場效電晶體(MOSFET)、或互補式金氧半(CMOS)電晶體。應注意的是，半導體元件200的部分結構可於CMOS之製作流程中製造。因此，可了解的是可在第1圖之方法100進行前、期間、及之後提供額外的製程，而一些其他製程在此將僅簡要描述。
方法100自步驟102開始，其中可提供半導體基底，其具有第一區及第二區。在第2A圖中，半導體元件200可包括基底202。在此實施例中，基底202包括結晶結構之矽基底(例如晶圓)。基底202可包括各種摻雜結構，如此技藝人士所知，其取決於設計需求，例如可為p型基底或n型基底。此外，基底202可包括各種摻雜區，例如p井(p-type wells)或n井(n-type wells)。在其他實施例中，基底202亦可包括其他元素半導體，例如鍺(germanium)及鑽石(diamond)。或者，基底202可包括化合物半導體，例如碳化矽、砷化鎵、砷化銦、或磷化銦。再者，基底202可選擇性地包括磊晶層(epi layer)(而可被施加應變以增進效能)及/或可包括絕緣層上覆矽(SOI)結構。
半導體元件200可包括隔離結構，例如形成在基底202中之淺溝槽絕緣結構(STI)204，用以將一或多個元件彼此隔離。在此實施例中，淺溝槽絕緣結構204可隔離pMOS元件206及nMOS元件208。淺溝槽絕緣結構204可包括氧化矽、氮化矽、氮氧化矽、摻氟矽玻璃(fluoride-doped silicate glass,FSG)、及/或低介電常數材料。其他隔離方法及/或結構可能額外設置或取代STI結構。淺溝槽絕緣結構204之形成可例如對基底202使用反應性離子蝕刻(RIE)製程來形成溝槽，接著使用沉積製程於溝槽中填入絕緣材料，並接著進行化學機械研磨(CMP)製程。
方法100繼續進行至步驟104，可於半導體基底上形成高介電常數層(high-k dielectric layer)。半導體元件200可包括形成於基底上之閘極介電層210。閘極介電層210可包括界面層(interfacial layer)。界面層可包括氧化矽層(例如以熱氧化或化學氧化形成)，其具有約5至約10之厚度。閘極介電層210更包括形成於界面層上之高介電常數材料層。在一實施例中，高介電常數材料層包括氧化鉿。其他的高介電常數材料層例如包括氧化矽鉿(hafnium silicon oxide)、氮氧矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、前述之組合、及/或其他適合材料。高介電常數層可以原子層沉積(ALD)或其他適合製程形成。高介電常數層之厚度可介於約10至30之間。
方法100繼續進行至步驟106，可於高介電常數層上形成緩衝層(barrier layer)。在一些實施例中，緩衝層211可形成於高介電常數層上。緩衝層211可包括氮化鈦或氮化鉭，其具有厚度約10至約50之間。或者，緩衝層可選擇性包括氮化矽。緩衝層211可以各種沉積方法形成，例如原子層沉積(ALD)、物理氣相沉積(PVD)、濺鍍(sputtering)、化學氣相沉積(CVD)、或其他適合製程。
方法100繼續進行至步驟108，半導體層可形成於緩衝層上。半導體元件200可更包括多晶矽層(polysilicon or poly)212，例如以CVD或其他適合沉積製程形成於緩衝層211上。例如，矽烷(如SiH4 )可用作CVD製程中之化學氣體以形成多晶矽層212。多晶矽層212可包括厚度介於約400至約800之間。或者，半導體層可包括非晶矽層。
方法100繼續進行至步驟110，可將部分的半導體層移除，使半導體層在第一區中具有第一厚度，而半導體層在第二區中具有低於第一厚度之第二厚度。在閘極圖案化之前，可部分蝕刻多晶矽層212，所蝕刻之區域將形成一種特定型式之元件，例如pMOS元件206或nMOS元件208。在此實施例中，多晶矽層212在nMOS元件208側之區域可以乾式蝕刻或濕式蝕刻製程進行蝕刻。
在第2B圖中，可形成圖案化光阻層220以保護pMOS元件206側之多晶矽層212。圖案化光阻層可以光學微影(photolithography)、浸入式微影(immersion lithography)、離子束刻寫(ion-beam writing)、或其他適合圖案化製程來形成。在nMOS元件208側未被保護之多晶矽層212可使用含氯氣體或其他適合氣體之氣氛進行乾式蝕刻製程222(例如電漿)而蝕刻之。或者，可選擇性使用濕式蝕刻製程，其包括使用含氫氧化物之溶液(例如氫氧化銨，ammonium hydroxide)、去離子水、及/或其他適合的蝕刻溶液。在nMOS元件208側中之多晶矽層212之所需特定厚度可透過精準控制蝕刻製程之蝕刻時間來達成。在此實施例中，多晶矽層212在nMOS元件208側所移除之厚度224介於約300至約400之間。圖案化光阻層220可接著以剝除製程(stripping)或其他適合技術移除。
方法100繼續進行至步驟112，可於半導體層上形成硬遮罩層(hard mask layer)。在第2C圖中，硬遮罩層230可形成在被部分蝕刻之多晶矽層212上。硬遮罩層230可包括氧化矽、氮化矽、氮氧化矽、及/或其他適合材料。硬遮罩層230可使用例如CVD、PVD、或ALD等方法形成。或者，如此技藝人士所知，可形成抗反射塗佈(anti-reflective coating，ARC)層或底部抗反射塗佈(bottom anti-reflective coating，BARC)層在硬遮罩層230上以強化隨後之圖案化製程。可於硬遮罩層230上形成圖案化光阻層。圖案化光阻層可包括pMOS元件206之閘極圖案232及nMOS元件208之閘極圖案234。閘極圖案232及234可藉由光學微影、浸入式微影、離子束刻寫、或其他適合製程而形成。
方法100繼續進行至步驟114，可將硬遮罩層、半導體層、緩衝層、及高介電常數層圖案化以於第一區中形成第一閘極堆疊，以及於第二區中形成第二閘極堆疊。在第2D圖中，使用具閘極圖案232及234之圖案化光阻層為遮罩，藉著乾式或濕式蝕刻製程將硬遮罩層230圖案化。而圖案化後之硬遮罩層230可用以圖案化出pMOS元件206之閘極結構240p及mMOS元件208之閘極結構240n。閘極結構204p及240n可藉由乾式蝕刻、濕式蝕刻、或乾式蝕刻與濕式蝕刻之組合而形成(例如閘極蝕刻或圖案化)。例如，乾式蝕刻製程可使用含氟電漿(例如包含CF4 之蝕刻氣體)。或者，蝕刻製程可包括多重蝕刻步驟以蝕刻各種閘極材料層。圖案化光阻層(包括閘極圖案232、234)可以剝除製程或其他適合技術移除。
pMOS元件206之閘極結構240p可包括硬遮罩層230p、虛置多晶矽閘極(dummy poly gate)212p、緩衝層211p、及閘極介電層210p(包括界面層及高介電常數層)。nMOS元件208之閘極結構240n可包括硬遮罩層230n、虛置多晶矽閘極212n、緩衝層211n、及閘極介電層210n(包括界面層及高介電常數層)。應注意的是，nMOS元件208中之虛置多晶矽閘極212n之厚度小於pMOS元件206中之虛置多晶矽閘極212p。因此，nMOS元件208側中之硬遮罩層214n之厚度大於pMOS元件206側中之硬遮罩層214p。因此，在“閘極最後”之製作流程中，分別形成pMOS元件206及nMOS元件208之不同金屬閘極(例如功函數金屬)的N/P圖案化困難度，因不同的虛置多晶矽厚度而變得較低，以下將較詳細地討論。
在第2E圖中，在閘極圖案化之後(第1圖之步驟114)，可了解的是半導體元件200可經歷CMOS製作流程中之進一步製程以形成各種如此技藝人士所知之結構。例如，閘極或側壁間隙壁242可形成在閘極結構240p、240n之側壁上。間隙壁242之材質可包括氧化矽、氮化矽、氮氧化矽、碳化矽、摻氟矽玻璃(FSG)、低介電常數材料、前述之組合、及/或其他適合材料。間隙壁242可包括多層結構(multi-layer configuration)。間隙壁242之形成方法包括沉積適合的介電材料以及對該材料進行非等向性蝕刻(anisotropically etching)以形成出間隙壁242之輪廓。襯層244可在形成間隙壁242之前形成在閘極結構240p及240n之側壁上。襯層244可包括介電材料，例如氧化矽、氮化矽、及/或其他適合材料。
同樣地，可在基底202中形成源極/汲極(S/D)區246。源極/汲極區246可包括輕摻雜源極/汲極區(LDD)及重摻雜源極/汲極區。可了解的是，輕摻雜源極/汲極區可於形成間隙壁242之前形成。源極/汲極區246可藉著將p型摻質、n型摻質、或雜質(impurity)佈植進基底202中而形成，取決於所欲形成之電晶體結構(例如，pMOS或nMOS)。源極/汲極區246之形成方法可包括微影製程、離子佈植、擴散製程、及/或其他適合製程。之後，進行退火製程(annealing process)以活化源極/汲極區246。退火製程可以適合的方法實施，例如快速退火(rapid thermal annealing，RTA)或雷射退火。再者，pMOS元件206之源極/汲極區246可包括具有SiGe結構之凸起的源極/汲極區(raised S/D regions with SiGe features)。例如，SiGe結構可以磊晶製程(epitaxy process)形成，因此SiGe結構可在基底202中可以結晶狀態形成。因此，可於pMOS元件208中獲得應變通道(strained channel)以增進載子移動率(carrier mobility)並強化元件效能。
再者，可形成接觸結構(contact features)250(例如矽化物)，並連接源極/汲極區246。接觸結構250可藉由矽化(自對準矽化，self-aligned silicide)製程而形成於源極/汲極區246上。例如，可緊鄰矽結構形成金屬材料，接著將溫度升高以退火，並造成金屬材料與下方之矽發生反應而形成矽化物，以及接著將為反應之金屬材料蝕刻移除。接觸結構250可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、或前述之組合。應注意的是，硬遮罩層230p及230n分別保護虛置多晶矽閘極212p及212n，使免於矽化製程。
接觸蝕刻停止層(CESL)可以氮化矽、氮氧化矽、及/或其他適合材料形成。CESL之成份可基於對半導體元件200之一或更多額外結構的蝕刻選擇性(etching selectivity)而選定。再者，CESL可形成作拉伸CESL或壓縮CESL，取決於所需電晶體型式。
方法100繼續進行至步驟116，可於第一閘極堆疊及第二閘極堆疊上形成層間介電層(ILD)。介電層255(例如層間介電層)可形成於包含CESL之閘極結構240p、240n上。介電層255可以化學氣相沉積(CVD)、高密度電漿化學氣相沉積(high density plasma CVD)、旋轉塗佈(spin-on)、濺鍍、或其他適合方法形成。介電層255可包括氧化矽、氮氧化矽、或低介電常數材料。在一實施例中，介電層255包括高密度電漿(HDP)介電材料及高深寬比製程(high aspect ratio process，HARP)介電材料，用以填充pMOS元件206及nMOS元件208間之缺口(gap)。
方法100繼續進行至步驟118，可於層間介電層上進行化學機械研磨(CMP)。在第2F圖中，在“閘極最後”製程中，可將虛置多晶矽閘極212p、212n移除，最終使金屬閘極結構得以形成並取代虛置多晶矽閘極。因此，介電層255可藉由化學機械研磨製程260而平坦化，直至到達或露出pMOS元件206側中之虛置多晶矽閘極212p之頂部。因為虛置多晶矽閘極212p與212n具有不同的厚度，nMOS元件208側中之部分的硬遮罩層230n在化學機械研磨製程260之後仍保留。因此，nMOS元件208側中之虛置多晶矽閘極212n在化學機械研磨製程260之後不會露出。
方法100繼續進行至步驟118，可將第一閘極堆疊中之半導體材料移除，因而形成第一溝槽。在第2G圖中，在化學機械研磨製程260之後，閘極結構240p中之需置多晶矽閘極212p可被移除。例如，選擇性蝕刻多晶矽以自閘極結構240p中移除虛置多晶矽閘極212p。虛置多晶矽閘極212p之選擇性移除提供了溝槽262，於其中可形成金屬閘極。虛置多晶矽閘極212p可使用濕式及/或乾式蝕刻移除。在一實施例中，濕式蝕刻製程包括浸入含氫氧化物之溶液(例如氫氧化銨)、去離子水、及/或其他適合的蝕刻溶液。應注意的是，既然餘留之硬遮罩層230n保護下方之需置多晶矽閘極212n，nMOS元件208側中之需置多晶矽閘極212n沒有被移除。因此，此實施例提供一種N/P圖案化結構，不需分別形成圖案化光阻層以保護一種型式之元件，便可形成另一種型式之元件的金屬閘極，反之亦然。因此，“閘極最後”製程中之N/P圖案化可大幅簡化。
方法100繼續進行至步驟120，可形成第一金屬層以大抵填充第一溝槽。在第2H圖中，可沉積金屬層264以填充溝槽262。金屬層264可包括任何適於形成金屬閘極或其部分之金屬材料，包括功函數層、襯層、界面層、晶種層、黏著層、緩衝層等等。金屬層264可以PVD或其他適合製程形成。金屬層264可包括p型功函數金屬(P-metal)，其提供適合於pMOS元件206中運作之閘極電極。p型功函數金屬(P-metal)之材質包括氮化鈦、氮化鎢、氮化鉭、導電金屬氧化物、及/或其他適合材料。金屬層264可更包括形成於功函數金屬層上之填充金屬層(fill metal layer)。填充金屬層可包括鋁、鎢、或其他適合材料。在一實施例中，填充金屬可包括鈦層，其用作濕潤層(wetting layer)，以及鋁層，用以填充溝槽之剩餘部分。填充金屬層可藉由使用CVD、PVD、電鍍(plating)、無電鍍、或其他適合製程而沉積。可進行CMP製程以將半導體元件200平坦化。CMP製程可將溝槽262外之金屬層264移除，並提供p型功函數金屬閘極結構(P-metal gate structure)於半導體元件200中。
方法100繼續進行至步驟122，可將硬遮罩層及半導體層自第二閘極堆疊中移除，因而形成第二溝槽。在第2I圖中，餘留的硬遮罩層230n及虛置多晶矽閘極212n可藉由乾式或濕式蝕刻而自閘極結構240n中移除。例如，硬遮罩層230n可藉由可選擇性移除硬遮罩層但不移除多晶矽之濕式蝕刻浸泡(wet etch dip)而移除。虛置多晶矽閘極212n可接著以類似於上述移除pMOS元件206中之虛置多晶矽閘極212p的方法移除。或者，硬遮罩層230n及虛置多晶矽閘極212n可選擇性地在同一蝕刻製程中移除，其中蝕刻製程停止於緩衝層211n。硬遮罩層230n及虛置多晶矽閘極212n之選擇性移除提供了溝槽266，於其中將形成金屬閘極。
方法100繼續進行至步驟124，可形成第二金屬層以填充第二溝槽。在第2J圖中，可沉積金屬層268以填充溝槽266。金屬層268可包括任何適於形成金屬閘極或其部分之金屬材料，包括功函數層、襯層、界面層、晶種層、黏著層、緩衝層等等。金屬層268可以PVD或其他適合製程形成。金屬層268可包括n型功函數金屬(N-metal)，其提供適合於nMOS元件208中運作之閘極電極。n型功函數金屬(N-metal)之材質例如可包括鋁鈦(如TiAl)、氮化鋁鈦、其他鋁化物(aluminides)、及/或其他適合材料。金屬層268可更包括形成於功函數金屬層上之填充金屬層。填充金屬層可包括鋁、鎢、或其他適合材料。在一實施例中，填充金屬可包括鈦層，其用作濕潤層，以及鋁層，用以填充溝槽之剩餘部分。填充金屬層可藉由使用CVD、PVD、電鍍、無電鍍、或其他適合製程而沉積。可進行CMP製程以將半導體元件200平坦化。CMP製程可將溝槽266外之金屬層268移除，並提供n型功函數金屬閘極結構(N-metal gate structure)於半導體元件200中。
在一些實施例中，方法100可繼續進行而更包括額外的製程，例如是保護層之沉積、接點之形成、內連線之形成(例如，線路及通孔、金屬層、層間介電層等，其提供電性內連線至包含所形成之金屬閘極的元件)。例如，多層內連線包括垂直內連線，如習知之通孔(vias)及接點(contacts)，及水平內連線，如今屬線路。不同的內連線結構可採用不同的導電材料，其包括銅、鎢、及/或矽化物。在一實施例中，使用鑲嵌製程(damascene process)以形成與銅有關之多層內連線結構。
總之，可進行“閘極最後”製程以形成金屬閘極結構。在“閘極最後”製程中，形成nMOS及pMOS元件之金屬閘極結構的問題可藉由提供不同的虛置多晶矽閘極厚度而解決。特別是，在一種型式之元件(例如nMOS或pMOS)之區域中的部分多晶矽層在閘極之圖案化與蝕刻之前被移除。因此，後續形成於被部分移除之多晶矽層上的硬遮罩層將於形成另一種型式之元件的金屬閘極期間，保護一種型式之元件的虛置多晶矽閘極。因此，分別於nMOS元件及pMOS元件中形成金屬閘極之N/P圖案化製程可大幅簡化，即使元件之尺寸持續地在先進技術節點(例如，45nm或更小)中縮小。再者，閘極高度之控制藉著所揭露之實施例而改良。可了解的是，所揭露的不同實施例提供數個不同優點，然對所有實施例而言，無特定之優點是必須的。
因此，所提供之方法係用以製造半導體元件，包括提供半導體基底，於半導體基底上形成高介電常數層，於高介電常數層上形成半導體層，移除部份的半導體層而使半導體層在第一區中具有第一厚度，並於第二區中具有低於第一厚度之第二厚度，於半導體層上形成硬遮罩層，將硬遮罩層、半導體層、及高介電常數層圖案化以於第一區中形成第一閘極結構，並於第二區中形成第二閘極結構，於第一閘極結構及第二閘極結構上形成層間介電層(ILD)，在層間介電層上進行第一化學機械研磨，其大抵停止於第一閘極結構之半導體層，自第一閘極結構移除半導體層，因而形成第一溝槽，其中第二閘極結構之硬遮罩層保護第二閘極結構之半導體層，形成第一金屬層以填充第一溝槽，自第二閘極結構移除硬遮罩層及半導體層，因而形成第二溝槽，以及形成第二金屬層以填充第二溝槽。
本發明實施例還提供一種製作半導體元件之方法，包括提供半導體基底，於半導體基底上形成高介電常數層，於高介電常數層上形成緩衝層，於緩衝層上形成矽層，蝕刻部份的矽層而使矽層在第一區中具有第一厚度，並於第二區中具有低於第一厚度之第二厚度，於被部分蝕刻之矽層上形成硬遮罩層，在第一區中形成第一閘極結構，並於第二區中形成第二閘極結構，第一閘極結構包括具有第一厚度之矽層，而第二閘極結構包括具有第二厚度之矽層，於第一閘極結構及第二閘極結構上形成層間介電層(ILD)，在層間介電層上進行化學機械研磨，其大抵停止於第一閘極結構之矽層，自第一閘極結構移除矽層，因而形成第一溝槽，形成第一金屬層以填充第一溝槽，自第二閘極結構移除硬遮罩層及矽層，因而形成第二溝槽，以及形成第二金屬層以填充第二溝槽。
再者，本發明實施例還提供一種製作半導體元件之方法，包括提供半導體基底，其具有第一區及第二區，在第一區中形成第一閘極結構，並於第二區中形成第二閘極結構，第一與第二閘極結構皆包括形成於基底上之高介電常數層、形成於高介電常數層上之矽層、以及形成於矽層上之硬遮罩層，其中第一閘極結構之矽層具有第一厚度，而第二閘極結構之矽層具有低於第一厚度之第二厚度，於第一閘極結構及第二閘極結構上形成層間介電層(ILD)，在層間介電層上進行化學機械研磨，使第一閘極結構之矽層露出，自第一閘極結構移除矽層，因而形成第一溝槽，其中第二閘極結構之硬遮罩層保護第二閘極結構之矽層免於被移除，形成第一金屬層以填充第一溝槽，自第二閘極結構移除硬遮罩層及矽層，因而形成第二溝槽，以及形成第二金屬層以填充第二溝槽。
因此，本發明實施例提供元件及方法，其包括溝槽結構，其可避免或減少於“閘極最後”製程中形成金屬閘極所遭遇的風險。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．方法
102、104、106、108、110、112、114、116、118、120、122、124、126．．．步驟
200．．．半導體元件
202．．．基底
204．．．淺溝槽絕緣結構
206．．．pMOS元件
208．．．nMOS元件
210、210p、210n．．．閘極介電層
211、211p、211n．．．緩衝層
212．．．多晶矽層
220．．．圖案化光阻層
222．．．蝕刻製程
224．．．厚度
230、230p、230n．．．硬遮罩層
232、234．．．閘極圖案
240p、240n．．．閘極結構
212p、212n．．．虛置多晶矽閘極
242．．．間隙壁
244．．．襯層
246．．．源極/汲極區
250．．．接觸結構
255．．．介電層
260．．．化學機械研磨製程
262、266．．．溝槽
264、268．．．金屬層
第1圖顯示本發明數個實施例中，在閘極最後製程中製造半導體元件的方法流程圖。
第2A-2J圖顯示根據第1圖所述之方法製作半導體元件的一系列製程剖面圖。
100．．．方法
102、104、106、108、110、112、114、116、118、120、122、124、126．．．步驟

Claims (20)

  1. 一種半導體元件的製造方法，包括：提供一半導體基底；於該半導體基底上形成一高介電常數層；於該高介電常數層上形成一半導體層；移除該半導體層之一部分，使該半導體層在一第一區中具有一第一厚度，且該半導體層在一第二區中具有一第二厚度，該第二厚度低於該第一厚度；於該半導體層上形成一硬遮罩層；將該硬遮罩層、該半導體層、及該高介電常數層圖案化以於該第一區中形成一第一閘極結構，及於該第二區中形成一第二閘極結構；於該第一及第二閘極結構上形成一層間介電層；在該層間介電層上進行一第一化學機械研磨，該第一化學機械研磨大抵停止在該第一閘極結構之該半導體層；自該第一閘極結構移除該半導體層而形成一第一溝槽，其中該第二閘極結構之該硬遮罩層保護該第二閘極結構之該半導體層；形成一第一金屬層以填充該第一溝槽；自該第二閘極結構移除該硬遮罩層及該半導體層而形成一第二溝槽；以及形成一第二金屬層以填充該第二溝槽。
  2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一金屬層之形成包括：於該半導體基底上沉積一第一金屬材料，該第一金屬材料大抵填充該第一溝槽；以及進行一第二化學機械研磨以移除該第一溝槽外之該第一金屬材料。
  3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該第二金屬材料之形成包括：於該半導體基底上沉積一第二金屬材料，該第二金屬材料大抵填充該第二溝槽；以及進行一第三化學機械研磨以移除該第二溝槽外之該第二金屬材料。
  4. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該第一金屬層包括一金屬，具有一第一功函數。
  5. 如申請專利範圍第4項所述之半導體元件的製造方法，其中該第二金屬層包括一金屬，具有一第二功函數，該第二功函數不同於該第一功函數。
  6. 如申請專利範圍第5項所述之半導體元件的製造方法，其中具有該第一功函數之該金屬為一N型金屬，且該第一閘極結構為一nMOS元件之一部分；以及其中具有該第二功函數之該金屬為一P型金屬，且該第二閘極結構為一pMOS元件之一部分。
  7. 如申請專利範圍第5項所述之半導體元件的製造方法，其中具有該第一功函數之該金屬為一P型金屬，且該第一閘極結構為一pMOS元件之一部分；以及其中具有該第二功函數之該金屬為一N型金屬，且該第二閘極結構為一nMOS元件之一部分。
  8. 如申請專利範圍第1項所述之半導體元件的製造方法，其中該半導體層包括一多晶矽。
  9. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括：在形成該高介電常數層之前，於該半導體基底上形成一界面層；以及在形成該半導體層之前，於該高介電常數層上形成一緩衝層；其中該高介電常數層形成於該界面層上；其中該半導體層形成於該緩衝層上。
  10. 如申請專利範圍第1項所述之半導體元件的製造方法，更包括：形成一圖案化光阻層以保護該第一區中之該半導體層；以及將該第二區中之未被保護的該半導體層自該第一厚度蝕刻至該第二厚度。
  11. 一種半導體元件的製造方法，包括：提供一半導體基底；於該半導體基底上形成一高介電常數層；於該高介電常數層上形成一緩衝層；於該緩衝層上形成一矽層；部分蝕刻該矽層，使該矽層在一第一區中具有一第一厚度，且該矽層在一第二區中具有一第二厚度，該第二厚度低於該第一厚度；於部分被蝕刻之該矽層上形成一硬遮罩層；於該第一區中形成一第一閘極結構，及於該第二區中形成一第二閘極結構，該第一閘極結構包括具有該第一厚度之該矽層，該第二閘極結構包括具有該第二厚度之該矽層；於該第一及第二閘極結構上形成一層間介電層；在該層間介電層上進行一化學機械研磨，該化學機械研磨大抵停止在該第一閘極結構之該矽層，且該化學機械研磨移除該第二閘極結構之該硬遮罩層之一部分；自該第一閘極結構移除該矽層而形成一第一溝槽；形成一第一金屬層以填充該第一溝槽；自該第二閘極結構移除該硬遮罩層及該矽層而形成一第二溝槽；以及形成一第二金屬層以填充該第二溝槽。
  12. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該第一金屬層由一具有一第一功函數之一金屬形成，而該第二金屬層由一具有一第二功函數之一金屬形成，其中該第一功函數不同於該第二公函數。
  13. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第一閘極結構為一pMOS元件之一部分，而該第二閘極結構為一nMOS元件之一部分。
  14. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第一閘極結構為一nMOS元件之一部分，而該第二閘極結構為一pMOS元件之一部分。
  15. 如申請專利範圍第11項所述之半導體元件的製造方法，其中該第一厚度與該第二厚度之間的差異介於約300至約400之間。
  16. 一種半導體元件的製造方法，包括：提供一半導體基底，具有一第一區及一第二區；在該第一區上形成一第一閘極結構，及於該第二區上形成一第二閘極結構；該第一與該第二閘極結構皆包括形成於該半導體基底上之一高介電常數層、形成於該高介電常數層上之一矽層、以及形成於該矽層上之一硬遮罩層，其中該第一閘極結構之該矽層具有一第一厚度，而該第二閘極結構之該矽層具有一第二厚度，該第二厚度低於該第一厚度；於該第一及該第二閘極結構上形成一層間介電層；在該層間介電層上進行一化學機械研磨，使該第一閘極結構之該矽層露出；自該第一閘極結構移除該矽層以形成一第一溝槽，其中該第二閘極結構之該硬遮罩層保護該第二閘極結構之該矽層免於被移除；形成一第一金屬層以填充該第一溝槽；自該第二閘極結構移除該硬遮罩層及該矽層以形成一第二溝槽；以及形成一第二金屬層以填充該第二溝槽。
  17. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該第一閘極結構及該第二閘極結構之形成包括：於該半導體基底上形成該高介電常數層；於該高介電常數層上形成該矽層；形成一圖案化光阻層以保護該第一區中之該矽層；蝕刻該第二區中之該矽層的一部分；移除該圖案化光阻層；於該矽層上形成該硬遮罩層；以及將該硬遮罩層、該矽層、及該高介電常數層圖案化以於該第一區中形成該第一閘極結構及於該第二區中形成該第二閘極結構。
  18. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該第一厚度與該第二厚度之間的差異介於約300至約400之間。
  19. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該第一金屬層包括一P型功函數金屬，而該第二金屬層包括一N型功函數金屬。
  20. 如申請專利範圍第16項所述之半導體元件的製造方法，其中該第一金屬層包括一N型功函數金屬，而該第二金屬層包括一P型功函數金屬。
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