JP2008034413A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】フルシリサイド化されたゲート電極を有する半導体装置の製造方法において、活性領域と素子分離領域との段差による影響を受けることなく、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良う。
【解決手段】活性領域１１を囲む素子分離領域１２が形成された半導体基板１０の上に形成された保護膜１５ａ及び保護膜１５ｂを覆うように下地保護膜１９及び層間絶縁膜２０を形成した後、化学機械研磨（ＣＭＰ）法により、保護膜１５ａの上面が露出するまで、層間絶縁膜２０、下地保護膜１９及び保護膜１５ｂを研磨除去する。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、特に、ゲート電極がフルシリサイド化された半導体装置及びその製造方法に関する。
近年の半導体集積回路装置の高集積化、高機能化及び高速化の技術進展に伴って、ＭＯＳＦＥＴの微細化が進められている。微細化に伴い、さらなるゲート絶縁膜の薄膜化を進めると共に、トンネル電流によるゲートリーク電流の増大を抑制する方法として、従来、ゲート絶縁膜材料に用いてきたＳｉＯ２又はＳｉＯＮに代えて、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等の金属酸化物からなる高誘電体材料を用いることにより、シリコン酸化膜換算膜厚として薄い膜厚値を実現しながら、物理膜厚を厚く保ち、リーク電流を抑制できる手法も研究されている。また、ゲート電極の空乏化に伴う容量低下を防ぐために、ゲート電極材料として、従来のポリシリコンに代えて金属材料を用いる研究が盛んに行われている。金属材料の候補としては、金属窒化物、互いに異なる仕事関数を有する２種類の純金属のデュアルメタル及びゲート配線全体をシリサイド化するフルシリサイド（Fully Silicided；ＦＵＳＩ）等がある。特に、フルシリサイドは、現状のシリコンプロセス技術を踏襲できるため有力な技術として注目されている。このようなフルシリサイド系のＭＯＳＦＥＴの構造及び製造方法は、例えば非特許文献１及び非特許文献２に開示されている。
以下に、従来の半導体装置の製造方法について図１２（ａ）〜（ｅ）を参照しながら説明する。図１２（ａ）〜（ｅ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
まず、図１２（ａ）に示すように、半導体基板１００に素子を電気的に分離するための素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１００の上に活性領域１０１を形成する。続いて、活性領域１０１の上面にゲート絶縁膜を形成する。続いて、ゲート絶縁膜及び素子分離領域の上に、例えばポリシリコンよりなるゲート電極形成膜及び該ゲート電極形成膜を保護する例えばシリコン酸化膜からなる保護膜を順次堆積する。続いて、フォトリソグラフィ法及びドライエッチング法により、ゲート絶縁膜１０３ａ、ゲート電極形成膜１０４ａ、ゲート配線形成膜１０４ｂ、並びに保護膜１０５ａ、１０５ｂをパターニングする。続いて、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂ、並びに保護膜１０５ａ、１０５ｂをマスクとしたイオン注入法を用いて、活性領域１０１におけるゲート電極形成膜１０４ａの両側方の領域に浅いソースドレイン拡散層１０６ａを形成する。
次に、図１２（ｂ）に示すように、半導体基板１００の上に、保護膜１０５ａ、１０５ｂ、並びにゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂを覆うように絶縁膜を堆積し、堆積した絶縁膜に対してエッチバックを行うことにより、保護膜１０５ａ及びゲート電極形成膜１０４ａの両側面、並びに保護膜１０５ｂ及びゲート配線形成膜１０４ｂの両側面上にサイドウォール１０７をそれぞれ形成する。続いて、ゲート電極形成膜１０４ａ、ゲート配線形成膜１０４ｂ、保護膜１０５ａ、１０５ｂ及びサイドウォール１０７をマスクとして活性領域１０１に不純物イオンの注入を行った後、熱処理を行うことにより、活性領域１０１におけるサイドウォール１０７の両側方の領域に深いソースドレイン拡散層１０６ｂを形成する。なお、浅いソースドレイン拡散層１０６ａ及び深いソースドレイン拡散層１０６ｂによってソースドレイン拡散層１０６は構成される。
続いて、深いソースドレイン拡散層１０６ｂの表面から自然酸化膜を除去した後、半導体基板１００の上にスパッタリング法等を用いて例えば膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気下において半導体基板１００に対して例えば３２０℃にて１回目のＲＴＡ（Rapid Thermal Annealing）を行うことにより、シリコンと金属膜とを反応させて深いソースドレイン拡散層１０６ｂの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１００を浸漬することにより素子分離領域１０２、保護膜１０５ａ、保護膜１０５ｂ及びサイドウォール１０７等の上に残存する未反応の金属膜を除去した後、半導体基板１００に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、深いソースドレイン拡散層１０６ｂの表面に低抵抗のシリサイド層１０８が形成される。続いて、半導体基板１００の上に膜厚が２０ｎｍのシリコン窒化膜１０９をＣＶＤ法等により堆積し、堆積したシリコン窒化膜１０９の上に例えばシリコン酸化膜からなる層間絶縁膜１１０を形成し、続いて、ＣＭＰ法により層間絶縁膜１１０の表面の平坦化を行う。
次に、図１２（ｃ）に示すように、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、層間絶縁膜１１０をシリコン窒化膜１０９が露出するまでエッチングする。
次に、図１２（ｄ）に示すように、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜１０５ａ及び１０５ｂの上部に形成されたシリコン窒化膜１０９をエッチングし、保護膜１０５ａ及び１０５ｂの上面を露出する。
次に、図１２（ｅ）に示すように、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂの上部に形成された保護膜１０５ａ、１０５ｂを除去して、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂを露出する。
以降の工程は特に図示しないが、第１の層間絶縁膜１１０の上に、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂを覆う金属膜をスパッタリング法により堆積した後に、窒素雰囲気下において半導体基板１００に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１００を浸漬することにより、第１の層間絶縁膜１１０、シリコン窒化膜１０９及びサイドウォール１０７等の上に残存する未反応の金属膜を除去した後、半導体基板１００に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１０４ａ及びゲート配線形成膜１０４ｂをフルシリサイド化する。その後は、第１の層間絶縁膜１１０の上にさらに層間絶縁膜を形成した後、表面を平坦化し、続いて、ソースドレイン拡散層１０６上に到達するコンタクトプラグを形成する。
K. G. Anil et al., Symp. VLSI Tech., 2004, p.190 A. Veloso et al., IEDM Tech. Dig., 2004, p.855
しかしながら、上記従来の半導体装置及びその製造方法では、層間絶縁膜を堆積した後、ＣＭＰ法により層間絶縁膜の平坦化を行う際、研磨時間の指定によりゲート電極上の層間絶縁膜残膜を制御するため、ＣＭＰ研磨後の層間絶縁膜残膜にばらつきが生じ、また、エッチング法により層間絶縁膜残膜をエッチングする際に、膜厚ばらつきが更に大きくなる。このように、ゲート電極上の層間絶縁膜残膜を除去する際に膜厚ばらつきが生じると、活性領域と素子分離領域との段差が存在するため、いずれか一方のゲート電極形成膜が露出されないという問題が生じる可能性がある。
すなわち、上記図１２（ａ）〜（ｅ）に示した従来の半導体装置の製造方法を用いて具体的に説明すると以下の通りである。
まず、図１２（ｃ）に示す工程では、十分にオーバーエッチを加えないと、活性領域上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９が露出されないという問題点が生じる。
また、図１２（ｄ）に示す工程では、図１２（ｃ）に示す工程において活性領域１０１上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９が露出されていない場合には、保護膜１０５ａの上面を露出できないという問題が生じる。また、この問題を回避するために、図１２（ｃ）に示す工程において活性領域１０１上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９を確実に露出するために、過剰にオーバーエッチを行うと、層間絶縁膜１１０の残膜が薄くなり、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いてシリコン窒化膜１０９をエッチングする際に、シリサイド層１０８上に形成されたシリコン窒化膜１０９もエッチングされて、シリサイド層１０８が露出するという問題点が生じる。
さらに、図１２（ｅ）に示す工程では、図１２（ｄ）に示す工程においてゲート電極形成膜１０４ａ上に形成された保護膜１０５ａが露出されていない場合には、ゲート電極形成膜１０４ａを露出できなくなり、その後、ゲート電極形成膜１０４ａのフルシリサイド化ができなくなるという問題点が生じる。また、図１２（ｃ）に示す工程において活性領域１０１上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９を確実に露出するために、過剰にオーバーエッチを行い、図１２（ｄ）に示す工程においてシリサイド層１０８上に形成されたシリコン窒化膜１０９もエッチングされてシリサイド層１０８が露出している場合には、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜１０５ａ、１０５ｂを除去する際にシリサイド層１０８の一部或いは全部がエッチングされるという問題点が生じる。さらには、ゲート電極形成膜１０４ａをフルシリサイド化する際に、シリサイド層１０８の膜厚が厚くなり、リーク電流の増大を引き起こす可能性があるという問題点が生じる。
前記に鑑み、本発明の目的は、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜及びゲート配線形成膜の露出を精度良く行い、ゲート電極のフルシリサイド化を安定して行える構造を有する半導体装置及びその製造方法を提供することである。
本発明の一側面に係る半導体装置は、半導体基板に形成された素子分離領域と、半導体基板における素子分離領域に囲まれた活性領域と、活性領域の上に形成され、フルシリサイド化された第１のゲート配線と、素子分離領域の上に形成され、フルシリサイド化された第２のゲート配線と、第１のゲート配線の側面に形成された第１のサイドウォールと、第２のゲート配線の側面に形成された第２のサイドウォールとを備え、第１のサイドウォールの下面から上面までの長さと第２のサイドウォールの下面から上面までの長さとは異なっている。
本発明の一側面に係る半導体装置において、第２のゲート配線下に位置する素子分離領域の上面高さは、活性領域の上面高さに比べて高く形成されており、第１のサイドウォールの下面から上面までの長さは、第２のサイドウォールの下面から上面までの長さに比べて長く形成されている。
本発明の一側面に係る半導体装置において、第１のサイドウォールの上面高さと第２のサイドウォールの上面高さとは同一である。
本発明の一側面に係る半導体装置において、第１のサイドウォールの上面は平坦ではなく、第２のサイドウォールの上面は平坦である。
本発明の一側面に係る半導体装置において、第１のサイドウォールの上面及び第２のサイドウォールの上面は平坦である。
本発明の一側面に係る半導体装置において、第１のゲート配線の組成と第２のゲート配線の組成とは同一である。
本発明の一側面に係る半導体装置において、第１のゲート配線の組成と第２のゲート配線の組成とは異なっている。
本発明の一側面に係る半導体装置において、活性領域と第１のゲート配線との間に形成されたゲート絶縁膜をさらに備え、第１のゲート配線はゲート電極として機能することが好ましい。
本発明の一側面に係る半導体装置において、ゲート絶縁膜は、比誘電率が１０以上の高誘電率膜であることが好ましい。
本発明の一側面に係る半導体装置において、ゲート絶縁膜は、金属酸化物を含む膜であることが好ましい。
本発明の一側面に係る半導体装置において、活性領域における第１のゲート配線の両側方の領域に形成された不純物拡散層をさらに備えていることが好ましい。
本発明の一側面に係る半導体装置の製造方法は、半導体基板に活性領域と該活性領域を囲む素子分離領域とを形成する工程（ａ）と、活性領域の上に第１のゲート形成用シリコン膜を有する第１のゲート部を形成すると共に、素子分離領域の上に第２のゲート形成用シリコン膜を有する第２のゲート部を形成する工程（ｂ）と、第１のゲート部及び第２のゲート部を覆う絶縁膜を形成する工程（ｃ）と、少なくとも第１のゲート部の上面が露出するように、ＣＭＰ法により絶縁膜及び第２のゲート部の一部を研磨除去する工程（ｄ）と、工程（ｄ）よりも後に、半導体基板の上に、第１のゲート部における第１のゲート形成用シリコン膜及び第２のゲート部における第２のゲート形成用シリコン膜を覆うように金属膜を形成した後、熱処理を行うことにより、活性領域の上に第１のゲート形成用シリコン膜がフルシリサイド化された第１のゲート配線を形成すると共に、素子分離領域の上に第２のゲート形成用シリコン膜がフルシリサイド化された第２のゲート配線を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
本発明の一側面に係る半導体装置の製造方法によると、ＣＭＰ法を用いて、少なくとも第１のゲート部の上面が露出するまで、絶縁膜及び第２のゲート部の一部を除去することにより、加工による膜厚ばらつきを低減できる。このため、ゲート電極のフルシリサイド化を安定して行える半導体装置の製造方法が実現される。
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）において、素子分離領域の上面高さは、活性領域の上面高さに比べて高く形成される。
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）と工程（ｂ）との間に、活性領域の上にゲート絶縁膜を形成する工程（ｆ）をさらに備え、ゲート絶縁膜上における第１のゲート配線はゲート電極として機能することが好ましい。
本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）と工程（ｃ）との間に、第１のゲート部の側面に第１のサイドウォールを形成すると共に、第２のゲート部の側面に第２のサイドウォールを形成する工程（ｇ）をさらに備え、工程（ｄ）は、ＣＭＰ法により第２のサイドウォールの一部を研磨除去する工程を含み、工程（ｄ）の後において、第１のサイドウォールの下面から上面までの長さは、第２のサイドウォールの下面から上面までの長さに比べて長く形成されている。
本発明の一側面に係る半導体装置の製造方法において、絶縁膜は、層間絶縁膜の下方に形成される下地絶縁膜であることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、絶縁膜は、下地絶縁膜と下地絶縁膜上に形成された層間絶縁膜からなることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、下地絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、又は応力を有する応力含有絶縁膜であることが好ましい。
本発明の一側面に係る半導体装置の製造方法において、第１の例として、工程（ｂ）は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第１のゲート形成用シリコン膜及び第１の保護膜よりなる第１のゲート部を形成すると共に、第２のゲート形成用シリコン膜及び第２の保護膜よりなる第２のゲート部を形成する工程を含み、工程（ｄ）は、第１のゲート部における第１の保護膜の上面が露出するまで、ＣＭＰ法を用いて、絶縁膜と第２のゲート部における第２の保護膜の一部とを研磨除去する工程を含み、工程（ｄ）と工程（ｅ）との間に、第１の保護膜と残存する第２の保護膜とを除去する工程（ｈ）をさらに備える。
このようにすると、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第２の例として、工程（ｂ）は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第１のゲート形成用シリコン膜及び第１の保護膜よりなる第１のゲート部を形成すると共に、第２のゲート形成用シリコン膜及び第２の保護膜よりなる第２のゲート部を形成する工程を含み、工程（ｄ）は、第２のゲート部における第２のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、絶縁膜と第１のゲート部における第１の保護膜の一部と第２のゲート部における第２の保護膜とを研磨除去する工程を含み、工程（ｄ）と工程（ｅ）との間に、残存する第１の保護膜を除去する工程（ｈ）をさらに備える。
このようにすると、上記第１の例よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第３の例として、工程（ｂ）は、活性領域及び素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、ゲート形成用シリコン膜及び保護膜をパターニングして、第１のゲート形成用シリコン膜及び第１の保護膜よりなる第１のゲート部を形成すると共に、第２のゲート形成用シリコン膜及び第２の保護膜よりなる第２のゲート部を形成する工程を含み、工程（ｄ）は、第１のゲート部における第１のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、絶縁膜と第１のゲート部における第１の保護膜と第２のゲート部における第２の保護膜及び第２のゲート形成用シリコン膜の一部とを研磨除去する工程を含む。
このようにすると、上記第２の例よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本発明の一側面に係る半導体装置の製造方法において、第４の例として、工程（ｂ）は、活性領域及び素子分離領域の上にゲート形成用シリコン膜を形成する工程と、ゲート形成用シリコン膜をパターニングして、第１のゲート形成用シリコン膜よりなる第１のゲート部を形成すると共に、第２のゲート形成用シリコン膜よりなる第２のゲート部を形成する工程を含み、工程（ｄ）は、第１のゲート部における第１のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、第２のゲート部における第２のゲート形成用シリコン膜の一部を研磨除去する工程を含む。
このようにすると、ゲート形成用シリコン膜の上に第１〜第３の例のように保護膜を形成することがないため、工程数が短縮されると共に、加工による膜厚ばらつきが低減する。また、プロセス設計の自由度が大きくなる。
本発明の半導体装置及びその製造方法によれば、活性領域上に形成されたゲート電極形成膜と素子分離領域上に形成されたゲート配線形成膜との露出を精度良く行うことができ、ゲート電極のフルシリサイド化が安定する。
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、並びに図３（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図１（ａ）に示すように、例えばｐ型のシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１２を例えばＳＴＩ（Shallow Trench Isolation）法等により形成する。続いて、イオン注入法により、半導体基板１０にｐ型のウェル（図示せず）を形成する。これにより、活性領域１１は、活性領域１１の上面より高い上面を有する素子分離領域１２に囲まれた構成となる。
次に、図１（ｂ）に示すように、半導体基板１０の主面上の素子分離領域１２に囲まれた活性領域１１上を、例えばドライ酸化法、ウェット酸化法又はラジカル酸素等による酸化法等によって酸化し、例えば膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１３を形成する。続いて、素子分離領域１２及びゲート絶縁膜形成膜１３の上に、ゲート電極及びゲート配線となる例えば膜厚が１００ｎｍのポリシリコンからなるゲート形成用シリコン膜１４をＣＶＤ（Chemical Vapor Deposition）法等により堆積する。続いて、ゲート形成用シリコン膜１４の上に、例えば膜厚が７０ｎｍの酸化シリコン膜からなる保護膜１５を例えばＣＶＤ法等により形成する。
次に、図１（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜１３、ゲート形成用シリコン膜１４及び保護膜１５を選択的にエッチングする。これにより、活性領域１１上には、パターニングされたゲート絶縁膜１３ａ、並びに第１のゲート部としてのパターニングされたゲート電極形成膜（第１のゲート形成用シリコン膜）１４ａ及び保護膜１５ａが形成される。また、素子分離領域１２上には、第２のゲート部としてのパターニングされたゲート配線形成膜（第２のゲート形成用シリコン膜）１４ｂ及び保護膜１５ｂが形成される。なお、ゲート電極形成膜１４ａ及び保護膜１５ａは、素子分離領域１２上に延在して形成された、ゲート配線形成膜１４ｂ及び保護膜１５ｂと同様な構成を有するゲート配線形成膜及び保護膜（図示せず）と一体化形成されている。また、ゲート配線形成膜１４ｂ及び保護膜１５ｂは、他の活性領域上に延在して形成された、ゲート電極形成膜１４ａ及び保護膜１５ａと同様な構成を有するゲート電極形成膜及び保護膜（図示せず）と一体化形成されている。続いて、ゲート電極形成膜１４ａ及び保護膜１５ａをマスクとしてｎ型不純物イオンのイオン注入を行うことにより、活性領域１１におけるゲート電極形成膜１４ａの両側方の領域にｎ型の浅いソースドレイン拡散層である第１のソースドレイン拡散層１６ａを形成する。
次に、図１（ｄ）に示すように、半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、第１のゲート部（ゲート電極形成膜１４ａと保護膜１５ａ）及び第２のゲート部（ゲート配線形成膜１４ｂと保護膜１５ｂ）の側面に形成されている部分のみを残してシリコン窒化膜を除去する。これにより、第１のゲート部及び第２のゲート部の両側面上にサイドウォール１７をそれぞれ形成する。続いて、サイドウォール１７をマスクとして活性領域１１にｎ型不純物イオンのイオン注入を行った後、熱処理を行うことにより、活性領域１１におけるサイドウォール１７の外側方の領域にｎ型の深いソースドレイン拡散層である第２のソースドレイン拡散層１６ｂを形成する。なお、ｎ型のソースドレイン拡散層１６は、第１のソースドレイン拡散層１６ａ及び第２のソースドレイン拡散層１６ｂによって構成されている。
次に、図２（ａ）に示すように、第２のソースドレイン拡散層１６ｂの表面から自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法等を用いて、例えば膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して例えば３２０℃で１回目のＲＴＡ（Rapid Thermal Annealing）を行うことにより、シリコンと金属膜とを反応させて第２のソースドレイン拡散層１６ｂの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより素子分離領域１２、保護膜１５ａ、保護膜１５ｂ及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第２のソースドレイン拡散層１６ｂの表面に低抵抗のシリサイド層１８が形成される。続いて、半導体基板１０の上に例えば膜厚が２０ｎｍのシリコン窒化膜からなる下地保護膜１９をＣＶＤ法等により堆積し、堆積した下地保護膜１９の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２０を形成する。
次に、図２（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、保護膜１５ａの上面が露出するまで第１の層間絶縁膜２０及び下地保護膜１９を研磨する。この際、下地保護膜１９で摩擦係数（研磨抵抗）の違いによりＣＭＰの終点を一度検出した後、下地保護膜１９の膜厚分と、保護膜１５ａの上面高さと保護膜１５ｂの上面高さとの差分相当の膜厚分（活性領域１１の上面高さと素子分離領域１２の上面高さとの差分相当）とを追加研磨し、保護膜１５ａの上面を露出させる。なお、ＣＭＰの終点検出用として、活性領域１１には、ゲート絶縁膜１３ａ、第１のゲート部及び下地保護膜１９よりなる構造体と同じ構造で比較的大面積のダミーゲートパターンを配置すると共に、素子分離領域１２には、第２のゲート部及び下地保護膜１９よりなる構造体と同じ構造で比較的大面積のダミーゲートパターンを配置することにより、終点の検出感度を向上させることができる。
次に、図２（ｃ）に示すように、シリコン窒化膜からなる下地保護膜１９及びポリシリコン膜からなるゲート電極形成膜１４ａ、ゲート配線形成膜１４ｂに対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの上部に形成された保護膜１５ａ及び保護膜１５ｂを除去して、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの上面を露出する。
次に、図２（ｄ）に示すように、第１の層間絶縁膜２０の上に、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂを覆う例えば膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。
次に、図３（ａ）に示すように、窒素雰囲気において半導体基板１０に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２０、下地保護膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１４ａをフルシリサイド化してなるフルシリサイド化ゲート電極２２ａを形成するとともに、ゲート配線形成膜１４ｂをフルシリサイド化してなるフルシリサイド化ゲート配線２２ｂを形成する。
次に、図３（ｂ）に示すように、第１の層間絶縁膜２０の上に第２の層間絶縁膜２３を例えばＣＶＤ法等により形成し、続いて、ＣＭＰ法により第２の層間絶縁膜２３の表面の平坦化を行う。続いて、第２の層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、例えばドライエッチング法を用いて、第２のソースドレイン拡散層１６ｂ上に形成されたシリサイド層１８の上面を露出するコンタクトホール２４を形成する。この際、下地保護膜１９の上面が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとを例えばスパッタ法又はＣＶＤ法により順次堆積し、さらにタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。
以上に説明したように、本発明の第１の実施形態に係る半導体装置の製造方法は、第１の層間絶縁膜２０を堆積した後、ＣＭＰ法により、第１の層間絶縁膜２０の表面を平坦化すると同時に、素子分離領域１２上のゲート配線形成膜１４ｂの上方に位置する下地保護膜１９で終点を一度検出し、さらに、下地保護膜１９の膜厚分と、活性領域１１上の保護膜１５ａの上面高さと素子分離領域１２上の保護膜１５ｂの上面高さとの差分相当の膜厚分（活性領域１１の上面高さと素子分離領域１２の上面高さとの差分相当）とを追加研磨するようにする。このため、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
本実施形態において、ゲート絶縁膜１３ａは酸化シリコンにより形成する場合について説明したが、これに代えて、高誘電体膜を用いてもよい。特に、比誘電率が１０以上の高誘電率膜であることが好ましい。このようにＦＵＳＩゲート電極構造に高誘電体膜を用いることにより、ＦＵＳＩゲート電極材料のシリサイド組成により、閾値電圧の制御性が向上する。高誘電体膜としては、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等のハフニウム系の酸化物からなる膜を用いることができる。この他にもジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等並びにスカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちの少なくとも１つを含む材料からなる高誘電体膜を用いてもよい。なお、本実施形態では、活性領域１１上のみにゲート絶縁膜形成膜１３を形成したが、素子分離領域１２上に形成してもよく、ゲート配線形成膜１４ｂと素子分離領域１２との間にゲート絶縁膜形成膜１３からなる絶縁膜を形成してもよい。
また、本実施形態において、ゲート形成用シリコン膜１４をポリシリコンにより形成する場合について説明したが、これに代えて、アモルファスシリコン又はシリコンを含む他の半導体材料等により形成してもよい。
また、シリサイド層１８を形成するための金属としてニッケルを用いた場合について説明したが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
また、フルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂを形成するための金属としてニッケル（Ｎｉ）を用いた場合について説明したが、これに代えて、コバルト（Ｃｏ）、白金（Ｐｔ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、イッテルビウム（Ｙｂ）及び遷移金属の群のうち、少なくとも１つを含むＦＵＳＩ化用金属を用いてもよい。
また、サイドウォール１７をシリコン窒化膜により形成する場合について説明したが、シリコン酸化膜とシリコン窒化膜とを積層して形成してもよい。
また、下地保護膜１９をシリコン窒化膜により形成する場合について説明したが、層間絶縁膜のエッチングストッパー膜になる絶縁膜であればよく、例えばシリコン酸窒化膜、又は、チャネル領域に対して応力を生じさせるシリコン窒化膜などの応力含有絶縁膜であってもよい、さらに、下地絶縁膜１９の下にシリコン酸化膜が形成されていてもよい。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図３（ｂ）からも明らかなように、活性領域１１上のサイドウォール１７の下面から上面までの長さは、素子分離領域１２上のサイドウォール１７の下面から上面までの長さよりも大きい。これは、図２（ｂ）に示した工程で、活性領域１１上の保護膜１５ａの上面が露出するまでＣＭＰを行った際に、素子分離領域１２上の保護膜１５ｂの一部が除去されると同時に、素子分離領域１２上のサイドウォール１７の一部も除去されたからである。また、活性領域１１上の保護膜１５ａの上面が露出するまでＣＭＰを行う結果、活性領域１１上のサイドウォール１７の上面高さは、素子分離領域１２上のサイドウォール１７の上面高さと同一となる。この際、素子分離領域１２上のサイドウォール１７はＣＭＰによる研磨対象となるが、活性領域１１上のサイドウォール１７はＣＭＰによる研磨対象にならないので、素子分離領域１２上のサイドウォール１７の上面は平坦となるが、活性領域１１上のサイドウォール１７の上面は平坦とならない。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂは除去されない製造方法を採用しているため、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂがフルシリサイド化されてなるフルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂの組成は互いに同一となる。
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図４（ａ）〜（ｄ）及び図５は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第１の実施形態と共通する部分の説明は省略するものとする。
まず、第１の実施形態と同様に、前述した図１（ａ）〜（ｄ）及び図２（ａ）に示した各工程を行う。
次に、図４（ａ）に示すように、ＣＭＰ法により、ゲート配線形成膜１４ｂの上面が露出するまで第１の層間絶縁膜２０、下地保護膜１９、保護膜１５ａ及び保護膜１５ｂを研磨する。この際、ゲート配線形成膜１４ｂのポリシリコン膜の上面が露出した段階で、摩擦係数の違いによりＣＭＰの終点を検出する。このとき、ゲート電極形成膜１４ａ上には保護膜１５ａが残存する。
次に、図４（ｂ）に示すように、シリコン窒化膜からなる下地保護膜１９及びポリシリコン膜からなるゲート電極形成膜１４ａ、ゲート配線形成膜１４ｂに対する選択比が大きくなるようにエッチング条件を設定した例えばドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜１４ａの上部に形成された保護膜１５ａを除去して、ゲート電極形成膜１４ａの上面を露出する。
次に、図４（ｃ）に示すように、第１の層間絶縁膜２０の上に、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂを覆う例えば膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。
次に、図４（ｄ）に示すように、窒素雰囲気において半導体基板１０に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２０、下地保護膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１４ａをフルシリサイド化してなるフルシリサイド化ゲート電極２２ａを形成するとともに、ゲート配線形成膜１４ｂをフルシリサイド化してなるフルシリサイド化ゲート配線２２ｂを形成する。
次に、図５に示すように、第１の層間絶縁膜２０の上に第２の層間絶縁膜２３を例えばＣＶＤ法等により形成し、続いて、ＣＭＰ法により第２の層間絶縁膜２３の表面の平坦化を行う。続いて、第２の層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、例えばドライエッチング法を用いて、第２のソースドレイン拡散層１６ｂ上に形成されたシリサイド層１８の上面を露出するコンタクトホール２４を形成する。この際、下地保護膜１９の上面が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積し、さらにタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。
以上に説明したように、本発明の第２の実施形態に係る半導体装置の製造方法は、第１の層間絶縁膜２０を堆積した後、ＣＭＰ法により、ゲート配線形成膜１４ｂの上面が露出するまで第１の層間絶縁膜２０、下地保護膜１９、保護膜１５ｂを研磨し、ゲート配線形成膜１４ｂのポリシリコン膜が露出した段階で、終点を検出する。このため、第１の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図５からも明らかなように、活性領域１１上のサイドウォール１７の下面から上面までの長さは、素子分離領域１２上のサイドウォール１７の下面から上面までの長さよりも大きい。これは、図４（ａ）に示した工程で、素子分離領域１２上のゲート配線形成膜１４ｂの上面が露出するまでＣＭＰを行うので、素子分離領域１２上のサイドウォール１７の一部が活性領域１１上のサイドウォール１７よりも多く除去されたからである。また、素子分離領域１２上のゲート配線形成膜１４ｂの上面が露出するまでＣＭＰを行う結果、活性領域１１上のサイドウォール１７の上面高さは、素子分離領域１２上のサイドウォール１７の上面高さと同一となる。この際、活性領域１１上のサイドウォール１７及び素子分離領域１２上のサイドウォール１７は共にＣＭＰの研磨対象になるので、それらの上面はいずれも平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂは除去されない製造方法を採用しているため、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂがフルシリサイド化されてなるフルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂの組成は互いに同一となる。
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図６（ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。なお、以下では、前述した第１の実施形態と共通する部分の説明は省略するものとする。
まず、第１の実施形態と同様に、前述した図１（ａ）〜（ｄ）及び図２（ａ）に示した各工程を行う。
次に、図６（ａ）に示すように、ＣＭＰ法により、ゲート電極形成膜１４ａの上面が露出するまで第１の層間絶縁膜２０、下地保護膜１９、保護膜１５ａ、保護膜１５ｂ及びゲート配線形成膜１４ｂの一部を研磨する。この際、ゲート配線形成膜１４ｂのポリシリコン膜の上面が露出した段階で、摩擦係数の違いによりＣＭＰの終点を一度検出した後、ゲート電極形成膜１４ａの上面高さとゲート配線形成膜１４ｂの上面高さとの差分相当の膜厚分（活性領域１１の上面高さと素子分離領域１２の上面高さとの差分相当）を追加研磨し、ゲート電極形成膜１４ａの上面を露出させる。
次に、図６（ｂ）に示すように、第１の層間絶縁膜２０の上に、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂを覆う例えば膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。
次に、図６（ｃ）に示すように、窒素雰囲気において半導体基板１０に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２０、下地保護膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをフルシリサイド化して、フルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂを形成する。
次に、図６（ｄ）に示すように、第１の層間絶縁膜２０の上に第２の層間絶縁膜２３を例えばＣＶＤ法等により形成し、続いて、ＣＭＰ法により第２の層間絶縁膜２３の表面の平坦化を行う。続いて、第２の層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、例えばドライエッチング法を用いて、ソースドレイン拡散層１６上に形成されたシリサイド層１８の上面を露出するコンタクトホール２４を形成する。この際、下地保護膜１９上面が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積し、さらにタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。
以上に説明したように、本発明の第３の実施形態に係る半導体装置の製造方法は、第１の層間絶縁膜２０を堆積した後、ＣＭＰ法により、ゲート配線形成膜１４ｂの上面が露出するまで第１の層間絶縁膜２０、下地保護膜１９、保護膜１５ａ、保護膜１５ｂを研磨し、ゲート配線形成膜１４ｂのポリシリコン膜が露出した段階で、終点を一度検出し、活性領域１１上のゲート電極形成膜１４ａの上面高さと素子分離領域１２上のゲート配線形成膜１４ｂの上面高さとの差分相当の膜厚分を追加研磨し、活性領域１１上のゲート電極形成膜１４ａの上面を露出させる。このため、第２の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
さらに、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図６（ｄ）からも明らかなように、活性領域１１上のサイドウォール１７の下面から上面までの長さは、素子分離領域１２上のサイドウォール１７の下面から上面までの長さよりも大きい。これは、図６（ａ）に示した工程で、活性領域１１上のゲート電極形成膜１４ａの上面が露出するまでＣＭＰを行うので、素子分離領域１２上のサイドウォール１７の一部が活性領域１１上のサイドウォール１７よりも多く除去されたからである。また、活性領域１１上のゲート配線形成膜１４ａの上面が露出するまでＣＭＰを行う結果、活性領域１１上のサイドウォール１７の上面高さは、素子分離領域１２上のサイドウォール１７の上面高さと同一となる。この際、活性領域１１上のサイドウォール１７及び素子分離領域１２上のサイドウォール１７は共にＣＭＰによる研磨対象になるので、それらの上面はいずれも平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜１４ａは除去されないがゲート配線形成膜１４ｂは除去される製造方法を採用しているため、ゲート電極形成膜１４ａがフルシリサイド化されてなるフルシリサイド化ゲート電極２２ａの組成と、ゲート配線形成膜１４ｂがフルシリサイド化されてなるフルシリサイド化ゲート配線２２ｂの組成は互いに異なる。
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。図７（ａ）〜（ｄ）並びに図８（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。なお、以下では、前述した第１の実施形態と共通する部分の説明は省略するものとする。
まず、第１の実施形態と同様に、前述した図１（ａ）〜（ｄ）の各工程を行った後に、図２（ａ）に示した工程における低抵抗のシリサイド層１８を形成する。
次に、図７（ａ）に示すように、半導体基板１０の上に例えば膜厚が２０ｎｍのシリコン窒化膜からなる下地保護膜１９をＣＶＤ法等により堆積する。
次に、図７（ｂ）に示すように、ＣＭＰ法により、保護膜１５ａの上面が露出するまで下地保護膜１９を研磨する。この際、保護膜１５ｂを構成する酸化膜で摩擦係数の違いによりＣＭＰの終点を検出し、保護膜１５ａの上面高さと保護膜１５ｂの上面高さとの差分相当の膜厚分をオーバー研磨し、保護膜１５ａの上面を露出させる。
次に、図７（ｃ）に示すように、下地保護膜１９及びゲート電極形成膜１４ａ、ゲート配線形成膜１４ｂに対する選択比が大きくなるようにエッチング条件を設定した例えばドライエッチング法又はウェットエッチング法を用いて、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの上部に形成された保護膜１５ａ及び保護膜１５ｂを除去して、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの上面を露出する。
次に、図７（ｄ）に示すように、下地保護膜１９の上に、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂを覆う例えば膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。
次に、図８（ａ）に示すように、窒素雰囲気において半導体基板１０に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、下地保護膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをフルシリサイド化して、フルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂを形成する。
次に、図８（ｂ）に示すように、下地保護膜１９の上に層間絶縁膜２３をＣＶＤ法等により形成し、続いて、ＣＭＰ法により層間絶縁膜２３の表面の平坦化を行う。続いて、層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、第２のソースドレイン拡散層１６ｂ上に形成されたシリサイド層１８の上面を露出するコンタクトホール２４を形成する。この際、下地保護膜１９の上面が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積し、さらにタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。
以上に説明したように、本発明の第４の実施形態に係る半導体装置の製造方法は、下地保護膜１９を堆積した後、第１〜第３の実施形態では堆積した第１の層間絶縁膜２０を設けずに、ＣＭＰ法により、下地保護膜１９の膜厚分と、活性領域１１上の保護膜１５ａの上面高さと素子分離領域１２上の保護膜１５ｂの上面高さとの差分相当の膜厚分を追加研磨し、活性領域１１上の保護膜１５ａの上面を露出させる。このため、第１の実施形態よりもさらに工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
また、本実施形態において、ＣＭＰ法により、保護膜１５ａの上面が露出するまで下地保護膜１９を研磨する場合について説明したが、これに代えて、第２の実施形態と同様に、ゲート配線形成膜１４ｂの上面が露出するまで下地保護膜１９、保護膜１５ａ及び保護膜１５ｂを研磨してもよい。または、第３の実施形態と同様に、ゲート電極形成膜１４ａの上面が露出するまで下地保護膜１９、保護膜１５ａ、保護膜１５ｂ及びゲート配線形成膜１４ｂの一部を研磨してもよい。なお、本実施形態及び上記変形例によって製造される半導体装置の特徴も、上記第１〜第３の実施形態での説明と同様である。
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図９（ａ）〜（ｄ）、図１０（ａ）〜（ｄ）、及び図１１は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図９（ａ）に示すように、第１の実施形態と同様に、例えばｐ型のシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１２を例えばＳＴＩ法等により形成する。続いて、イオン注入法により、半導体基板１０にｐ型のウェル（図示せず）を形成する。これにより、活性領域１１は、活性領域１１の上面より高い上面を有する素子分離領域１２に囲まれた構成となる。
次に、図９（ｂ）に示すように、半導体基板１０の主面上の素子分離領域１２に囲まれた活性領域１１を、例えば、ドライ酸化法、ウェット酸化法又はラジカル酸素等による酸化法を用いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成膜１３を形成する。続いて、素子分離領域１２及びゲート絶縁膜形成膜１３の上に、ゲート電極及びゲート配線となる例えば膜厚が１００ｎｍのポリシリコンからなるゲート形成用シリコン膜１４をＣＶＤ法等により堆積する。
次に、図９（ｃ）に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成膜１３及びゲート形成用シリコン膜１４を選択的にエッチングする。これにより、活性領域１１上には、パターニングされたゲート絶縁膜１３ａ及びゲート電極形成膜（第１のゲート形成用シリコン膜）１４ａからなる第１のゲート部が形成される。また、素子分離領域１２上には、パターニングされたゲート配線形成膜１４ｂ（第２のゲート形成用シリコン膜）からなる第２のゲート部が形成される。続いて、ゲート電極形成膜１４ａをマスクとしてｎ型不純物イオンのイオン注入を行うことにより、活性領域１１におけるゲート電極形成膜１４ａの両側方の領域にｎ型の浅いソースドレイン拡散層である第１のソースドレイン拡散層１６ａを形成する。
次に、図９（ｄ）に示すように、半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの側面に形成されている部分のみを残してシリコン窒化膜を除去する。これにより、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの両側面上にサイドウォール１７をそれぞれ形成する。続いて、サイドウォール１７をマスクとして活性領域１１にｎ型不純物イオンのイオン注入を行った後、熱処理を行うことにより、活性領域１１におけるサイドウォール１７の外側方の領域にｎ型の深いソースドレイン拡散層である第２のソースドレイン拡散層１６ｂを形成する。なお、ｎ型のソースドレイン拡散層１６は、第１のソースドレイン拡散層１６ａ及び第２のソースドレイン拡散層１６ｂによって構成されている。
次に、図１０（ａ）に示すように、第２のソースドレイン拡散層１６ｂの表面から自然酸化膜を除去した後、半導体基板１０の上に例えばスパッタリング法等を用いて膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して例えば３２０℃で１回目のＲＴＡを行うことにより、シリコンと金属膜とを反応させて第２のソースドレイン拡散層１６ｂ、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより素子分離領域１２及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第２のソースドレイン拡散層１６ｂ、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの表面に例えば低抵抗のシリサイド層１８が形成される。続いて、半導体基板１０の上に例えば膜厚が２０ｎｍのシリコン窒化膜からなる下地保護膜１９をＣＶＤ法等により堆積し、堆積したシリコン窒化膜１９の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２０を形成する。
次に、図１０（ｂ）に示すように、ＣＭＰ法により、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂのポリシリコンが露出するまで第１の層間絶縁膜２０、下地保護膜１９、並びにゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂの表面に形成されたシリサイド層１８を研磨する。この際、ゲート配線形成膜１４ｂのポリシリコン膜が露出した段階で、摩擦係数の違いによりＣＭＰの終点を一度検出し、ゲート配線形成膜１４ａの上面高さとゲート配線形成膜１４ｂの上面高さとの差分相当の膜厚分を追加研磨し、ゲート電極形成膜１４ａの上面を露出させる。
次に、図１０（ｃ）に示すように、第１の層間絶縁膜２０の上に、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂを覆う例えば膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。
次に、図１０（ｄ）に示すように、窒素雰囲気において半導体基板１０に対して例えば３８０℃の温度でＲＴＡを行い、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２０、下地保護膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極形成膜１４ａ及びゲート配線形成膜１４ｂをフルシリサイド化して、フルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂを形成する。
次に、図１１に示すように、第１の層間絶縁膜２０の上に第２の層間絶縁膜２３を例えばＣＶＤ法等により形成し、続いて、ＣＭＰ法により第２の層間絶縁膜２３の表面の平坦化を行う。続いて、第２の層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、第２のソースドレイン拡散層１６ａ上に形成されたシリサイド層１８の上面を露出するコンタクトホール２４を形成する。この際、下地保護膜１９の上面が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。続いて、タングステンのバリアメタル膜として、例えば、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積し、さらにタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。
以上に説明したように、本発明の第５の実施形態に係る半導体装置の製造方法は、ゲート電極形成膜の上に第１〜第４の実施形態のように保護膜１５を形成することがないため、工程数が短縮され、且つゲート電極の加工が容易になると共に、ゲート電極のアスペクト比を小さくすることができ、ソースドレイン拡散層１６（１６ａ、１６ｂ）の形成時のイオン注入のプロセス設計の自由度が大きくなる。また、第１の層間絶縁膜２０を堆積した後、ＣＭＰ法により、ゲート電極形成膜１４ａの上面が露出するまで第１の層間絶縁膜２０、下地保護膜１９、保護膜１５ａ、保護膜１５ｂ、及びシリサイド層１８を研磨し、ゲート配線形成膜１４ｂのポリシリコン膜が露出した段階で、終点を一度検出し、活性領域１１上のゲート電極形成膜１４ａの上面高さと素子分離領域１２上のゲート配線形成膜１４ｂの上面高さとの差分相当の膜厚分を追加研磨し、活性領域１１上のゲート電極形成膜１４ａの上面を露出させる。このため、従来の製造方法に比べて工程数が短縮されると共に、加工による膜厚ばらつきが低減する。
また、以上で説明した本実施形態に係る半導体装置の製造方法によって形成された半導体装置は、以下の特徴を有する。
すなわち、例えば図１１からも明らかなように、活性領域１１上のサイドウォール１７の下面から上面までの長さは、素子分離領域１２上のサイドウォール１７の下面から上面までの長さよりも大きい。これは、図１０（ｂ）に示した工程で、活性領域１１上のゲート電極形成膜１４ａの上面が露出するまでＣＭＰを行うので、素子分離領域１２上のサイドウォール１７の一部が活性領域１１上のサイドウォール１７よりも多く除去されたからである。また、活性領域１１上のゲート電極形成膜１４ａの上面が露出するまでＣＭＰを行う結果、活性領域１１上のサイドウォール１７の上面高さは、素子分離領域１２上のサイドウォール１７の上面高さと同一となる。この際、ゲート電極形成膜１４ａ上のシリサイド層１８を研磨除去するため、活性領域１１上のサイドウォール１７及び素子分離領域１２上のサイドウォール１７はＣＭＰによる研磨対象になるので、活性領域１１上のサイドウォール１７の上面、及び、素子分離領域１２上のサイドウォール１の上面は平坦となる。
また、本実施形態は、上述で説明した一連の工程に示すように、ゲート電極形成膜１４ａは除去されないがゲート配線形成膜１４ｂは除去される製造方法を採用しているため、ゲート電極形成膜１４ａがフルシリサイド化されてなるフルシリサイド化ゲート電極２２ａの組成と、ゲート配線形成膜１４ｂがフルシリサイド化されてなるフルシリサイド化ゲート配線２２ｂの組成は互いに異なる。この場合、フルシリサイド化ゲート配線２２ｂは、フルシリサイド化ゲート電極２２ａに比べて金属リッチ（ニッケルリッチ）なシリサイド膜となる。
なお、本実施形態は、第４の実施形態と同様に、第１の層間絶縁膜２０を設ける工程を省略して実施することも可能である。
また、本実施形態で用いたゲート絶縁膜１３ａと、シリサイド層１８と、フルシリサイド化ゲート電極２２ａ及びフルシリサイド化ゲート配線２２ｂを形成するための金属と、サイドウォール１７とについても、第１の実施形態と同様である。
本発明の半導体装置及びその製造方法は、活性領域上と素子分離領域上とに形成されたそれぞれのゲート電極形成膜とゲート配線形成膜の露出を精度良く行うことができるという効果を有し、ゲート電極がフルシリサイド化された半導体装置及びその製造方法等として有用である。
（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 （ａ）〜（ｅ）は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
符号の説明
１０ 半導体基板
１１ 活性領域
１２ 素子分離領域
１３ ゲート絶縁膜形成膜
１３ａ ゲート絶縁膜
１４ ゲート形成用シリコン膜
１４ａ ゲート電極形成膜（第１のゲート形成用シリコン膜）
１４ｂ ゲート配線形成膜（第２のゲート形成用シリコン膜）
１５ 保護膜
１５ａ 保護膜
１５ｂ 保護膜
１６ ソースドレイン拡散層
１６ａ 第１のソースドレイン拡散層
１６ｂ 第２のソースドレイン拡散層
１７ サイドウォール
１８ シリサイド層
１９ 下地保護膜
２０ 第１の層間絶縁膜
２１ 金属膜
２２ａ フルシリサイド化ゲート電極
２２ｂ フルシリサイド化ゲート配線
２３ 第２の層間絶縁膜（層間絶縁膜）
２４ コンタクトホール
２５ コンタクトプラグ

Claims (22)

  1. 半導体基板に形成された素子分離領域と、
    前記半導体基板における前記素子分離領域に囲まれた活性領域と、
    前記活性領域の上に形成され、フルシリサイド化された第１のゲート配線と、
    前記素子分離領域の上に形成され、フルシリサイド化された第２のゲート配線と、
    前記第１のゲート配線の側面に形成された第１のサイドウォールと、
    前記第２のゲート配線の側面に形成された第２のサイドウォールとを備え、
    前記第１のサイドウォールの下面から上面までの長さと第２のサイドウォールの下面から上面までの長さとは異なっていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２のゲート配線下に位置する前記素子分離領域の上面高さは、前記活性領域の上面高さに比べて高く形成されており、
    前記第１のサイドウォールの下面から上面までの長さは、前記第２のサイドウォールの下面から上面までの長さに比べて長く形成されていることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１のサイドウォールの上面高さと前記第２のサイドウォールの上面高さとは同一であることを特徴とする半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第１のサイドウォールの上面は平坦ではなく、前記第２のサイドウォールの上面は平坦であることを特徴とする半導体装置。
  5. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第１のサイドウォールの上面及び前記第２のサイドウォールの上面は平坦であることを特徴とする半導体装置。
  6. 請求項１〜４のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート配線の組成と前記第２のゲート配線の組成とは同一であることを特徴とする半導体装置。
  7. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート配線の組成と前記第２のゲート配線の組成とは異なっていることを特徴とする記載の半導体装置。
  8. 請求項１〜７のうちのいずれか１項に記載の半導体装置において、
    前記活性領域と前記第１のゲート配線との間に形成されたゲート絶縁膜をさらに備え、
    前記第１のゲート配線はゲート電極として機能することを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ゲート絶縁膜は、比誘電率が１０以上の高誘電率膜であることを特徴とする半導体装置。
  10. 請求項８又は９に記載の半導体装置において、
    前記ゲート絶縁膜は、金属酸化物を含む膜であることを特徴とする半導体装置。
  11. 請求項１〜１０のうちのいずれか１項に記載の半導体装置において、
    前記活性領域における前記第１のゲート配線の両側方の領域に形成された不純物拡散層をさらに備えていることを特徴とする半導体装置。
  12. 半導体基板に活性領域と該活性領域を囲む素子分離領域とを形成する工程（ａ）と、
    前記活性領域の上に第１のゲート形成用シリコン膜を有する第１のゲート部を形成すると共に、前記素子分離領域の上に第２のゲート形成用シリコン膜を有する第２のゲート部を形成する工程（ｂ）と、
    前記第１のゲート部及び第２のゲート部を覆う絶縁膜を形成する工程（ｃ）と、
    少なくとも前記第１のゲート部の上面が露出するように、ＣＭＰ法により前記絶縁膜及び前記第２のゲート部の一部を研磨除去する工程（ｄ）と、
    前記工程（ｄ）よりも後に、前記半導体基板の上に、前記第１のゲート部における前記第１のゲート形成用シリコン膜及び前記第２のゲート部における前記第２のゲート形成用シリコン膜を覆うように金属膜を形成した後、熱処理を行うことにより、前記活性領域の上に前記第１のゲート形成用シリコン膜がフルシリサイド化された第１のゲート配線を形成すると共に、前記素子分離領域の上に前記第２のゲート形成用シリコン膜がフルシリサイド化された第２のゲート配線を形成する工程（ｅ）とを備えることを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記工程（ａ）において、前記素子分離領域の上面高さは、前記活性領域の上面高さに比べて高く形成されることを特徴とする半導体装置の製造方法。
  14. 請求項１２又は１３に記載の半導体装置の製造方法において、
    前記工程（ａ）と前記工程（ｂ）との間に、前記活性領域の上にゲート絶縁膜を形成する工程（ｆ）をさらに備え、
    前記ゲート絶縁膜上における前記第１のゲート配線はゲート電極として機能することを特徴とする半導体装置の製造方法。
  15. 請求項１２〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）と前記工程（ｃ）との間に、前記第１のゲート部の側面に第１のサイドウォールを形成すると共に、前記第２のゲート部の側面に第２のサイドウォールを形成する工程（ｇ）をさらに備え、
    前記工程（ｄ）は、ＣＭＰ法により前記第２のサイドウォールの一部を研磨除去する工程を含み、
    前記工程（ｄ）の後において、前記第１のサイドウォールの下面から上面までの長さは、前記第２のサイドウォールの下面から上面までの長さに比べて長く形成されていることを特徴とする半導体装置の製造方法。
  16. 請求項１２〜１５のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記絶縁膜は、層間絶縁膜の下方に形成される下地絶縁膜であることを特徴とする半導体装置の製造方法。
  17. 請求項１２〜１５のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記絶縁膜は、下地絶縁膜と前記下地絶縁膜上に形成された層間絶縁膜からなることを特徴とする半導体装置の製造方法。
  18. 請求項１６又は１７に記載の半導体装置の製造方法において、
    前記下地絶縁膜は、シリコン窒化膜、シリコン酸窒化膜、又は応力を有する応力含有絶縁膜であることを特徴とする半導体装置の製造方法。
  19. 請求項１２〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第１のゲート形成用シリコン膜及び第１の保護膜よりなる前記第１のゲート部を形成すると共に、前記第２のゲート形成用シリコン膜及び第２の保護膜よりなる前記第２のゲート部を形成する工程を含み、
    前記工程（ｄ）は、前記第１のゲート部における前記第１の保護膜の上面が露出するまで、ＣＭＰ法を用いて、前記絶縁膜と前記第２のゲート部における前記第２の保護膜の一部とを研磨除去する工程を含み、
    前記工程（ｄ）と前記工程（ｅ）との間に、前記第１の保護膜と残存する前記第２の保護膜とを除去する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。
  20. 請求項１２〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第１のゲート形成用シリコン膜及び第１の保護膜よりなる前記第１のゲート部を形成すると共に、前記第２のゲート形成用シリコン膜及び第２の保護膜よりなる前記第２のゲート部を形成する工程を含み、
    前記工程（ｄ）は、前記第２のゲート部における前記第２のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、前記絶縁膜と前記第１のゲート部における前記第１の保護膜の一部と前記第２のゲート部における前記第２の保護膜とを研磨除去する工程を含み、
    前記工程（ｄ）と前記工程（ｅ）との間に、残存する前記第１の保護膜を除去する工程（ｈ）をさらに備えることを特徴とする半導体装置の製造方法。
  21. 請求項１２〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜及び保護膜を順次形成する工程と、前記ゲート形成用シリコン膜及び前記保護膜をパターニングして、前記第１のゲート形成用シリコン膜及び第１の保護膜よりなる前記第１のゲート部を形成すると共に、前記第２のゲート形成用シリコン膜及び第２の保護膜よりなる前記第２のゲート部を形成する工程を含み、
    前記工程（ｄ）は、前記第１のゲート部における前記第１のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、前記絶縁膜と前記第１のゲート部における前記第１の保護膜と前記第２のゲート部における前記第２の保護膜及び前記第２のゲート形成用シリコン膜の一部とを研磨除去する工程を含むことを特徴とする半導体装置の製造方法。
  22. 請求項１２〜１８のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｂ）は、前記活性領域及び前記素子分離領域の上にゲート形成用シリコン膜を形成する工程と、前記ゲート形成用シリコン膜をパターニングして、前記第１のゲート形成用シリコン膜よりなる前記第１のゲート部を形成すると共に、前記第２のゲート形成用シリコン膜よりなる前記第２のゲート部を形成する工程を含み
    前記工程（ｄ）は、前記第１のゲート部における前記第１のゲート形成用シリコン膜の上面が露出するまで、ＣＭＰ法を用いて、前記第２のゲート部における前記第２のゲート形成用シリコン膜の一部を研磨除去する工程を含むことを特徴とする半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196494B2 (en) 2012-03-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125051B2 (en) * 2008-07-03 2012-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Device layout for gate last process
US8093116B2 (en) * 2008-10-06 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for N/P patterning in a gate last process
US8895426B2 (en) 2009-06-12 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor, integrated circuits, systems, and fabrication methods thereof
US9627474B2 (en) * 2015-09-18 2017-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of fabricating the same
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
FR3069370B1 (fr) * 2017-07-21 2021-10-22 St Microelectronics Rousset Circuit integre contenant une structure de leurre

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9966432B2 (en) 2010-10-07 2018-05-08 Samsung Electronics Co., Ltd. Semiconductor devices including an etch stop pattern and a sacrificial pattern with coplanar upper surfaces and a gate and a gap fill pattern with coplanar upper surfaces
US10128336B2 (en) 2010-10-07 2018-11-13 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9196494B2 (en) 2012-03-05 2015-11-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

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