JP2005294422A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 ＭＩＳトランジスタのゲート電極の材料に金属を用いた場合に、熱プロセスによって、金属とゲート絶縁膜とが反応すること、あるいは、剥離することを防止し、かつ、ＭＩＳトランジスタのしきい値の制御を可能にする。
【解決手段】 半導体基板１と、半導体基板１上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成され、第１金属（例えば、タンタル）を含む材料（例えば、窒化タンタル膜）よりなるゲート電極９とを有し、ゲート絶縁膜８は、第１絶縁物（例えば、酸化シリコン膜）６と第２絶縁物（例えば、酸化タンタル層）７とからなり、第２絶縁物７は、第１金属と同一種類の第２金属の酸化物層とする。
【選択図】 図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＭＩＳトランジスタおよびその製造技術に適用して有効な技術に関するものである。

従来、シリコン（Ｓｉ）基板を用いたＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのｎチャネル型のＭＩＳトランジスタ（以下、ｎ型ＭＩＳトランジスタ）とｐチャネル型のＭＩＳトランジスタ（以下、ｐ型ＭＩＳトランジスタ）の両方において、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極材料にポリシリコン膜が用いられている。このポリシリコン膜に対して、それぞれｎ型不純物とｐ型不純物を導入することにより、ｎ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をＳｉの伝導帯近傍（４．０５ｅＶ近傍）にするとともにｐ型ＭＩＳトランジスタのゲート電極材料の仕事関数（フェルミ準位）をＳｉの価電子帯近傍（５．１７ｅＶ近傍）にして、それぞれのＭＩＳトランジスタのしきい値電圧の低下を図っている。

しかし、近年ＣＭＯＳトランジスタの微細化に伴い、ゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化が無視できなくなってきている。すなわち、微細化によって、酸化シリコン（ＳｉＯ₂）膜等よりなるゲート絶縁膜の酸化シリコン換算膜厚を２．０ｎｍ以下程度にすることが必要となるが、ゲート電極の空乏化によりゲート電極内に生じる寄生容量が、ゲート絶縁膜の容量に対して直列に形成されるため、ゲート容量が著しく低下することになる。したがって、ポリシリコン膜ではなく、ゲート電極材料に金属膜（メタルゲート）を使用することが検討されている（例えば、特許文献１および２参照）。
特開２００１−２０３２７６号公報 特開２００２−１１８１７５号公報

しかしながら、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタ、それぞれのゲート電極材料に仕事関数等が同一種類の金属を用いる場合（シングルメタルゲート）は、それぞれのゲート電極に仕事関数等が異なる金属を用いる場合（デュアルメタルゲート）と比較して、工程数などの点から有利である。シングルメタルゲートにおいて、閾値低減のために、ｎ又はｐ型ＭＩＳトランジスタの一方のゲート電極にイオン注入を行う方法があるが、以下のような問題があると考えられる。

同一種類の金属からなる導電体膜（金属膜）を形成し、その後ｎ型あるいはｐ型どちらか一方のＭＩＳトランジスタのゲート電極となる導電体膜にイオン注入することで、ｎ型ＭＩＳトランジスタのゲート電極と、ｐ型ＭＩＳトランジスタのゲート電極の仕事関数とを異ならせるようにする。しかし、イオン注入によるダメージによって、ゲート絶縁膜等の信頼性が低下するという問題が考えられる。

ＣＭＯＳトランジスタの製造工程は、通常、ゲート電極形成後に、ソース領域およびドレイン領域（不純物拡散領域）、を形成し、そのソース領域およびドレイン領域を形成する際には、イオン注入法で導入された不純物の活性化のため、高温の熱処理（活性化アニール）が行われる。ＣＭＯＳトランジスタにデュアルメタルゲートを用いた場合、この活性化アニールによって、ｎ型側に用いられる金属材料（４．０５ｅＶ近傍の仕事関数を有する金属材料）は、熱的安定性に乏しいためゲート絶縁膜と反応したり、ｐ型側に用いられる金属材料（５．１７ｅＶ近傍の仕事関数を有する金属材料）は、ゲート絶縁膜と密着性が悪いため剥離したり、さらには、ゲート絶縁膜、半導体基板へ金属原子が拡散してしまい、ＭＩＳトランジスタの電気的特性が劣化するという問題が考えられる。

本発明の目的は、ＭＩＳトランジスタの信頼性や特性を向上させることが可能な半導体装置およびその製造技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、金属を含む材料からなる導電体膜で形成されたゲート電極を有するＭＩＳトランジスタを備える半導体装置であって、ゲート絶縁膜が、前記ゲート電極との界面に、前記金属と同一の金属の酸化物からなる層を有する、ことを特徴とするものである。

また、本発明による半導体装置の製造方法は、金属を含む材料からなる導電体膜で形成されたゲート電極と、第１絶縁物および第２絶縁物を含むゲート絶縁膜と、を有するＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記半導体基板の主面上にダミー電極を形成する工程と、前記ダミー電極に自己整合で前記半導体基板内の領域に不純物拡散領域を形成する工程と、前記ダミー電極を除去する工程と、前記不純物拡散領域を活性化する工程と、前記半導体基板の主面上に前記第１絶縁物を形成する工程と、前記第１絶縁物上に、前記第２絶縁物となる、前記金属と同一の金属の酸化物からなる層を形成する工程と、前記第２絶縁物を高温で熱処理する工程と、前記第２絶縁物上に前記ゲート電極を形成する工程と、を有することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ゲート絶縁膜等の信頼性を向上することができ、かつ、ＭＩＳトランジスタのしきい値を制御することができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本発明の実施の形態１では、しきい値電圧を抑制することができるＭＩＳトランジスタ、および、その製造方法について図１〜図５を用いて説明する。

図１は、本実施の形態１におけるＭＩＳトランジスタＱの断面図である。半導体基板１上には素子を分離するための素子分離領域２が形成されており、この素子分離領域２で分離された活性領域には、ｐ型あるいはｎ型のウェル３が形成されている。このウェル３内には、不純物拡散領域５が形成される。

このウェル３上には、ＭＩＳトランジスタＱが形成されている。このＭＩＳトランジスタＱを構成するゲート絶縁膜８は、第１絶縁物６および第２絶縁物７を有しており、この第２絶縁物７は、第１絶縁物６上に形成されている。

この第１絶縁物６は、例えば、酸化シリコン（ＳｉＯ₂）膜であり、第２絶縁物７は、金属の酸化物からなる層であり、例えば、酸化タンタル（ＴａＯ_x）層である。なお、本実施の形態１では、第１絶縁物６に、酸化シリコン膜を用いたが、窒化シリコン（ＳｉＮ）膜、酸窒化シリコン（ＳｉＯＮ）膜であっても良い。

また、第２絶縁物７は、ゲート電極材料の構成元素となる希土類金属の酸化物層であり、本実施の形態１では、タンタルの酸化物（ＴａＯ_x）から形成されている。なお、第２絶縁物７の厚さは、ＭＩＳトランジスタＱを微細化する観点から、０．１ｎｍ〜２．０ｎｍ程度であることが望ましい。

このゲート絶縁膜８上には、ゲート電極９が形成されている。このゲート電極９は、金属を含む材料からなる導電体膜（金属膜）から形成され、本実施の形態１では、タンタル（Ｔａ）を含む電極材料となる窒化タンタル（ＴａＮ）から形成されている。この窒化タンタルの仕事関数は、４．４ｅＶ程度であり、Ｓｉの伝導帯近傍（４．０５ｅＶ近傍）と価電子帯近傍（５．１７ｅＶ近傍）の間にあり、熱的安定性を備えているとともに、導電体膜としての密着性もよい。このため、ＴａＮ膜９が、ゲート絶縁膜８と反応したり、あるいは、剥離したり、さらには、金属原子（Ｔａ）が、ゲート絶縁膜８、半導体基板１へ拡散して、ＭＩＳトランジスタＱの電気的特性が劣化することを防止することができる。

このように、本実施の形態１では、ＭＩＳトランジスタＱのゲート電極９の材料にＴａＮ（窒化タンタル）を用いて、そのＴａＮを構成する金属であるＴａと同一種類の金属（Ｔａ）の酸化物層である酸化タンタル（ＴａＯ_x）層（第２絶縁物７）と、酸化シリコン膜（第１絶縁物６）と、を含むゲート絶縁膜８を有するＭＩＳトランジスタＱについて説明している。

ここで、本実施の形態１で示す、酸化シリコン膜（第１絶縁物）６と酸化タンタル層（第２絶縁物）７とからなるゲート絶縁膜８を有するＭＩＳトランジスタＱと、酸化シリコン膜（第１絶縁物）のみからなるゲート絶縁膜を有するＭＩＳトランジスタとの電気特性を比較したところ、本実施の形態１で示すＭＩＳトランジスタＱのフラットバンド電圧が、酸化シリコン膜のみからなるゲート絶縁膜を有するＭＩＳトランジスタのフラットバンド電圧に対して、０．３Ｖ程度正方向にシフトさせることができた。よって、金属の酸化物層（本実施の形態１では、酸化タンタル層）を含む、あるいは、含まないゲート絶縁膜からなるＭＩＳ構造を選択することで、ＭＩＳトランジスタのしきい値電圧を制御することができるといえる。なお、フラットバンド電圧が正方向にシフトする理由として、酸化タンタル層７とゲート電極９との界面に形成される電気的ダイポールや酸化タンタル層７中に存在する負の固定電荷が影響しているものと考えることができる。

以上のことから、第１絶縁物（本実施の形態１では、酸化シリコン膜を示した）のみからなるゲート絶縁膜をｎ型ＭＩＳトランジスタに、第１絶縁物（本実施の形態１では、酸化シリコン膜を示した）と第２絶縁物（本実施の形態１では、酸化タンタルを示した）とを含むゲート絶縁膜をｐ型ＭＩＳトランジスタに適用することで、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置を形成することができる。

次に、ＭＩＳトランジスタＱの製造方法について、ｐ型ＭＩＳトランジスタに適用し、図面を参照しながら説明する。

まず、図２に示すように、例えば、単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入した半導体基板１を用意する。次に、半導体基板１の主面上に素子分離領域２を形成する。素子分離領域２は、例えば、酸化シリコン膜よりなり、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）法などによって形成される。図２では、窒化シリコン膜の耐酸化性を利用して半導体基板１の所定領域を選択酸化するＬＯＣＯＳ法によって形成された素子分離領域２を示している。

続いて、半導体基板１内にｎ型ウェル３を形成する。ｎ型ウェル３は、例えば、イオン注入法を使用して、リンやヒ素などのｎ型不純物を半導体基板１内に導入することにより形成される。

続いて、図３に示すように、半導体基板１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用してポリシリコンやアモルファスシリコンのようなシリコン膜を形成した後、このシリコン膜に対して、露光・現像をすることによりパターニングし、半導体基板１上にダミー電極４を形成する。このときパターニングは、ダミー電極４を形成する領域にシリコン膜が残るようにする。なお、ダミー電極４を酸化シリコン膜から形成するようにしたが、これに限らず窒化シリコン膜、レジスト膜などから形成してもよい。

続いて、ダミー電極４に、自己整合で半導体領域であるｐ型不純物拡散領域５を形成する。ｐ型不純物拡散領域５は、例えば、イオン注入法を使用してボロンなどのｐ型不純物を半導体基板１内に導入することにより形成することができる。

次に、図４に示すように、ダミー電極４を除去して、半導体基板１を洗浄した後、ｐ型不純物拡散領域５に導入した不純物を活性化するための活性化アニールを行う。この活性化アニールは、例えば、８５０℃〜１０５０℃程度の高温で実施される。

次に、図５に示すように、熱酸化法を使用して半導体基板１上に酸化シリコン膜６ａを形成する。

次に、酸化シリコン膜６ａ上に、原子層あるいは分子層レベルで堆積することができる方法、例えば、原子層制御成膜法（ＡＬＤ: Atomic Layer Deposition法）を使用して、酸化タンタル層７ａを５Å程度形成する。この酸化タンタル層７ａの形成方法を以下に示す。

まず、金属原料ガス、例えば、Ｔａ（ＯＣ₂Ｈ₅）₅を約３００℃に加熱した半導体基板１に導入する。そして、窒素ガスにて排気した後、酸素反応ガスである水蒸気（Ｈ₂Ｏ）を半導体基板１に導入し、窒素ガスで排気する。このようにして、約５Åの酸化タンタル層７ａを形成する。なお、酸化タンタル層７ａの形成に、ＡＬＤ法を使用する例を示したが、これに限らず、間欠型ＣＶＤ（Chemical Vapor Deposition）法などを使用して形成してもよい。

続いて、酸素雰囲気中にて、この酸化タンタル層７ａを高温、例えば、８００℃程度でアニール処理する。なお、本実施の形態１では、酸素雰囲気中でアニール処理を行ったが、不活性雰囲気中で行ってもよい。また、本実施の形態１では、酸化タンタル層７ａを８００℃程度でアニール処理を行ったが、熱処理温度は、６００℃〜９００℃程度の範囲が好ましい。

次に、例えば、ＣＶＤ法を使用して、４００℃〜６００℃程度に加熱された半導体基板１上に、窒化タンタル膜９ａを形成する。なお、窒化タンタル膜９ａの形成に、ＣＶＤ法を使用する例を示したが、これに限らず、スパッタリング法、ＡＬＤ法などを使用して形成してもよい。

その後、図１に示したように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜６および酸化タンタル層７からなるゲート絶縁膜８を形成し、このゲート絶縁膜８上に窒化タンタル膜９ａよりなるゲート電極９を形成する。ここまでの工程によってｎ型ウェル３にｐ型ＭＩＳトランジスタＱを形成することができる。

また、本実施の形態１で示したＭＩＳトランジスタの製造方法では、ゲート電極９に高温の熱負荷が係らないため、以下に示すような効果が得られる。

活性化アニール時のように高温の熱負荷が金属膜からなるゲート電極にかかると、ゲート電極とその下層に形成されているゲート絶縁膜が反応してしまい、反応により新たな絶縁物（酸化物）がゲート絶縁膜とゲート電極の間に形成される場合がある。この場合、ゲート電極の下層に形成されているゲート絶縁膜の膜厚が実質的に増加してしまい、駆動電流の低下やしきい値電圧の変動など、ＭＩＳトランジスタの電気的特性が変動してしまうこととなる。しかし、本実施の形態１では、活性化アニールの後に金属膜よりなるゲート電極９を形成しているため、ゲート電極９には高温の熱負荷がかからず、ゲート電極９とゲート絶縁膜８との反応を防止することができる。したがって、本実施の形態１によれば、ｐ型ＭＩＳトランジスタＱの電気的特性の変動を抑制することができる。

また、ゲート電極に高温の熱負荷をかけると、ゲート電極に生ずる応力が増加するとともに界面における界面準位が増加する傾向が考えられる。しかし、本実施の形態１では、ゲート電極９の形成後に活性化アニールのような高温の熱処理を加えないため、応力の増加を抑制でき、応力や界面準位に起因したしきい値の変動およびキャリアの移動度の低下を抑制することができる。

また、ゲート電極に高温の熱負荷をかけると、ゲート電極を構成する金属元素がゲート電極からゲート絶縁膜中や半導体基板内に拡散する場合がある。この場合、ゲート絶縁膜中に金属元素が拡散するとゲート絶縁膜の絶縁耐性が低下するとともにリーク電流が増加すると考えられる。一方、ゲート絶縁膜を突き抜けて半導体基板内に金属元素が拡散すると、しきい値電圧の変動を引き起こすことになる。しかし、本実施の形態１ではゲート電極９の形成後に活性化アニールのような高温の熱処理を加えないため、ゲート電極９を形成する金属元素がゲート絶縁膜８や半導体基板１内へ拡散することを抑制することができる。

また、ゲート絶縁膜上にゲート電極を形成し、ゲート電極に高温の熱負荷がかかると、ＭＩＳトランジスタのしきい値がシフトする場合がある。この場合、熱負荷により、ゲート絶縁膜とゲート電極の界面に酸化物の層ができて、ＭＩＳトランジスタのしきい値をシフトさせるものと考えられる。しかし、本実施の形態１ではゲート電極９の形成後に活性化アニールのような高温の熱処理を加えないため、しきい値をシフトさせることなく、安定したしきい値設定をすることができる。

また、本実施の形態１では、ゲート電極９にタンタルを構成元素とする窒化タンタルを適用し、ゲート絶縁膜８にタンタルの酸化物である酸化タンタル層を含む構造とするＭＩＳトランジスタＱを示し、このＭＩＳトランジスタＱのフラットバンド電圧が、酸化タンタル層を含まない構造のＭＩＳトランジスタのそれに対し、正方向にシフトすることを例示した。一方、例えば、ゲート電極材料を構成する金属に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）を用いて、ＭＩＳトランジスタＱのゲート絶縁膜８に含まれる金属の酸化物層７に、酸化ニッケル（ＮｉＯ）、酸化コバルト（ＣｏＯ）を用いた場合には、これら金属の酸化物層を含まない構造のＭＩＳトランジスタのフラットバンド電圧に対し、負方向にシフトさせることができる。

（実施の形態２）
本発明の実施の形態２では、ゲート電極材料の構成元素となる金属と、同一の金属の酸化物層を有するゲート絶縁膜を備えたＭＩＳトランジスタ、および、その製造技術について、図６〜図１４を用いて説明する。

図６は、本実施の形態２におけるｎ型ＭＩＳトランジスタＱ₁およびｐ型ＭＩＳトランジスタＱ₂を備えた半導体装置の断面図である。図６において、半導体基板１０１上には素子を分離するための素子分離領域１０２が形成されており、この素子分離領域１０２で分離された活性領域にはｐ型ウェル１０３とｎ型ウェル１０４とが形成されている。

ｐ型ウェル１０３上にはｎ型ＭＩＳトランジスタＱ₁が形成されており、ｎ型ウェル１０４上にはｐ型ＭＩＳトランジスタＱ₂が形成されている。

このｎ型ＭＩＳトランジスタＱ₁は、例えば、酸化シリコン膜１１１よりなるゲート絶縁膜１１４を有しており、このゲート絶縁膜１１４上にゲート電極１１５を有している。このゲート電極１１５は、例えば、窒化タンタル（ＴａＮ）膜から構成されている。この窒化タンタルの仕事関数は、４．４ｅＶ程度であり、シリコンの伝導帯近傍（４．０５ｅＶ近傍）と価電子帯近傍（５．１７ｅＶ近傍）の間にあり、熱的安定性を備えているとともに膜の密着性もよい。なお、ゲート電極材料の例として、ＴａＮを使用する例を示したが、これに限らず、Ｔａ、ＴｉＮ、Ｔｉ、ＨｆＮ、Ｈｆ、ＺｒＮ、Ｚｒ、Ａｌおよび希土類金属およびこれら金属材料中にＳｉを有する材料を使用することができる。

また、ゲート電極１１５の側壁には、絶縁膜よりなるサイドウォール１１８が形成されており、サイドウォール１１８下のｐ型ウェル１０３内には半導体領域である低濃度ｎ型不純物拡散領域１０６が形成されている。この低濃度ｎ型不純物拡散領域１０６の外側には低濃度ｎ型不純物拡散領域１０６より不純物密度が高い高濃度ｎ型不純物拡散領域１０９が形成されている。低濃度ｎ型不純物拡散領域１０６および高濃度ｎ型不純物拡散領域１０９によりｎ型ＭＩＳトランジスタＱ₁のソース領域およびドレイン領域が形成される。

また、ｐ型ＭＩＳトランジスタＱ₂は、例えば、酸化シリコン膜１１１および金属の酸化物層（酸化金属物層）１１２からなるゲート絶縁膜１１６を有しており、このゲート絶縁膜１１６上にゲート電極１１５を有している。このゲート電極１１５は、ｎ型ＭＩＳトランジスタＱ₁と同一のゲート電極材料からなり、本実施の形態１では、窒化タンタル（ＴａＮ）膜から構成されている。また、酸化金属物層１１２は、ゲート電極材料の構成元素となる金属の酸化物層であり、本実施の形態１では、Ｔａの酸化物層（酸化タンタル層）である。なお、酸化金属物層１１２の厚さは、ＭＩＳトランジスタを微細化する観点から、例えば、０．１ｎｍ〜２．０ｎｍ程度であることが望ましい。

また、ｐ型ＭＩＳトランジスタＱ₂のゲート電極１１５の側壁には、絶縁膜よりなるサイドウォール１１８が形成されており、サイドウォール１１８下のｎ型ウェル１０４内には半導体領域である低濃度ｐ型不純物拡散領域１０７が形成されている。この低濃度ｐ型不純物拡散領域１０７の外側には低濃度ｐ型不純物拡散領域１０７より不純物密度が高い高濃度ｐ型不純物拡散領域１１０が形成されている。低濃度ｐ型不純物拡散領域１０７および高濃度ｐ型不純物拡散領域１１０によりｐ型ＭＩＳトランジスタＱ₂のソース領域およびドレイン領域が形成される。

また、半導体基板１０１に形成されたｎ型ＭＩＳトランジスタＱ₁およびｐ型ＭＩＳトランジスタＱ₂上には、層間絶縁膜１１９が形成されており、この層間絶縁膜１１９には、ｎ型ＭＩＳトランジスタＱ₁、および、ｐ型ＭＩＳトランジスタＱ₂のソース領域、ドレイン領域に貫通するコンタクトホール１２０が形成されている。

このコンタクトホール１２０の内壁には、チタン／窒化チタン膜１２１ａが形成されており、このチタン／窒化チタン膜１２１ａを介してコンタクトホール１２０にはタングステン膜１２１ｂが埋め込まれ、プラグ１２１が形成されている。チタン／窒化チタン膜１２１ａは、例えば、タングステンの拡散を抑制する機能および下地との密着性を向上させる機能を有している。

また、層間絶縁膜１１９上には、チタン／窒化チタン膜１２２ａ、アルミニウム膜１２２ｂ、チタン／窒化チタン膜１２２ｃよりなるパターニングされた配線１２２が形成されている。なお、図示はしないが、配線上には、層間絶縁膜を貫通するプラグを介して多層配線が形成されている。

以上述べたように、本実施の形態２で示す、ｎ型ＭＩＳトランジスタＱ₁とｐ型ＭＩＳトランジスタＱ₂とを備えた半導体装置において、酸化シリコン膜１１１のみからなるゲート絶縁膜１１４をｎ型ＭＩＳトランジスタに、酸化シリコン膜１１１と酸化タンタル層１１２とを含むゲート絶縁膜１１６をｐ型ＭＩＳトランジスタに、適用することができる。

また、本実施の形態２では、ゲート電極材料膜に対してイオン注入を行っていない。すなわち、ｎ型およびｐ型用のゲート電極材料膜を形成し、その後、一方のＭＩＳトランジスタのゲート電極材料膜にイオン注入することで、ｎ型とｐ型とのゲート電極の仕事関数とを異ならせるようなシングルメタルゲートで問題となる、イオン注入によるゲート絶縁膜等へのダメージの影響を受けることなく、ＭＩＳトランジスタのゲート絶縁膜を形成することができる。

また、本実施の形態２で示したｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置は、別の種類の電極材料をそれぞれｎ型およびｐ型のゲート電極材料として、あるいは、同一種類の電極材料を処理してｎ型およびｐ型のゲート電極材料として、用いていない。しかし、同一種類の材料をｎ型およびｐ型のゲート電極材料とし、ｐ型あるいはｎ型のゲート絶縁膜のゲート電極との界面に、金属の酸化物層を含むことで、例えば、ＣＭＯＳトランジスタを提供することができる。

また、本実施の形態２で示す、５Å程度の厚さの酸化タンタル層１１２は、高誘電率の誘電体層でもあるため、酸化シリコン膜１１１と酸化タンタル層１１２とからなるゲート絶縁膜１１６の酸化シリコン換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）の増加を抑えることができる。

次に、上記のｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法について、図面を参照しながら説明する。

まず、図７に示すように、例えば、単結晶シリコンにボロン（Ｂ）などのｐ型不純物を導入した半導体基板１０１を用意する。次に、半導体基板１０１の主面上に素子分離領域１０２を形成する。素子分離領域１０２は、例えば、酸化シリコンからなり、ＳＴＩ（Shallow Trench Isolation）法やＬＯＣＯＳ（Local Oxidization Of Silicon）法などによって形成される。図７では、窒化シリコン膜の耐酸化性を利用して半導体基板１０１の所定領域を選択酸化するＬＯＣＯＳ法によって形成された素子分離領域１０２を示している。

続いて、半導体基板１０１内にｐ型ウェル１０３を形成する。ｐ型ウェル１０３は、例えば、フォトリソグラフィ技術およびイオン注入法を利用して、ボロンやフッ化ボロンなどのｐ型不純物を半導体基板１０１内に導入することにより形成される。同様に、半導体基板１０１内にｎ型ウェル１０４を形成する。ｎ型ウェル１０４は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、リンやヒ素などのｎ型不純物を半導体基板１０１内に導入することにより形成される。

次に、半導体基板１０１の主面上に、例えば、ＣＶＤ法を使用してポリシリコンやアモルファスシリコンのようなシリコン膜を形成した後、このシリコン膜に対して、露光・現像をすることによりパターニングし、半導体基板１０１上にダミー電極１０５を形成する。このときパターニングは、ダミー電極１０５を形成する領域にシリコン膜が残るようにする。なお、ダミー電極１０５をシリコン膜から形成するようにしたが、これに限らず窒化シリコン膜などから形成してもよい。

次に、図８に示すように、半導体基板１０１内であって、ダミー電極１０５ａに整合して、半導体領域である低濃度ｎ型不純物拡散領域１０６を形成する。低濃度ｎ型不純物拡散領域１０６は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して、リンやヒ素などのｎ型不純物を半導体基板１０１内に導入することにより形成することができる。同様に、ダミー電極１０５ｂに整合して、半導体領域である低濃度ｐ型不純物拡散領域１０７を形成する。低濃度ｐ型不純物拡散領域１０７は、例えば、フォトリソグラフィ技術およびイオン注入法を使用してボロンなどのｐ型不純物を半導体基板１０１内に導入することにより形成することができる。

続いて、図９に示すように、半導体基板１０１の主面上に、例えば、プラズマＣＶＤ法を使用して窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングすることにより、ダミー電極１０５の側壁にサイドウォール１０８を形成する。なお、サイドウォール１０８を窒化シリコン膜より形成したが、これに限らず、例えば、酸化シリコン膜、酸窒化シリコン膜あるいは酸化シリコン膜と窒化シリコン膜との積層膜から形成しても良い。

次に、サイドウォール１０８ａに整合して、半導体基板１０１内の領域内に高濃度ｎ型不純物拡散領域１０９を形成する。高濃度ｎ型不純物拡散領域１０９は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｎ型不純物拡散領域１０６よりも高濃度にしてリンやヒ素などのｎ型不純物が導入されている。同様に、サイドウォール１０８ｂに整合して、半導体基板１０１内の領域に高濃度ｐ型不純物拡散領域１１０を形成する。高濃度ｐ型不純物拡散領域１１０は、例えば、フォトリソグラフィ技術およびイオン注入法を使用して形成され、低濃度ｐ型不純物拡散領域１０７よりも高濃度にしてボロンなどのｐ型不純物が導入されている。

次に、ダミー電極１０５、サイドウォール１０８は除去され、半導体基板１０１を洗浄した後、低濃度ｎ型不純物拡散領域１０６、低濃度ｐ型不純物拡散領域１０７、高濃度ｎ型不純物拡散領域１０９および高濃度ｐ型不純物拡散領域１１０に導入した不純物を活性化するたの活性化アニールを行う。この活性化アニールは、例えば、８５０℃〜１０５０℃程度の高温で実施される。

上述した、ダミー電極１０５を形成し、このダミー電極１０５に整合してＭＩＳトランジスタの低濃度ｎ型不純物拡散領域１０６、低濃度ｐ型不純物拡散領域１０７、高濃度ｎ型不純物拡散領域１０９および高濃度ｐ型不純物拡散領域１１０を形成した後、それら不純物拡散領域内の不純物を活性化するための活性化アニールを行う工程では、一般的なＭＩＳトランジスタの製造方法のように、ゲート電極を形成した後に不純物の活性化アニールを行っていない。このため、一般的な半導体装置の製造方法では、活性化アニールによりゲート電極に高温の熱負荷がかかるが、本実施の形態２における半導体装置の製造方法では、後の工程で形成されるゲート電極に、高温の熱負荷をかけずに済むことができる。

続いて、図１０に示すように、熱酸化法を使用して、半導体基板１０１上に酸化シリコン膜１１１を形成する。

次に、酸化シリコン膜１１１上に、例えば、原子層制御成膜法（ＡＬＤ: Atomic Layer Deposition法）を使用して、酸化金属物層である酸化タンタル（ＴａＯｘ）層１１２ａを５Å程度形成する。具体的には、タンタル（Ｔａ）の原料ガス、例えば、Ｔａ（ＯＣ₂Ｈ₅）₅を約３００℃に加熱した半導体基板１０１上に導入する。そして、窒素ガスにてＴａの原料ガスを排気した後、水蒸気（Ｈ₂Ｏ）を半導体基板１０１に導入し、窒素ガスで排気する。このようにして、５Å程度の酸化タンタル層１１２ａを形成する。なお、酸化タンタル層１１２ａの形成に、ＡＬＤ法を使用する例を示したが、これに限らず、間欠型ＣＶＤ（Chemical Vapor Deposition）法などを使用して形成してもよい。

次に、図１１に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化タンタル層１１２ａをエッチングし、ｐ型ＭＩＳトランジスタ形成領域に酸化タンタル層１１２を形成する。

次に、酸素雰囲気中にて、この酸化タンタル層１１２を高温、例えば、８００℃程度でアニール処理する。なお、本実施の形態２では、酸素雰囲気中でアニール処理を行ったが、不活性雰囲気中で行ってもよい。また、本実施の形態２では、酸化タンタル層１１２を８００℃程度でアニール処理を行ったが、熱処理温度は、６００℃〜９００℃程度の範囲が好ましい。

次に、図１２に示すように、例えば、ＣＶＤ法を使用して、４００℃〜６００℃程度に加熱された半導体基板１０１上に、窒化タンタル膜１１３を形成する。なお、窒化タンタル膜１１３の形成に、ＣＶＤ法を使用する例を示したが、これに限らず、スパッタリング法、ＡＬＤ法などを使用して形成してもよい。

次に、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ｎ型ＭＩＳトランジスタ形成領域に、窒化タンタル１１３よりなるゲート電極１１５を形成し、このゲート電極１１５下に酸化シリコン膜１１１よりなるゲート絶縁膜１１４を形成する。また、ｐ型ＭＩＳトランジスタ形成領域に、窒化タンタル１１３よりなるゲート電極１１７を形成し、このゲート電極１１７下に酸化タンタル層１１２および酸化シリコン膜１１１からなるゲート絶縁膜１１６を形成する。

次に、図１４に示すように、半導体基板１０１の主面上に、例えば、プラズマＣＶＤ法などを使用して半導体基板１０１上に窒化シリコン膜を形成した後、この窒化シリコン膜に対して異方性エッチングを行うことにより、サイドウォール１１８を形成する。

次に、ＣＶＤ法を使用して、半導体基板１０１の主面上に酸化シリコン膜よりなる層間絶縁膜１１９を形成した後、ＣＭＰ法を使用して、表面を平坦化する。

次に、図６に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜１１９にコンタクトホール１２０を形成する。次いで、コンタクトホール１２０の底面、内壁および層間絶縁膜１１９上にチタン／窒化チタン膜１２１ａを形成する。このチタン／窒化チタン膜１２１ａは、チタン膜と窒化チタン膜の積層膜から形成され、例えば、スパッタリング法を使用することにより形成できる。

次に、コンタクトホール１２０を埋め込むように、タングステン膜１２１ｂを形成する。タングステン膜１２１ｂは、例えば、ＣＶＤ法を使用することにより形成することができる。そして、半導体基板１０１上に堆積された不要なチタン／窒化チタン膜１２１ａおよびタングステン膜１２１ｂを、例えば、ＣＭＰ法を使用して除去することにより、プラグ１２１を形成する。

次に、層間絶縁膜１１９およびプラグ１２１上にチタン／窒化チタン膜１２２ａ、アルミニウム膜１２２ｂ、チタン／窒化チタン膜１２２ｃを順次、形成する。これらの膜は、例えば、スパッタリング法を使用することにより形成できる。次いで、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行い、配線１２２が形成される。

このようにして、ｎチャネル型ＭＩＳトランジスタＱ₁およびｐチャネル型ＭＩＳトランジスタＱ₂を形成することができる。なお、配線１２２の形成後、上述した層間絶縁膜１１９、プラグ１２１、配線１２２を形成する工程と同様の工程を繰り返すことにより、配線１２２の上部に多層に配線を形成し、最後にパッシベーション膜で半導体基板１０１の全体を覆うことにより、ＣＭＯＳデバイスが完成する。

本実施の形態２で示したｎチャネル型ＭＩＳトランジスタＱ₁およびにｐチャネル型ＭＩＳトランジスタＱ₂で異なるゲート絶縁膜構造を有する半導体装置とすることで、しきい値制御が可能となり、その結果消費電力の低い半導体装置を製造することができる。

また、本実施の形態２で示したｎチャネル型ＭＩＳトランジスタＱ₁およびにｐチャネル型ＭＩＳトランジスタＱ₂を有する半導体装置は、一般的に適用されるデュアルメタルゲート構造ではない。すなわち、本実施の形態２で示したｎチャネル型ＭＩＳトランジスタＱ₁およびｐチャネル型ＭＩＳトランジスタＱ₂を有する半導体装置の製造方法は、ｐ型（あるいはｎ型）のゲート電極材料膜を形成し、次いで、ｎ型（あるいはｐ型）のＭＩＳトランジスタが形成される領域内のゲート電極材料膜を選択的に除去し、その後、ｎ型（あるいはｐ型）のゲート電極材料膜を形成する工程を含まない。このため、ゲート電極材料を除去する際のエッチング液やレジストを剥離する際の剥離液にゲート絶縁膜が晒されず、本実施の形態２における半導体装置の製造方法を適用することで、ゲート絶縁膜等の信頼性が大幅に向上することができる。

（実施の形態３）
前記実施の形態２では、ゲート絶縁膜を構成する、金属の酸化物層を、原子層制御成膜法（ＡＬＤ: Atomic Layer Deposition法）を使用して形成する例について説明したが、本実施の形態３では、金属膜を熱酸化することにより、金属の酸化物層を形成する例について説明する。

図１５は、本実施の形態３におけるｎ型ＭＩＳトランジスタＱ₃およびｐ型ＭＩＳトランジスタＱ₄を示した断面図である。図１５において、ｎ型ＭＩＳトランジスタＱ₃およびｐ型ＭＩＳトランジスタのそれぞれの構成は、前記実施の形態２のｎ型ＭＩＳトランジスタＱ₁およびｐ型ＭＩＳトランジスタＱ₂の構成とほぼ同様であるが、ｎ型ＭＩＳトランジスタＱ₃およびｐ型ＭＩＳトランジスタＱ₄を製造する方法において相違点があるため、以下説明する。

まず、前記実施の形態２で示した図７〜図９で示した工程までは同様である。

次に、図１６に示すように、熱酸化法を使用して、半導体基板１０１上に酸化シリコン膜１３０を形成する。

続いて、酸化シリコン膜１３０上に、例えば、プラズマＣＶＤ法を使用して窒化シリコン膜１３１ａを形成する。

次に、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、ｐ型ＭＩＳトランジスタＱ₄領域の半導体基板１０１上の窒化シリコン膜１３１ａを除去し、ｎ型ＭＩＳトランジスタＱ₃領域の半導体基板１０１上には窒化シリコン膜１３１ａ（１３１ｂ）を残す。

次に、図１８に示すように、この半導体基板１０１上に、ｎ型ＭＩＳトランジスタＱ₃およびｐ型ＭＩＳトランジスタＱ₄のゲート電極材料（本実施の形態３では、ＴａＮを示す）と同一種類の金属（本実施の形態３では、Ｔａを示す）の金属物層１３２を、例えば、ＣＶＤ法を使用して堆積する。

次に、この金属物層１３２に熱酸化処理を８００℃程度で行うことにより、金属の酸化物層（本実施の形態３では、酸化タンタル層を示す）１３３ａが形成される。なお、本実施の形態３では、酸素雰囲気中に置かれた半導体基板１０１を８００℃程度の熱処理で行ったが、熱処理温度は、６００℃〜１０００℃程度の範囲が好ましい。

次に、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、酸化タンタル層１３３ａをエッチングし、ｐ型ＭＩＳトランジスタ領域に酸化金属物層１３３を形成する。

この後の工程は、前記実施の形態２で図１２〜図１４および図６を用いて説明した工程と同様であり、それらの工程後、図１５に示すように、ｎ型ＭＩＳトランジスタＱ₃およびｐ型ＭＩＳトランジスタＱ₄を形成することができる。なお、配線１２２の形成後、層間絶縁膜１１９、プラグ１２１、配線１２２を形成する工程と同様の工程を繰り返すことにより、配線１２２の上部に多層に配線を形成し、最後にパッシベーション膜で半導体基板１０１の全体を覆うことにより、ＣＭＯＳデバイスが完成する。

本実施の形態３で示したｎチャネル型ＭＩＳトランジスタＱ₃のゲート絶縁膜１３４とｐ型ＭＩＳトランジスタＱ₄のゲート絶縁膜１３５とを異なる構造とする半導体装置は、前記実施の形態２で示した半導体装置の効果と、同様の効果を得ることができる。

また、酸化金属物層１３３を形成する工程は、ゲート電極材料（本実施の形態３では、ＴａＮ）と同一種類の金属（本実施の形態３では、Ｔａ）の金属膜を、ｐ型ＭＩＳトランジスタＱ₄領域の酸化シリコン膜上に堆積させた後、熱酸化処理するため、酸化金属物層を形成する装置およびその工程が省略することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１〜３では、ゲート電極材料は、ＴａＮ（窒化タンタル）を用いたが、Ｔａ、Ｔｉ、ＴｉＮ、Ｈｆ、ＨｆＮ、Ｚｒ、ＺｒＮ、Ａｌおよび希土類金属、あるいは、これら金属材料中にＳｉを有する材料であってもよい。

また、前記実施の形態２および前記実施の形態３では、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタのゲート電極材料に同一種類の材料を使用し、ｐ型ＭＩＳトランジスタのゲート絶縁膜には、その金属材料の酸化物層を含み、ｎ型ＭＩＳトランジスタのゲート絶縁膜では、酸化物層を含まない構造としたが、ｐ型ＭＩＳトランジスタのゲート絶縁膜には、金属の酸化物層を含まず、ｎ型ＭＩＳトランジスタのゲート絶縁膜に、金属の酸化物層を含む構造としてもよい。例えば、ゲート電極材料を構成する金属に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）を用いて、ｐ型ＭＩＳトランジスタのゲート絶縁膜に含まれる金属の酸化物層に、酸化ニッケル（ＮｉＯ）、酸化コバルト（ＣｏＯ）を用いた場合である。

また、前記実施の形態１〜３では、酸化シリコン（第１絶縁膜）および酸化金属物層（第２絶縁膜）を含むゲート絶縁膜を使用したが、これに限らず、第１絶縁膜には、例えば、酸窒化シリコン（ＳｉＯＮ）膜、また、第２絶縁膜には、例えば、Ｈｆ、Ｚｒ、Ｔａ、Ａｌ、Ｔｉ、Ｎｂ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選ばれる少なくとも一種を含む金属シリケート層としてもよい。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態１における半導体装置を示した断面図である。 実施の形態１における半導体装置の製造工程を示した断面図である。 図２に続く半導体装置の製造工程を示した断面図である。 図３に続く半導体装置の製造工程を示した断面図である。 図４に続く半導体装置の製造工程を示した断面図である。 本発明の実施の形態２における半導体装置を示した断面図である。 実施の形態２における半導体装置の製造工程を示した断面図である。 図７に続く半導体装置の製造工程を示した断面図である。 図８に続く半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 図１１に続く半導体装置の製造工程を示した断面図である。 図１２に続く半導体装置の製造工程を示した断面図である。 図１３に続く半導体装置の製造工程を示した断面図である。 本発明の実施の形態３における半導体装置を示した断面図である。 実施の形態３における半導体装置の製造工程を示した断面図である。 図１６に続く半導体装置の製造工程を示した断面図である。 図１７に続く半導体装置の製造工程を示した断面図である。 図１８に続く半導体装置の製造工程を示した断面図である。

符号の説明

１ 半導体基板
２ 素子分離領域
３ ウェル（ｎ型ウェル）
４ ダミー電極
５ 不純物拡散領域
６、６ａ 酸化シリコン膜
７、７ａ 酸化タンタル層
８ ゲート絶縁膜
９ ゲート電極
９ａ 窒化タンタル膜
１０１ 半導体基板
１０２ 素子分離領域
１０３ ｐ型ウェル
１０４ ｎ型ウェル
１０５、１０５ａ、１０５ｂ ダミー電極
１０６ 低濃度ｎ型不純物拡散領域
１０７ 低濃度ｐ型不純物拡散領域
１０８、１０８ａ、１０８ｂ サイドウォール
１０９ 高濃度ｎ型不純物拡散領域
１１０ 高濃度ｐ型不純物拡散領域
１１１ 酸化シリコン膜
１１２、１１２ａ 酸化金属物層（酸化タンタル層）
１１３ 窒化タンタル膜
１１４ ゲート絶縁膜（ｎ型ＭＩＳトランジスタのゲート絶縁膜）
１１５ ゲート電極（ｎ型ＭＩＳトランジスタのゲート電極）
１１６ ゲート絶縁膜（ｐ型ＭＩＳトランジスタのゲート絶縁膜）
１１７ ゲート電極（ｐ型ＭＩＳトランジスタのゲート電極）
１１８ サイドウォール
１１９ 層間絶縁膜
１２０ コンタクトホール
１２１ａ チタン／窒化チタン膜
１２１ｂ タングステン膜
１２１ プラグ
１２２ａ チタン／窒化チタン膜
１２２ｂ アルミニウム膜
１２２ｃ チタン／窒化チタン膜
１２２ 配線
１３０ 酸化シリコン膜
１３１、１３１ａ、１３１ｂ 窒化シリコン膜
１３２ 金属物層
１３３、１３３ａ 酸化金属物層(酸化タンタル層)
１３４ ゲート絶縁膜（ｎ型ＭＩＳトランジスタのゲート絶縁膜）
１３５ ゲート絶縁膜（ｐ型ＭＩＳトランジスタのゲート絶縁膜）
Ｑ ＭＩＳトランジスタ（ｐ型ＭＩＳトランジスタ）
Ｑ₁ ｎ型ＭＩＳトランジスタ
Ｑ₂ ｐ型ＭＩＳトランジスタ
Ｑ₃ ｎ型ＭＩＳトランジスタ
Ｑ₄ ｐ型ＭＩＳトランジスタ

Claims (5)

1. 金属を含む材料からなる導電体膜で形成されたゲート電極を有するＭＩＳトランジスタを備える半導体装置であって、
   前記ＭＩＳトランジスタのゲート絶縁膜は、前記ゲート電極との界面に、前記金属の酸化物からなる層を有することを特徴とする半導体装置。
2. 第１ゲート電極および第１ゲート絶縁膜を含む第１ＭＩＳトランジスタと、第２ゲート電極および第２ゲート絶縁膜を含む第２ＭＩＳトランジスタと、を備える半導体装置であって、
   前記第１ゲート電極および前記第２ゲート電極は、金属を含む材料からなる同一の導電体膜で形成され、
   前記第１ゲート絶縁膜は、前記第１ゲート電極との界面に、前記金属の酸化物からなる層を有することを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、
   前記金属の酸化物からなる層の厚さは、０．１ｎｍ以上、２．０ｎｍ以下であることを特徴とする半導体装置。
4. 金属を含む材料からなる導電体膜で形成されたゲート電極と、第１絶縁物および第２絶縁物を含むゲート絶縁膜と、を有するＭＩＳトランジスタを備える半導体装置の製造方法であって、
   （ａ）半導体基板の主面上にダミー電極を形成する工程と、
   （ｂ）前記ダミー電極に自己整合で、前記半導体基板内の領域に不純物拡散領域を形成する工程と、
   （ｃ）前記ダミー電極を除去する工程と、
   （ｄ）前記不純物拡散領域を活性化する工程と、
   （ｅ）前記半導体基板の主面上に前記第１絶縁物を形成する工程と、
   （ｆ）前記第１絶縁物上に、前記第２絶縁物となる、前記金属の酸化物からなる層を形成する工程と、
   （ｇ）前記第２絶縁物を高温で熱処理する工程と、
   （ｈ）前記第２絶縁物上に、前記ゲート電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 第１ゲート電極と、第１絶縁物および第２絶縁物を含む第１ゲート絶縁膜と、を有する第１ＭＩＳトランジスタと、
   第２ゲート電極と、前記第１絶縁物を含む第２ゲート絶縁膜と、を有する第２ＭＩＳトランジスタと、
   を備える半導体装置の製造方法であって、
   （ａ）半導体基板の主面上に前記第１ＭＩＳトランジスタの第１ダミー電極、および、第２ＭＩＳトランジスタの第２ダミー電極を形成する工程と、
   （ｂ）前記第１ダミー電極に自己整合で、前記半導体基板内の第１領域に第１不純物拡散領域を形成する工程と、
   （ｃ）前記第２ダミー電極に整合して、前記半導体基板内の第２領域に第２不純物拡散領域を形成する工程と、
   （ｄ）前記第１ダミー電極および前記第２ダミー電極を除去する工程と、
   （ｅ）前記第１不純物拡散領域および前記第２不純物拡散領域を活性化する工程と、
   （ｆ）前記半導体基板の主面上に、前記第１ＭＩＳトランジスタの前記第１絶縁物を形成する工程と、
   （ｇ）前記半導体基板の主面上に、前記第２ＭＩＳトランジスタの前記第１絶縁物を形成する工程と、
   （ｈ）前記第１ＭＩＳトランジスタの前記第１絶縁物上に、前記第２絶縁物となる、第１金属の酸化物からなる層を形成する工程と、
   （ｉ）前記第２絶縁物を高温で熱処理する工程と、
   （ｊ）前記第１ＭＩＳトランジスタの前記第２絶縁物上に、前記第１ゲート電極となる、前記第１金属と同一の第２金属を含む材料からなる導電体膜、を形成する工程と、
   （ｋ）前記第２ＭＩＳトランジスタの前記第１絶縁物上に、前記第２ゲート電極となる、前記第１金属と同一の第２金属を含む材料からなる導電体膜、を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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