JP4002868B2 - デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法 - Google Patents
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Description
【技術分野】
【０００１】
本発明は、半導体素子の形成方法およびこれによって形成される素子構造に関し、より詳細には、デュアルゲート半導体素子構造の形成方法に関する。
【０００２】
膜厚の異なるゲート誘電体（gate dielectric、以下、デュアルゲート構造とも呼ぶ。）を有する素子からなる集積回路は、同一の集積回路設計に組み込まれて、異なる電位で動作するデバイスとして一層普及してきている。例えば、同一回路設計における入力と出力のトランジスタの動作電圧が異なる。高電圧の素子と比べて、高速・低電圧の素子には薄いゲート誘電体が用いられるのが通常である。このような低動作電圧素子のゲート誘電体、例えばゲート酸化膜は、以前の技術における高動作電圧素子の高電圧に対する耐性を有さない。この問題に対する解決策の１つに、比較的厚いゲート誘電体を有してなるトランジスタを同一基板上に形成して、低電圧のトランジスタとすることが挙げられる。しかしながらこのような素子の作製は、例えば、洗浄、成長および／または堆積のステップを余計に追加しなければならなくなる等、製造をより複雑、困難なものにする。
【０００３】
デュアルゲート構造を有する集積回路素子の作製方法としては、これまでにＣｈｅｎらにより「厚層および薄層を備える半導体素子の製造方法」が提案されている（特許文献１）。その製造プロセスは次のとおりである。先ず、基板上に第１ゲート酸化層を成膜する。次に、レジスト層をパターニングして第１ゲート酸化層の一部を露出させ、この第１ゲート酸化層の一部を除去して半導体基板の一部を露出させる。続いて、レジスト層を除去し、フッ素を含有しない溶剤で基板を洗浄する。洗浄済みの露出している部分の基板上と、残存している第１ゲート酸化層上とに第２ゲート酸化層を成膜することで、異なる厚さを持った２つのゲート誘電体層を形成する。
【特許文献１】
米国特許第６２６１９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、デュアルゲート誘電体を有する集積回路素子の作製方法がＣｈｅｎにより提案されてはいるが、例えば基板洗浄といった余分なステップを省けるような、より効率的なデュアルゲート誘電体構造形成の作製プロセスに対する必要性は、依然として残っている。さらに、素子サイズの微細化が進めばそれだけ漏れ電流が生じ、プロセス困難度が増すこととなるため、デュアルゲート誘電体構造の膜品質を高く確保しながら、かかるデュアルゲート誘電体構造を有する集積回路設計に高誘電率（high-K dielectric）材料をより上手く利用することが要される。
【０００５】
上述したような従来技術の欠点に鑑みて、本発明の目的は、漏れ電流の問題を解消すると共に、基板洗浄や界面層形成の工程を省いてプロセスを簡略化する一方で、ゲート誘電体の膜質を有効に向上させることも可能なデュアルゲートの作製方法を提供することにある。
【０００６】
上記問題を解決すべく基板上にデュアルゲートを作製する方法が提供される。第１ゲート構造として規定された第１領域および第２ゲート構造として規定された第２領域に第１高誘電率層を形成する。第１および第２領域上に第２高誘電率層を形成する。第１高誘電率層のエッチャントに対するエッチレートは第２高誘電率層よりも低い。前記エッチャントにより第２高誘電率層を第１高誘電率層の部分までエッチングして、第２領域から除去したら、第１領域および第２領域における第１高誘電率層および第２高誘電率層上にゲート導電層をそれぞれ形成する。
【０００７】
また、本発明が提供する、デュアルゲート構造を有する集積回路は、基板上に形成された第１高誘電率層とこの第１高誘電率層上に形成された第２高誘電率層とを含むゲート誘電体からなるゲート構造を有した第１素子を備えてなる。第１高誘電率層のエッチャントに対するエッチレートは第２高誘電率層よりも低い。さらに、この集積回路は、基板上に形成された第１高誘電率層を含むゲート誘電体からなるゲート構造を有した第２素子を含んでいる。
【発明の効果】
【０００８】
本発明が提供するデュアルゲートの作製方法、およびこれによって作製されるデュアルゲート構造を有する集積回路によれば、漏れ電流の低減およびプロセスの簡略化が図られる一方で、ゲート誘電体の膜質を効果的に改善することができる。
【発明を実施するための最良の形態】
【０００９】
上述した本発明の特徴およびその他の特徴をより明らかとすべく、以下に、図面と対応させながら、本発明の好適な実施形態について詳細に説明する。
【００１０】
図１に示すのは、半導体素子基板１０の局部断面図である。この半導体基板１０は、単結晶シリコンウェハ、ＳＯＩ（Semiconductor On Insulator）ウェハまたは半導体ウェハを形成するためのその他の基板から構成される。半導体ウェハ１０は、概ね図中１０Ａおよび１０Ｂで示されるような、所定の第１および第２領域を少なくとも含んでおり、これらにより第１および第２ＭＯＳＦＥＴゲート構造がそれぞれ提供される。そして、１実施態様として、例えば成長または化学反応により、領域１０Ａおよび１０Ｂ上に界面層１２Ａおよび１２Ｂをそれぞれ形成する。この界面層の例としては、ＳｉＯ、ＳｉＯＮまたはＳｉＮが挙げられる。界面層１２は、通常、高誘電率層をシリコン基板上へ直接形成させることに起因して起こり得る駆動電流の低下を防止するために用いられるものである。別な実施態様（図示せず）においては、ゲート誘電体と基板との間に界面層は形成しない。なお、界面層１２の形成に先立って、例えば、適当な親水性または疎水性洗浄プロセス等により基板表面を洗浄しておくことが好ましい。
【００１１】
界面層の形成に続き、第１および第２領域１０Ａ、１０Ｂにおける界面層１２上に第１高誘電率層１４Ａ、１４Ｂを形成する。高誘電率材料の好ましい例としては、酸化タンタル（Ｔａ2Ｏ5）、酸化チタニウム（ＴｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化イットリウム（Ｙ2Ｏ3）もしくは酸化ランタン（Ｌａ3Ｏ3）、またはこれらのアルミネート（aluminate）もしくはシリケート（silicate）が挙げられる。形成プロセスは、原子層化学気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＝ ＡＬＣＶＤ）、金属有機化学気相成長（ＭＯＣＶＤ）またはスパッタリングを用いることができる。第１高誘電率層の目標物理膜厚Ｔ1は、デュアルゲート構造において薄い方となるゲート誘電体の所望の誘電体膜厚とほぼ同じとすることが要され、１．５〜５．０ｎｍの範囲であるのが好ましいが、この範囲に限定されるものではない。
【００１２】
図２に示されるように、第１高誘電率層１４（１４Ａ、１４Ｂ）上に第２高誘電率層１６（１６Ａ、１６Ｂ）を形成する。この第１高誘電率層１４と第２高誘電率層１６とを合せた誘電体構造の物理膜厚Ｔ2は、デュアルゲート構造において厚い方となるゲート誘電体の目標物理膜厚とほぼ同じとすることが要され、１０ｎｍより小さいものであるが好ましいが、これに限定されるものではない。
【００１３】
デュアルゲート構造およびデュアルゲート構造を有する集積回路素子の典型的な作製方法において、第１高誘電率層１４のエッチレートは、同一エッチャントに対する第２高誘電率層１６のエッチレートに比べて低い。つまり、同じエッチング溶液または環境の下で、第２高誘電率層１６は第１高誘電率層１４よりも高速にエッチングされる。両層のこのようなエッチレートの関係は、材料の選択および／または第１高誘電率層１４に処理を施して低いエッチレートを持たせることによって達成される。例えば、第１高誘電率層１４を金属酸化物とし、第２高誘電率層１６を、使用するエッチャントに対するエッチレートが前記金属酸化物よりも高い金属シリケートとすることができる。
【００１４】
上述したように、材料選択の代わりに、または材料選択と併せて、第２高誘電率層１６をその上に形成させる前に、第１高誘電体層１４へ処理を施してエッチャントに対するエッチレートを低めておくこともできる。エッチレートを低めるために高誘電率材料へ施す処理方法の代表例の１つとして、熱アニール工程が挙げられる。かかるアニール工程によればアニールされた層の密度が高まることが認められているが、本発明が特定の学説によって限定を受けることは、本出願人の望むところではない。この方法は、第１および第２高誘電率層に同一の材料を使用したい際に特に有効である。具体的には、図１に示される第１高誘電率層１４が形成された後であって、この上に図２に示される第２高誘電率層１６を形成する前に、Ｎ2、ＮＨ3、Ｏ2、ＮＯまたはＮ2Ｏの環境下、例えば５００℃から１０００℃で３０秒から１時間、第１高誘電率層１４をアニールする。２００１年９月開催の電気化学会（Electrochemical Society = ECS）にてＪ．Ｃｈａｍｂｅｒｓらにより発表された論文「希フッ化水素酸中のハフニウムおよびジルコニウムのエッチレートに対する組成および成膜後アニーリングの効果（Effect of Composition and Post-deposition Annealing on The Etch Rate of Hafnium and Zirconium Silicates in Dilute HF）によれば、誘電材料のエッチレートは、誘電材料中のシリコン含量の減少、およびアニール工程の実行により低下する。このことは、希フッ化水素中における各種誘電体のエッチレートを示す下表により明らかとなる。
【００１５】
上表では、物理気相成長（ＰＶＤ）で成膜されたハフニウム酸化層に１０００℃で３０分間窒素アニールを行った後、そのエッチレートが３３Δ／分から０．１Δ／分未満まで低下していることがとりわけ顕著に示されている。また、ハフニウムシリケートにも同じ様な結果が見られる。アニールされたハフニウムシリケートのエッチレートは、アニールされたハフニウム酸化物よりも高いが、未処理のハフニウムシリケートと比べると極めて低い。
【００１６】
また、半導体リサーチコンソーシアムインターナショナルセマテック（ＩＳＭＴ）によって、原子層化学気相成長（ＡＬＣＶＤ）により基板上に成膜されＨ2ＳＯ4で１５０℃、３０分間エッチングが施されたハフニウム酸化物につき、それがＨＦの存在下またはＨＦ無しの存在下のいずれにあっても、上述と同じ結果が得られるということが下表の如くに報告されている。
【００１７】
上表からわかるように、酸化ハフニウム誘電体層のエッチレートは、アニール工程の導入によって著しく低下している。
【００１８】
続いて、図３に示すように、レジスト層（図示せず）をパターニングして、薄い方のゲート構造を形成すべく規定した領域１０Ｂにおける部分の第２高誘電率層の一部を露出させ、第２領域１０Ｂから第２高誘電率層１６をエッチングして、デュアルゲート構造において薄いゲート構造を成すゲート誘電体を形成する。この際、第２高誘電率層１６は、（材料選択および／または処理により）エッチャントに対する第２高誘電率層１６Ｂよりも低いエッチレートを持った第１高誘電率層１４Ｂをエッチストップ層とし、第２領域１０Ｂから完全にエッチングされることが好ましい。エッチング工程は、例えば、ＨＦ、Ｈ2ＳＯ4、Ｈ3ＰＯ4もしくはＨＮＯ3を用いたウェットケミカルエッチング、または高誘電率材料に適したその他のエッチングにより行うものとすることができる。
【００１９】
また、本方法の１実施態様として、上述のエッチング工程、つまり、第２高誘電率層１６Ｂを領域１０Ｂから除去した後に、第２高誘電率層１６Ａおよび第１高誘電率層１４Ｂにアニールを行ってもよい。かかるポストアニール工程を行なうと、第２高誘電率層１６Ａの膜質が更に向上すると共に、エッチングにより第１高誘電率層１４Ｂに生じた何らかのダメージを除去することができる。
【００２０】
さらに、図４に示すように、領域１０Ａおよび１０Ｂ上に、第１および第２ゲート構造を成すゲート誘電体層をそれぞれ形成した後に、上述のゲート誘電体構造、つまり、誘電率層１４Ａおよび１６Ａからなる第１素子と、誘電率層１４Ｂからなる第２素子との組み合せから構成される構造を含んだ集積回路素子を形成するプロセスを行なうことができる。代表的なポストゲート誘電体形成プロセスの各工程については、米国特許第６２６１９７８号でＣｈｅｎらにより既に開示がされている。ここでは参照としてこのプロセス全てをそのまま取り入れることとしそれを以下に説明するが、簡潔に説明するに止める。
【００２１】
先ず、ゲート電極１８Ａ、１８Ｂおよびソース／ドレイン領域２０Ａ、２０Ｂを形成する。そして、１実施態様においては、第１および第２ゲート誘電体構造１０Ａおよび１０Ｂ上にポリシリコンまたはシリコンゲルマニウムなどの導電物質を成膜させる。この導電物質をパターニングおよびエッチングし、ゲート電極を形成する。続いて、これらゲート、およびそれぞれに対応するソース／ドレイン領域に対して、適切なマスキング層および注入法を利用してドーピングを行う。Ｐウェル領域にｎチャネルトランジスタを形成するにはＮ型ドーパントを使用し、Ｎウェル領域にｐチャネルトランジスタを形成するにはＰ型ドーパントを使用する。
【００２２】
代表的な形成方法の１例では、ドープトソース／ドレイン領域の形成およびゲート電極へのドーピング後、各素子のソース／ドレイン領域２０およびゲート電極１８の露出面上にシリサイド領域２２Ａ、２２Ｂを形成する。このシリサイド材料には耐熱金属、例えば、チタニウム、コバルト、モリデブンまたはこれらと同類の金属を用いることができる。また、シリサイド形成は、自己整合プロセスにより行なうものとすることができる。
【００２３】
トランジスタの形成が終了した後には、層間絶縁（ＩＬＤ）層２４（２４Ａ、２４Ｂ）および内部配線２６を形成するのが一般的である。ＩＬＤ層は通常、酸化物、窒化物、低誘電率材料（low-K）材料またはこれらと同類の材料からなる１以上の層から構成される。また、内部配線２６は一般的に２つの部分から構成される。ビア部は比較的狭く、シリサイド領域２２と接続されている。なお、ここでは１つの内部配線２６だけを示して説明しているが、当然に、別の内部配線を他のシリサイド領域２２と接続するように形成することもできる。そして、もう一方のトレンチ部は相対的に広く、ビア部同士を接続させる。よって、トレンチはＩＬＤ層内で略水平な配線接続を形成し、ビアは積層された導電層の間で略垂直な配線接続を形成する。内部配線は、例えば、アルミニウム、銅またはこれらと同類の導電材料からなる。また、エレクトロマイグレーションに対する抵抗またはその他の電気的な特性もしくは信頼性を改善するために、内部配線にドーパントまたは合金化元素を添加することもできる。なお、通常は、配線溝内に導電材料を成膜するに先立って、配線溝内に接着／バリア（adhesion/barrier）層を形成する。
【００２４】
配線２６の形成に引き続き、半導体素子上に保護層２８Ａ、２８Ｂを形成する。そして、実質的には完成品である集積回路素子および最終的な完成品である集積回路チップの形成に必要であれば、さらに 別のＩＬＤ層および配線層を形成することも可能である。
【００２５】
上述したように、エッチレートを低くして形成された後アニールが施されることにより、第１高誘電率層１４は、層１４と１６に同じ高誘電率材料を用いたい場合にはとりわけ、エッチストップ層としての役目を果たすものとなる。また、アニール工程を行なうことは、領域１０Ａにおける第１高誘電率層１４Ａと第２高誘電率層１６Ａとの組み合せからなる厚い高誘電体構造の質の改善に有益である。この現象は、酸化ハフニウム／ポリシリコンキャパシタについての実験によって実証がされており、同じく米国半導体リサーチコンソーシアムＩｎｔｅｒｎａｔｉｏｎａｌ ＳＥＭＡＴＥＣＨ （ＩＳＭＴ）により、アニール工程を中間に取り込んだダブル高誘電率層堆積工程によれば、形成されたキャパシタ素子の漏れ電流密度が低減されることが報告されている。
【００２６】
さらに、高誘電率層のエッチング選択性を利用するため、上述の方法では、例えば、Ｃｈｅｎらにより開示された如くの、多くの従来のデュアルゲート形成プロセスに求められるであろう、デュアルゲート形成プロセスにおける基板の再洗浄および界面層１２の再形成といった工程を省くことができる。また、アニール工程は、ＡＳＭインターナショナル社製ＰＯＬＹＧＯＮ（登録商標）等の入手可能な高誘電体成膜用クラスターツールを使用することにより、イン−シチュー（in-situ）で実行することができる。よって、本方法によれば、デュアルゲート構造、特に厚さの異なる誘電体層を有するデュアルゲート構造形成に対するよりクリーン且つより確実なアプローチが提供される。
【００２７】
なお、本方法およびデュアルゲート構造では第１高誘電率層１４のエッチレートが第２高誘電率層１６のものよりも低い限り、その１実施態様において、高誘電率層１４、１６の少なくともいずれか一方が高誘電率層でなくてもよい。例えば、第１誘電体層１４が高誘電率層である場合に、第２誘電体層１６はＳｉＯ2、ＳｉＯＮまたはＳｉＮであり得る。
【００２８】
以上、好適な実施形態を用いて本発明を説明したが、これは本発明を限定するものではない。むしろ、添付の特許請求の範囲が、本発明の範囲から逸脱しない限りにおいて当業者であればなし得る本発明のその他の変形例または実施形態までも含むように、広く解釈されるべできある。
【図面の簡単な説明】
【００２９】
【図１】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図２】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図３】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図４】本発明によるデュアルゲート構造を備えた複数の素子からなる集積回路素子を説明する局部断面図である。
【符号の説明】
【００３０】
１０ 半導体素子基板
１０Ａ 第１領域
１０Ｂ 第２領域
１２Ａ、１２Ｂ 界面層
１４Ａ、１４Ｂ 第１高誘電率層
１６Ａ、１６Ｂ 第２高誘電率層
１８Ａ、１８Ｂ ゲート電極
２０Ａ、２０Ｂ ソース／ドレイン領域
２２Ａ、２２Ｂ シリサイド領域
２４Ａ、２４Ｂ ＩＬＤ層
２６ 内部配線
２８Ａ、２８Ｂ 保護層
【０００１】
本発明は、半導体素子の形成方法およびこれによって形成される素子構造に関し、より詳細には、デュアルゲート半導体素子構造の形成方法に関する。
【０００２】
膜厚の異なるゲート誘電体（gate dielectric、以下、デュアルゲート構造とも呼ぶ。）を有する素子からなる集積回路は、同一の集積回路設計に組み込まれて、異なる電位で動作するデバイスとして一層普及してきている。例えば、同一回路設計における入力と出力のトランジスタの動作電圧が異なる。高電圧の素子と比べて、高速・低電圧の素子には薄いゲート誘電体が用いられるのが通常である。このような低動作電圧素子のゲート誘電体、例えばゲート酸化膜は、以前の技術における高動作電圧素子の高電圧に対する耐性を有さない。この問題に対する解決策の１つに、比較的厚いゲート誘電体を有してなるトランジスタを同一基板上に形成して、低電圧のトランジスタとすることが挙げられる。しかしながらこのような素子の作製は、例えば、洗浄、成長および／または堆積のステップを余計に追加しなければならなくなる等、製造をより複雑、困難なものにする。
【０００３】
デュアルゲート構造を有する集積回路素子の作製方法としては、これまでにＣｈｅｎらにより「厚層および薄層を備える半導体素子の製造方法」が提案されている（特許文献１）。その製造プロセスは次のとおりである。先ず、基板上に第１ゲート酸化層を成膜する。次に、レジスト層をパターニングして第１ゲート酸化層の一部を露出させ、この第１ゲート酸化層の一部を除去して半導体基板の一部を露出させる。続いて、レジスト層を除去し、フッ素を含有しない溶剤で基板を洗浄する。洗浄済みの露出している部分の基板上と、残存している第１ゲート酸化層上とに第２ゲート酸化層を成膜することで、異なる厚さを持った２つのゲート誘電体層を形成する。
【特許文献１】
米国特許第６２６１９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、デュアルゲート誘電体を有する集積回路素子の作製方法がＣｈｅｎにより提案されてはいるが、例えば基板洗浄といった余分なステップを省けるような、より効率的なデュアルゲート誘電体構造形成の作製プロセスに対する必要性は、依然として残っている。さらに、素子サイズの微細化が進めばそれだけ漏れ電流が生じ、プロセス困難度が増すこととなるため、デュアルゲート誘電体構造の膜品質を高く確保しながら、かかるデュアルゲート誘電体構造を有する集積回路設計に高誘電率（high-K dielectric）材料をより上手く利用することが要される。
【０００５】
上述したような従来技術の欠点に鑑みて、本発明の目的は、漏れ電流の問題を解消すると共に、基板洗浄や界面層形成の工程を省いてプロセスを簡略化する一方で、ゲート誘電体の膜質を有効に向上させることも可能なデュアルゲートの作製方法を提供することにある。
【０００６】
上記問題を解決すべく基板上にデュアルゲートを作製する方法が提供される。第１ゲート構造として規定された第１領域および第２ゲート構造として規定された第２領域に第１高誘電率層を形成する。第１および第２領域上に第２高誘電率層を形成する。第１高誘電率層のエッチャントに対するエッチレートは第２高誘電率層よりも低い。前記エッチャントにより第２高誘電率層を第１高誘電率層の部分までエッチングして、第２領域から除去したら、第１領域および第２領域における第１高誘電率層および第２高誘電率層上にゲート導電層をそれぞれ形成する。
【０００７】
また、本発明が提供する、デュアルゲート構造を有する集積回路は、基板上に形成された第１高誘電率層とこの第１高誘電率層上に形成された第２高誘電率層とを含むゲート誘電体からなるゲート構造を有した第１素子を備えてなる。第１高誘電率層のエッチャントに対するエッチレートは第２高誘電率層よりも低い。さらに、この集積回路は、基板上に形成された第１高誘電率層を含むゲート誘電体からなるゲート構造を有した第２素子を含んでいる。
【発明の効果】
【０００８】
本発明が提供するデュアルゲートの作製方法、およびこれによって作製されるデュアルゲート構造を有する集積回路によれば、漏れ電流の低減およびプロセスの簡略化が図られる一方で、ゲート誘電体の膜質を効果的に改善することができる。
【発明を実施するための最良の形態】
【０００９】
上述した本発明の特徴およびその他の特徴をより明らかとすべく、以下に、図面と対応させながら、本発明の好適な実施形態について詳細に説明する。
【００１０】
図１に示すのは、半導体素子基板１０の局部断面図である。この半導体基板１０は、単結晶シリコンウェハ、ＳＯＩ（Semiconductor On Insulator）ウェハまたは半導体ウェハを形成するためのその他の基板から構成される。半導体ウェハ１０は、概ね図中１０Ａおよび１０Ｂで示されるような、所定の第１および第２領域を少なくとも含んでおり、これらにより第１および第２ＭＯＳＦＥＴゲート構造がそれぞれ提供される。そして、１実施態様として、例えば成長または化学反応により、領域１０Ａおよび１０Ｂ上に界面層１２Ａおよび１２Ｂをそれぞれ形成する。この界面層の例としては、ＳｉＯ、ＳｉＯＮまたはＳｉＮが挙げられる。界面層１２は、通常、高誘電率層をシリコン基板上へ直接形成させることに起因して起こり得る駆動電流の低下を防止するために用いられるものである。別な実施態様（図示せず）においては、ゲート誘電体と基板との間に界面層は形成しない。なお、界面層１２の形成に先立って、例えば、適当な親水性または疎水性洗浄プロセス等により基板表面を洗浄しておくことが好ましい。
【００１１】
界面層の形成に続き、第１および第２領域１０Ａ、１０Ｂにおける界面層１２上に第１高誘電率層１４Ａ、１４Ｂを形成する。高誘電率材料の好ましい例としては、酸化タンタル（Ｔａ2Ｏ5）、酸化チタニウム（ＴｉＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化イットリウム（Ｙ2Ｏ3）もしくは酸化ランタン（Ｌａ3Ｏ3）、またはこれらのアルミネート（aluminate）もしくはシリケート（silicate）が挙げられる。形成プロセスは、原子層化学気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ ＝ ＡＬＣＶＤ）、金属有機化学気相成長（ＭＯＣＶＤ）またはスパッタリングを用いることができる。第１高誘電率層の目標物理膜厚Ｔ1は、デュアルゲート構造において薄い方となるゲート誘電体の所望の誘電体膜厚とほぼ同じとすることが要され、１．５〜５．０ｎｍの範囲であるのが好ましいが、この範囲に限定されるものではない。
【００１２】
図２に示されるように、第１高誘電率層１４（１４Ａ、１４Ｂ）上に第２高誘電率層１６（１６Ａ、１６Ｂ）を形成する。この第１高誘電率層１４と第２高誘電率層１６とを合せた誘電体構造の物理膜厚Ｔ2は、デュアルゲート構造において厚い方となるゲート誘電体の目標物理膜厚とほぼ同じとすることが要され、１０ｎｍより小さいものであるが好ましいが、これに限定されるものではない。
【００１３】
デュアルゲート構造およびデュアルゲート構造を有する集積回路素子の典型的な作製方法において、第１高誘電率層１４のエッチレートは、同一エッチャントに対する第２高誘電率層１６のエッチレートに比べて低い。つまり、同じエッチング溶液または環境の下で、第２高誘電率層１６は第１高誘電率層１４よりも高速にエッチングされる。両層のこのようなエッチレートの関係は、材料の選択および／または第１高誘電率層１４に処理を施して低いエッチレートを持たせることによって達成される。例えば、第１高誘電率層１４を金属酸化物とし、第２高誘電率層１６を、使用するエッチャントに対するエッチレートが前記金属酸化物よりも高い金属シリケートとすることができる。
【００１４】
上述したように、材料選択の代わりに、または材料選択と併せて、第２高誘電率層１６をその上に形成させる前に、第１高誘電体層１４へ処理を施してエッチャントに対するエッチレートを低めておくこともできる。エッチレートを低めるために高誘電率材料へ施す処理方法の代表例の１つとして、熱アニール工程が挙げられる。かかるアニール工程によればアニールされた層の密度が高まることが認められているが、本発明が特定の学説によって限定を受けることは、本出願人の望むところではない。この方法は、第１および第２高誘電率層に同一の材料を使用したい際に特に有効である。具体的には、図１に示される第１高誘電率層１４が形成された後であって、この上に図２に示される第２高誘電率層１６を形成する前に、Ｎ2、ＮＨ3、Ｏ2、ＮＯまたはＮ2Ｏの環境下、例えば５００℃から１０００℃で３０秒から１時間、第１高誘電率層１４をアニールする。２００１年９月開催の電気化学会（Electrochemical Society = ECS）にてＪ．Ｃｈａｍｂｅｒｓらにより発表された論文「希フッ化水素酸中のハフニウムおよびジルコニウムのエッチレートに対する組成および成膜後アニーリングの効果（Effect of Composition and Post-deposition Annealing on The Etch Rate of Hafnium and Zirconium Silicates in Dilute HF）によれば、誘電材料のエッチレートは、誘電材料中のシリコン含量の減少、およびアニール工程の実行により低下する。このことは、希フッ化水素中における各種誘電体のエッチレートを示す下表により明らかとなる。
【００１５】
【００１６】
また、半導体リサーチコンソーシアムインターナショナルセマテック（ＩＳＭＴ）によって、原子層化学気相成長（ＡＬＣＶＤ）により基板上に成膜されＨ2ＳＯ4で１５０℃、３０分間エッチングが施されたハフニウム酸化物につき、それがＨＦの存在下またはＨＦ無しの存在下のいずれにあっても、上述と同じ結果が得られるということが下表の如くに報告されている。
【００１７】
【００１８】
続いて、図３に示すように、レジスト層（図示せず）をパターニングして、薄い方のゲート構造を形成すべく規定した領域１０Ｂにおける部分の第２高誘電率層の一部を露出させ、第２領域１０Ｂから第２高誘電率層１６をエッチングして、デュアルゲート構造において薄いゲート構造を成すゲート誘電体を形成する。この際、第２高誘電率層１６は、（材料選択および／または処理により）エッチャントに対する第２高誘電率層１６Ｂよりも低いエッチレートを持った第１高誘電率層１４Ｂをエッチストップ層とし、第２領域１０Ｂから完全にエッチングされることが好ましい。エッチング工程は、例えば、ＨＦ、Ｈ2ＳＯ4、Ｈ3ＰＯ4もしくはＨＮＯ3を用いたウェットケミカルエッチング、または高誘電率材料に適したその他のエッチングにより行うものとすることができる。
【００１９】
また、本方法の１実施態様として、上述のエッチング工程、つまり、第２高誘電率層１６Ｂを領域１０Ｂから除去した後に、第２高誘電率層１６Ａおよび第１高誘電率層１４Ｂにアニールを行ってもよい。かかるポストアニール工程を行なうと、第２高誘電率層１６Ａの膜質が更に向上すると共に、エッチングにより第１高誘電率層１４Ｂに生じた何らかのダメージを除去することができる。
【００２０】
さらに、図４に示すように、領域１０Ａおよび１０Ｂ上に、第１および第２ゲート構造を成すゲート誘電体層をそれぞれ形成した後に、上述のゲート誘電体構造、つまり、誘電率層１４Ａおよび１６Ａからなる第１素子と、誘電率層１４Ｂからなる第２素子との組み合せから構成される構造を含んだ集積回路素子を形成するプロセスを行なうことができる。代表的なポストゲート誘電体形成プロセスの各工程については、米国特許第６２６１９７８号でＣｈｅｎらにより既に開示がされている。ここでは参照としてこのプロセス全てをそのまま取り入れることとしそれを以下に説明するが、簡潔に説明するに止める。
【００２１】
先ず、ゲート電極１８Ａ、１８Ｂおよびソース／ドレイン領域２０Ａ、２０Ｂを形成する。そして、１実施態様においては、第１および第２ゲート誘電体構造１０Ａおよび１０Ｂ上にポリシリコンまたはシリコンゲルマニウムなどの導電物質を成膜させる。この導電物質をパターニングおよびエッチングし、ゲート電極を形成する。続いて、これらゲート、およびそれぞれに対応するソース／ドレイン領域に対して、適切なマスキング層および注入法を利用してドーピングを行う。Ｐウェル領域にｎチャネルトランジスタを形成するにはＮ型ドーパントを使用し、Ｎウェル領域にｐチャネルトランジスタを形成するにはＰ型ドーパントを使用する。
【００２２】
代表的な形成方法の１例では、ドープトソース／ドレイン領域の形成およびゲート電極へのドーピング後、各素子のソース／ドレイン領域２０およびゲート電極１８の露出面上にシリサイド領域２２Ａ、２２Ｂを形成する。このシリサイド材料には耐熱金属、例えば、チタニウム、コバルト、モリデブンまたはこれらと同類の金属を用いることができる。また、シリサイド形成は、自己整合プロセスにより行なうものとすることができる。
【００２３】
トランジスタの形成が終了した後には、層間絶縁（ＩＬＤ）層２４（２４Ａ、２４Ｂ）および内部配線２６を形成するのが一般的である。ＩＬＤ層は通常、酸化物、窒化物、低誘電率材料（low-K）材料またはこれらと同類の材料からなる１以上の層から構成される。また、内部配線２６は一般的に２つの部分から構成される。ビア部は比較的狭く、シリサイド領域２２と接続されている。なお、ここでは１つの内部配線２６だけを示して説明しているが、当然に、別の内部配線を他のシリサイド領域２２と接続するように形成することもできる。そして、もう一方のトレンチ部は相対的に広く、ビア部同士を接続させる。よって、トレンチはＩＬＤ層内で略水平な配線接続を形成し、ビアは積層された導電層の間で略垂直な配線接続を形成する。内部配線は、例えば、アルミニウム、銅またはこれらと同類の導電材料からなる。また、エレクトロマイグレーションに対する抵抗またはその他の電気的な特性もしくは信頼性を改善するために、内部配線にドーパントまたは合金化元素を添加することもできる。なお、通常は、配線溝内に導電材料を成膜するに先立って、配線溝内に接着／バリア（adhesion/barrier）層を形成する。
【００２４】
配線２６の形成に引き続き、半導体素子上に保護層２８Ａ、２８Ｂを形成する。そして、実質的には完成品である集積回路素子および最終的な完成品である集積回路チップの形成に必要であれば、さらに 別のＩＬＤ層および配線層を形成することも可能である。
【００２５】
上述したように、エッチレートを低くして形成された後アニールが施されることにより、第１高誘電率層１４は、層１４と１６に同じ高誘電率材料を用いたい場合にはとりわけ、エッチストップ層としての役目を果たすものとなる。また、アニール工程を行なうことは、領域１０Ａにおける第１高誘電率層１４Ａと第２高誘電率層１６Ａとの組み合せからなる厚い高誘電体構造の質の改善に有益である。この現象は、酸化ハフニウム／ポリシリコンキャパシタについての実験によって実証がされており、同じく米国半導体リサーチコンソーシアムＩｎｔｅｒｎａｔｉｏｎａｌ ＳＥＭＡＴＥＣＨ （ＩＳＭＴ）により、アニール工程を中間に取り込んだダブル高誘電率層堆積工程によれば、形成されたキャパシタ素子の漏れ電流密度が低減されることが報告されている。
【００２６】
さらに、高誘電率層のエッチング選択性を利用するため、上述の方法では、例えば、Ｃｈｅｎらにより開示された如くの、多くの従来のデュアルゲート形成プロセスに求められるであろう、デュアルゲート形成プロセスにおける基板の再洗浄および界面層１２の再形成といった工程を省くことができる。また、アニール工程は、ＡＳＭインターナショナル社製ＰＯＬＹＧＯＮ（登録商標）等の入手可能な高誘電体成膜用クラスターツールを使用することにより、イン−シチュー（in-situ）で実行することができる。よって、本方法によれば、デュアルゲート構造、特に厚さの異なる誘電体層を有するデュアルゲート構造形成に対するよりクリーン且つより確実なアプローチが提供される。
【００２７】
なお、本方法およびデュアルゲート構造では第１高誘電率層１４のエッチレートが第２高誘電率層１６のものよりも低い限り、その１実施態様において、高誘電率層１４、１６の少なくともいずれか一方が高誘電率層でなくてもよい。例えば、第１誘電体層１４が高誘電率層である場合に、第２誘電体層１６はＳｉＯ2、ＳｉＯＮまたはＳｉＮであり得る。
【００２８】
以上、好適な実施形態を用いて本発明を説明したが、これは本発明を限定するものではない。むしろ、添付の特許請求の範囲が、本発明の範囲から逸脱しない限りにおいて当業者であればなし得る本発明のその他の変形例または実施形態までも含むように、広く解釈されるべできある。
【図面の簡単な説明】
【００２９】
【図１】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図２】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図３】本発明によるデュアルゲート構造の形成を説明するための半導体基板局部断面図である。
【図４】本発明によるデュアルゲート構造を備えた複数の素子からなる集積回路素子を説明する局部断面図である。
【符号の説明】
【００３０】
１０ 半導体素子基板
１０Ａ 第１領域
１０Ｂ 第２領域
１２Ａ、１２Ｂ 界面層
１４Ａ、１４Ｂ 第１高誘電率層
１６Ａ、１６Ｂ 第２高誘電率層
１８Ａ、１８Ｂ ゲート電極
２０Ａ、２０Ｂ ソース／ドレイン領域
２２Ａ、２２Ｂ シリサイド領域
２４Ａ、２４Ｂ ＩＬＤ層
２６ 内部配線
２８Ａ、２８Ｂ 保護層
Claims (16)
- 基板上にデュアルゲート構造を作製する方法であって、
第１ゲート構造として規定された第１領域、および第２ゲート構造として規定された第２領域に第１高誘電率層を形成する工程、
前記第１および第２領域に第２高誘電率層を形成する工程、
エッチャントにより前記第２高誘電率層を前記第１高誘電率層の部分までエッチングして、前記第２領域から除去する工程、ならびに
前記第１および第２領域における前記第２高誘電率層上と第１高誘電率層上とにそれぞれゲート導電層を形成する工程
を有してなり、
前記第１および第２高誘電率層が、タンタル、チタニウム、ジルコニウム、ハフニウム、イットリウムおよびランタンのいずれかの酸化物、アルミネートまたはシリケート、および、アルミニウムの酸化物またはシリケートよりなるグループから選ばれてなり、
前記第２高誘電率層を形成する前に前記第１高誘電率層をアニールすることにより前記第１高誘電率層の前記エッチャントに対するエッチレートを低くする工程を有し、
前記アニール後の前記第１高誘電率層の前記エッチャントに対するエッチレートは前記第２高誘電率層に比べて低い、
ことを特徴とする方法。 - 前記第１および第２高誘電率層が同一の高誘電率材料からなることを特徴とする請求項１に記載の方法。
- 前記アニール工程のアニール温度が５００から１０００℃の間であることを特徴とする請求項１に記載の方法。
- 前記アニールが、窒素、アンモニア、酸素、一酸化窒素または一酸化二窒素の雰囲気下で行なわれることを特徴とする請求項３に記載の方法。
- 前記アニール工程が、前記した形成の工程とクラスターツールを用いてイン−シチューで行なわれることを特徴とする請求項１に記載の方法。
- 前記第１高誘電率層は、前記第２ゲート構造を成すゲート誘電体の目標の厚さに略等しい厚さを持つように堆積され、
前記第２高誘電率層は、前記第１ゲート構造を成すゲート誘電体の目標の厚さから前記第２ゲート構造を成すゲート誘電体の目標の厚さを引いた厚さに略等しい厚さを持つように堆積されることを特徴とする請求項１に記載の方法。 - 前記第１および第２領域における前記基板と前記第１高誘電率層との間に界面層を形成する工程を更に含むことを特徴とする請求項１に記載の方法。
- 前記第２高誘電率層が、前記エッチャントに対するエッチレートが前記第１高誘電率層を構成する材料よりも高い高誘電率材料から構成される、ことを特徴とする請求項１に記載の方法。
- 前記エッチング工程後に残った前記第２高誘電率層の部分および前記第１高誘電率層をアニールする工程を更に含むことを特徴とする請求項１に記載の方法。
- 前記エッチング工程が、ＨＦ、Ｈ２ＳＯ４、Ｈ３ＰＯ４またはＨＮＯ３を用いるウェットエッチングにより行われることを特徴とする請求項１に記載の方法。
- 集積回路素子を製造する方法であって、
第１素子の第１ゲート構造として規定された第１領域と、第２素子の第２ゲート構造として規定された第２領域とに第１高誘電率層を形成する工程、
前記第１および第２領域における前記第１高誘電率層上に第２高誘電率層を形成する工程、
エッチャントにより前記第２高誘電率層を前記第１高誘電率層の部分までエッチングして、前記第２領域から除去する工程、
前記第１および第２領域における前記第２高誘電率層上と第１高誘電率層上とにそれぞれゲート導電層を形成する工程を含んで、前記第１および第２素子の形成を完成させる工程、ならびに
前記集積回路素子の形成を完成させる工程、
を有してなり、
前記第１および第２高誘電率層が、タンタル、チタニウム、ジルコニウム、ハフニウム、イットリウムおよびランタンのいずれかの酸化物、アルミネートまたはシリケート、および、アルミニウムの酸化物またはシリケートよりなるグループから選ばれてなり、
前記第２高誘電率層を形成する前に前記第１高誘電率層をアニールすることにより前記第１高誘電率層の前記エッチャントに対するエッチレートを低くする工程を有し、
前記アニール後の前記第１高誘電率層の前記エッチャントに対するエッチレートは前記第２高誘電率層に比べて低い、
ことを特徴とする方法。 - 前記第１および第２高誘電率層が同一の高誘電率材料からなることを特徴とする請求項１１に記載の方法。
- 前記アニール工程のアニール温度が５００から１０００℃の間であり、このアニールは、窒素、アンモニア、酸素、一酸化窒素または一酸化二窒素の雰囲気下にて前記した形成の工程とクラスターツールを用いてイン−シチューで行なわれることを特徴とする請求項１１に記載の方法。
- 前記第１および第２領域における前記基板と前記第１高誘電率層との間に、界面層を形成する工程を更に含むことを特徴とする請求項１１に記載の方法。
- 前記第２高誘電率層が、前記エッチャントに対するエッチレートが前記第１高誘電率層を構成する材料よりも高い高誘電率材料から構成されることを特徴とする請求項１１に記載の方法。
- 前記エッチング工程が、ＨＦ、Ｈ２ＳＯ４、Ｈ３ＰＯ４またはＨＮＯ３を用いるウェットエッチングにより行われることを特徴とする請求項１１に記載の方法。
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