KR100594205B1 - 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title abstract description 35
- 230000009977 dual effect Effects 0.000 title description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 35
- 230000001681 protective effect Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000002161 passivation Methods 0.000 claims abstract description 10
- 238000005121 nitriding Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 14
- 238000009832 plasma treatment Methods 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 45
- 239000000126 substance Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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Abstract
두께가 다른 반도체 소자의 게이트 절연막 형성 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 제1게이트 산화막을 형성한다. 제1게이트 산화막 상에 실리콘 질화막으로 이루어지거나, 질화 처리 또는 플라즈마 처리에 의해서 이루어지는 보호막을 형성한다. 보호막 상에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 이용하여 보호막 및 제1게이트 산화막의 일부를 선택적으로 식각하여 하부의 반도체 기판 상을 노출한다. 잔류하는 보호막에 의해서 잔류하는 제1게이트 산화막 상을 보호하며 포토레지스트 패턴을 제거한다. 노출되는 반도체 기판 상에 제1게이트 산화막과 두께 차이를 가지는 제2게이트 산화막을 형성한다.
Description
도 1 내지 도 6은 본 발명의 제1실시예에 의한 반도체 소자의 이중 게이트 산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 7 내지 도 10은 본 발명의 제2실시예에 의한 반도체 소자의 이중 게이트 산화막 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100; 반도체 기판, 200a, 200a'; 제1게이트 산화막,
200b, 200b'; 제2게이트 산화막, 300, 300'; 보호막,
400; 포토레지스트 패턴, 500; 게이트 물질층.
본 발명은 반도체 소자에 관한 것으로, 특히, 두께가 서로 다른 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자가 다양화되며, 요구되어지는 소자 특성 또한 다양화되고 있다. 예를 들면, 로직(logic) 소자나, CPU(Central Processing Unit)에 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory)를 융합(merge)한 소자 등이 요구되고 있다. 이러한 소자의 경우 각각의 특성을 그대로 유지하기 위해서 단일 칩(chip) 내에 서로 다른 두께의 게이트 산화막을 형성하는 것이 요구된다. 즉, 이중 게이트 산화막(dual gate oxide)의 도입이 필요시 되고 있다. 또한, DRAM 또는 SRAM 등의 소자만으로 융합되지 않고 동일한 소자만으로 구성된 소자에서도 동작 전압을 달리하기 위해서 단일 칩 내에 이중 게이트 산화막이 도입되고 있다.
이중 게이트 산화막은 일반적으로 두 차례에 걸친 산화 공정과 그 사이에 개재되는 선택적인 식각 공정을 포함하여 이루어진다. 예를 들어, 먼저 반도체 기판에 소자 분리(isolation)를 형성한 후, 반도체 기판 상에 제1게이트 산화막을 형성한다. 이후에, 제1게이트 산화막보다 얇은 두께의 제2게이트 산화막이 이루어질 부분을 노출하는 포토레지스트 패턴을 제1게이트 산화막 상에 형성한다. 다음에, 포토레지스트 패턴을 식각 마스크로 이용하여 노출되는 제1게이트 산화막 부분을 제거한다. 포토레지스트 패턴을 제거한 후, 제1게이트 산화막에 의해서 노출되는 반도체 기판 부분에 제2게이트 산화막을 제1게이트 산화막보다 얇은 두께로 형성한다. 이와 같이 형성된 제1게이트 산화막 및 제2게이트 산화막 상에 도전성의 게이트 물질이 증착되고 패터닝되어 게이트로 이용된다.
그러나, 보다 얇은 두께의 제2게이트 산화막보다, 두꺼운 두께의 제1게이트 산화막이 취약한 특성을 나타낸다고 알려져 있다. 예를 들어, 단위 면적당 대전되는 양을 비교할 때, 제1게이트 산화막에서보다 제2게이트 산화막에 대전되는 양이 실질적으로 보다 일정한 값을 나타내어 균일한 게이트 산화막 특성을 나타낸다고 알려져 있다. 즉, 제1게이트 산화막이 전반적으로 불균일한 특성을 나타내는 것으로 알려져 있다.
이와 같이 보다 두꺼운 두께의 제1게이트 산화막이 취약해지는 것은, 사진 식각 공정을 도입함에 따른 제1게이트 산화막의 열화에 크게 기인할 수 있다. 예를 들어, 제1게이트 산화막은 포토레지스트 패턴에 의해서 오염(contamination)될 수 있다. 또한, 제1게이트 산화막은 포토레지스트 패턴을 제거하는 공정에 의해서 침해될 수 있다. 즉, 포토레지스트 패턴을 제거하는 습식 에치(wet etch) 공정에 사용되는 습식 케미컬(wet chemical) 등이 제1게이트 산화막 내에 존재하는 핀 홀(pin hole)을 통해서 실리콘을 침해시킬 수 있다. 또는, 제2게이트 산화막을 형성하기 이전에, 포토레지스트 패턴이 제거된 제1게이트 산화막을 전세정(precleaning)하는 습식 공정에 사용되는 습식 케미컬 등이 제1게이트 산화막 내에 존재하는 핀 홀을 통해서 실리콘을 침해시킬 수 있다. 이에 따라, 제1게이트 산화막이 취약해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이중 게이트 산화막을 형성할 때 먼저 형성되는 제1게이트 산화막이 침해되어 취약해지는 것을 방지할 수 있는 서로 다른 두께의 제1게이트 산화막 및 제2게이트 산화막 등으로 이루어지는 두께가 서로 다른 이중 게이트 산화막을 형성하는 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 제1게이트 산화막을 형성한다. 상기 제1게이트 산화막 상에 보호막을 형성한다. 상기 보호막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막 및 제1게이트 산화막의 일부를 선택적으로 식각하여 하부의 반도체 기판 상을 노출한다. 상기 잔류하는 보호막에 의해서 상기 잔류하는 제1게이트 산화막 상을 보호하며 상기 포토레지스트 패턴을 제거한다. 상기 노출되는 반도체 기판 상에 상기 제1게이트 산화막과 두께 차이를 가지는 제2게이트 산화막을 형성한다.
상기 보호막을 형성하는 단계는 상기 제1게이트 산화막 상에 실리콘 질화막을 증착하는 단계를 포함한다. 또는, 상기 보호막을 형성하는 단계는 상기 제1게이트 산화막 상을 질화 처리하거나 플라즈마 처리하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되 어질 수 있다.
본 발명의 실시예들은 이중 게이트 산화막을 형성하는 데 필수적으로 도입되는 사진 식각 공정에 기인하는 게이트 산화막의 취약화를 방지하기 위해서, 먼저 형성되는 제1게이트 산화막 상에 보호막을 도입하는 방안을 제시한다. 이러한 보호막은 제1게이트 산화막의 표면을 차폐하여 포토레지스트로부터의 오염을 근본적으로 제거한다. 그리고, 이러한 보호막은 습식 에치 공정 또는 습식 세정 공정 등에 이용되는 습식 케미컬 등으로부터 제1게이트 산화막이 침해되는 것을 방지하는 역할을 한다. 이하, 도면들을 참조하며 본 발명의 실시예들을 상세히 설명한다.
도 1 내지 도 5는 본 발명의 제1실시예에 의한 이중 게이트 산화막을 형성하는 방법을 개략적으로 나타낸다.
도 1을 참조하면, 소자 분리(도시되지 않음)를 형성한 이후의 반도체 기판(100) 상에 제1게이트 산화막(200)을 형성한다. 제1게이트 산화막(200)은 통상의 게이트 산화막을 형성하는 공정, 예컨대, 통상의 열산화 공정으로 형성된다. 이때, 제1게이트 산화막(200)은 요구되는 소자의 특성에 따라 다른 두께로 형성될 수 있으나, 서로 다른 두께의 산화막들로 이루어질 이중 게이트 산화막의 상대적으로 두꺼운 부분으로 이용된다.
도 2를 참조하면, 제1게이트 산화막(200) 상에 보호막으로 실리콘 질화막(SiN layer;300)을 형성한다. 이때, 실리콘 질화막(200)은 CVD(Chemical Vapor Deposition) 등으로 제1게이트 산화막(200) 상에 얇은 두께로 증착된다. 제1게이트 산화막(200)을 차폐하는 실리콘 질화막(300)은, 제1게이트 산화막(200)의 표면을 모두 덮어 보호하는 보호막으로 이용된다.
도 3을 참조하면, 실리콘 질화막(300) 상에 보다 얇은 두께의 제2게이트 산화막이 형성될 부분(A)을 덮는 제1게이트 산화막(200) 부분을 선택적으로 제거하기 위한 포토레지스트 패턴(400)을 형성한다. 포토레지스트 패턴(400)은 제1게이트 산화막(200)이 상대적으로 두꺼운 두께로 잔류할 부분(B)을 덮는 제1게이트 산화막(200) 부분은 선택적으로 차폐한다.
도 4를 참조하면, 포토레지스트 패턴(400)에 의해서 노출되는 실리콘 질화막(300) 부분 및 제1게이트 산화막(200) 부분을 식각하여 제거한다. 예를 들어, 포토레지스트 패턴(400)을 식각 마스크로 이용하는 습식 식각 공정을 수행하여, 이후에 상대적으로 얇은 두께의 제2게이트 산화막이 형성될 부분(A)의 반도체 기판(100)을 노출한다. 이에 따라, 상대적으로 두꺼운 두께로 잔류할 부분(B)에만 제1게이트 산화막(200a)이 잔류하게 된다.
이후에, 식각 마스크로 이용된 포토레지스트 패턴(400)을 제거한다. 이때, 습식 케미컬을 에천트(etchant)로 이용하는 습식 공정으로 포토레지스트 패턴(400)을 제거하는 것이 바람직하다. 잔류하는 제1게이트 산화막(200a)의 표면은 실리콘 질화막(300)에 의해서 차폐되어 있으므로, 포토레지스트 패턴(400)을 제거하는 공정의 습식 케미컬에 의해서 제1게이트 산화막(200a)이 열화되는 것이 억제될 수 있다. 또한, 실리콘 질화막(300)에 의해서 제1게이트 산화막(200a)이 포토레지스트 패턴(400)에 의해서 오염되는 것 또한 방지된다.
한편, 상기한 포토레지스트 패턴(400)을 제거하는 공정은 습식 케미컬을 에 천트(etchant)로 이용하는 습식 공정만을 이용하는 것이 바람직하다. 즉, 플라즈마를 이용하는 에치 공정을 배제함으로써, 플라즈마에 의해서 제1게이트 산화막(200a)이 침해되는 것을 억제할 수 있다.
도 5를 참조하면, 노출되는 반도체 기판(100) 상에 잔류하는 제1게이트 산화막(200a) 보다 얇은 두께를 가지는 제2게이트 산화막(200b)을 형성한다. 이때, 제2게이트 산화막(200b)을 형성하기 이전에 전세정 단계를 수행할 수 있다. 이러한 전세정 단계는 습식 케미컬을 이용하는 데, 상기한 실리콘 질화막(300)은 제1게이트 산화막(200a)의 상측을 이러한 습식 케미컬로부터 보호할 수 있다. 따라서, 상기한 습식 케미컬로부터 제1게이트 산화막(200a)이 침해되는 것을 억제할 수 있다.
제2게이트 산화막(200b)을 형성하는 공정은 통상적인 게이트 산화막을 형성하는 공정, 예컨대, 열산화 공정을 이용할 수 있다. 한편, 열산화 공정을 이용할 경우, 잔류하는 제1게이트 산화막(200a)을 차폐하는 실리콘 질화막(300) 상에도 별도의 제3게이트 산화막(200c)이 형성될 수 있다. 이에 따라, 제1게이트 산화막(200a)이 요구되는 부분(B)에는 제1게이트 산화막(200a)/실리콘 질화막(300)/제3게이트 산화막(200c)의 구조가 이루어질 수 있다.
이와 같이 하여, 상기한 제2게이트 산화막(200b) 및 제1게이트 산화막(200a) 등으로 이루어져 서로 다른 두께를 가지는 이중 게이트 산화막을 형성할 수 있다.
도 6을 참조하면, 이중 게이트 산화막 상에, 즉, 도 5의 제2게이트 산화막(200b) 및 제1 또는 제3게이트 산화막(200a, 200c) 상을 덮는 도전성 물질을 증착하여 게이트 물질층(500)으로 이용한다. 이후에, 증착된 게이트 물질층(500)을 필요에 따라 패터닝하여 다수의 게이트를 형성한다.
도 7 내지 도 10은 본 발명의 제2실시예에 의한 이중 게이트 산화막을 형성하는 방법을 개략적으로 나타낸다.
제2실시예에서는, 제1실시예에서와 같이 보호막으로 실리콘 질화막(도 2의 300)을 도입하는 대신에, 제1게이트 산화막(200) 상을 전처리하여 보호막(300')을 형성한다. 제2실시예에서 제1실시예에서와 동일한 참조 부호는 동일한 부재를 의미한다.
도 7을 참조하면, 도 1을 참조하여 설명한 바와 같이 반도체 기판(100) 상에 형성된 제1게이트 산화막(200) 상에 보호막(300')을 형성한다. 이러한 보호막(300')은 제1게이트 산화막(200) 상을 질화(nitridation) 처리하거나 또는 플라즈마 처리하여 형성된다. 플라즈마 처리는 질소 또는 산소 플라즈마를 이용할 수 있다.
도 8을 참조하면, 질화 처리 또는 플라즈마 처리에 의해서 형성된 보호막(300') 상에 도 3에서와 같이 포토레지스트 패턴(400)을 형성한다. 포토레지스트 패턴(400)은 이후에 상대적으로 얇은 두께의 제2게이트 산화막(도시되지 않음)이 형성될 부분(A)을 덮는 제1게이트 산화막(200) 부분 또는 보호막(300') 부분을 선택적으로 노출시킨다.
도 9를 참조하면, 포토레지스트 패턴(400)을 식각 마스크로 이용하여, 도 4를 참조하여 설명한 바와 같이 노출되는 제1게이트 산화막(200) 부분 또는 보호막(300') 부분을 선택적으로 제거한다. 이에 따라, 제1게이트 산화막(200a)이 형성되도록 설정된 부분(A)에 제1게이트 산화막(200a)이 패터닝되어 잔류하게 된다.
이후에, 식각 마스크로 이용된 포토레지스트 패턴(400)을 제거한다. 이때, 제1게이트 산화막(200)은 질화 처리 또는 플라즈마 처리에 의해서 형성된 보호막(300')에 의해서 차폐되므로, 포토레지스트 패턴(400)을 제거하는 공정에 의해서 침해되는 것이 억제될 수 있다. 따라서, 잔류하는 제1게이트 산화막(200a)이 열화되는 것이 방지될 수 있다.
도 10을 참조하면, 포토레지스트 패턴(400)이 제거된 결과물에 통상의 게이트 산화막을 형성하는 공정을 수행하여 제1게이트 산화막(200b')을 형성한다. 예를 들어, 통상의 열산화 공정을 수행하여 상대적으로 얇은 두께의 제2게이트 산화막(200b')을 형성한다. 이때, 잔류하는 제1게이트 산화막(도 9의 200a) 상의 보호막(300')은 질화 처리 또는 플라즈마 처리에 의해서 형성되었으므로 다공성(porous)의 특성을 가지고 있어, 상기한 열산화 공정에 의해서 모두 산화물로 전화되어 제1게이트 산화막(200a')에 합쳐진다.
이와 같이 하여 상대적으로 두꺼운 두께의 제1게이트 산화막(200a') 및 상대적으로 얇은 두께의 제2게이트 산화막(200b')으로 이루어지는 이중 게이트 산화막을 형성할 수 있다.
이후에, 도 6을 참조하여 설명한 바와 같이 이중 게이트 산화막 상에 게이트 물질층을 형성한 후 패터닝하여 게이트를 이룬다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 이중 게이트 산화막을 이루기 위해서 먼저 도입되는 제1게이트 산화막 상에 보호막을 도입하여, 후속의 공정에 의해서 제1게이트 산화막이 침해되어 취약해지는 것을 방지할 수 있다. 보호막은 실리콘 질화막 또는 제1게이트 산화막의 상측 표면을 질화 처리 또는 플라즈마 처리하여 형성된다.
이러한 보호막의 도입은 포토레지스트로부터 제1게이트 산화막이 오염되는 것을 방지할 수 있다. 또한, 식각 마스크로 이용된 포토레지스트 패턴을 제거하는 데 사용되는 습식 케미컬로부터 잔류하는 제1게이트 산화막을 보호하는 역할을 보호막이 한다. 또한, 제1게이트 산화막보다 얇은 두께의 제2게이트 산화막을 형성하기 이전에 도입되는 전세정 공정의 습식 케미컬로부터도 제1게이트 산화막을 보호하는 역할을 한다. 이에 따라, 제1게이트 산화막이 열화되는 것을 방지할 수 있어, 전체 이중 게이트 산화막의 특성 개선이 이루어질 수 있다.
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- 반도체 기판 상에 제1게이트 산화막을 형성하는 단계;상기 제1게이트 산화막 상을 질화 처리하거나 플라즈마 처리하여 보호막을 형성하는 단계;상기 보호막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 보호막 및 제1게이트 산화막의 일부를 선택적으로 식각하여 하부의 반도체 기판 상을 노출하는 단계;상기 잔류하는 보호막에 의해서 상기 잔류하는 제1게이트 산화막 상을 보호하며 상기 포토레지스트 패턴을 제거하는 단계; 및상기 노출되는 반도체 기판 상에 상기 제1게이트 산화막과 두께 차이를 가지는 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 이중 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046911A KR100594205B1 (ko) | 1999-10-27 | 1999-10-27 | 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990046911A KR100594205B1 (ko) | 1999-10-27 | 1999-10-27 | 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010038795A KR20010038795A (ko) | 2001-05-15 |
| KR100594205B1 true KR100594205B1 (ko) | 2006-07-03 |
Family
ID=19617199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990046911A KR100594205B1 (ko) | 1999-10-27 | 1999-10-27 | 반도체 소자의 두께가 서로 다른 이중 게이트 산화막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100594205B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723467B1 (ko) * | 2001-01-17 | 2007-05-30 | 삼성전자주식회사 | 부분식각에 의한 게이트 산화막의 형성방법 |
| KR100408863B1 (ko) * | 2001-06-29 | 2003-12-06 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 형성 방법 |
| US7030024B2 (en) | 2002-08-23 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual-gate structure and method of fabricating integrated circuits having dual-gate structures |
| KR100486278B1 (ko) * | 2002-11-11 | 2005-04-29 | 삼성전자주식회사 | 신뢰성이 향상된 게이트 산화막 형성방법 |
| KR100910222B1 (ko) * | 2002-12-26 | 2009-07-31 | 주식회사 하이닉스반도체 | 듀얼 게이트산화막이 적용된 반도체 소자 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026899A (ko) * | 1997-09-26 | 1999-04-15 | 구본준 | 듀얼 게이트 산화막의 형성방법 |
-
1999
- 1999-10-27 KR KR1019990046911A patent/KR100594205B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990026899A (ko) * | 1997-09-26 | 1999-04-15 | 구본준 | 듀얼 게이트 산화막의 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010038795A (ko) | 2001-05-15 |
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