KR100245075B1 - 반도체소자의 소자격리 산화막 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 소자격리 산화막 형성방법에 있어서, 네가티브 감광막 패턴을 사용하여 소자격리 지역간에 단차를 형성한 후에 산화막과 질화막을 사용하여 소자격리 지역을 국부산화시킴으로써, 국부산화 공정시에 소자격리 산화막의 가장자리에 생성되는 버즈 빅의 길이를 최소화한 소자격리 산화막 형성방법에 관한 기술이다.

Description

반도체 소자의 소자격리 산화막 형성방법

제1a도 내지 제1d도는 종래의 소자격리 산화막 형성방법을 도시한 단면도.

제2a도 내지 제2g도는 본 발명의 소자격리 산화막을 형성하는 제1 실시예 도시한 단면도.

제3a도 내지 제3g도는 본 발명의 소자격리 산화막을 형성하는 제2실시예를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

100 : 실리콘 기판 40 : 버즈빅 (Bird's Beak)

11 : 산화막 12 : 질화막

13 : 감광막 패턴 14, 26, 35 : 소자격리 산화막

21, 33 : 네가티브 감광막 패턴 22, 31 : 제1산화막

22A, 31A : 제2산화막 22B, 31B : 제3산화막

23, 32 : 제1질화막 23A, 32A : 제2질화막

24, 33A : 포지티브 감광막 패턴 25 : 다결정 실리콘막

본 발명은 반도체 소자의 소자격리 산화막 형성방법에 관한 것으로, 특히 네가티브 감광막(Negative Photo Resist)을 사용하여 소자격리 지역간에 단차를 형성한 후에 산화막과 질화막을 사용하여 소자격리 지역을 국부산화시킴으로써, 국부산화 공정시에 소자격리 산화막의 가장자리에 생성되는 버즈 빅(Bird's Beak)의 길이를 최소화한 소자격리 산화막 형성방법에 관한 것이다.

반도체 제조공정에서 소자간의 전기적인 절연을 위하여 국부적인 산화에 의한 산화물 격리 방법을 사용하여 왔는데, 종래의 산화물 격리 방법은 실리콘 기판 위에 산화막을 형성하고 그 상부에 실리콘 질화막을 증착한 다음, 소자격리 산화막이 형성될 부분의 산화막과 질화막을 감광막 패턴을 마스크로 하여 식각한 후에 산화공정을 실시하여 소자격리 산화막을 형성하게 되는데, 이때의 질화막은 소자격리 산화막이 질화막 하부로 넓게 퍼져 형성되는 버즈 빅의 길이가 길어지는 것을 억제하는 역할을 하며, 산화막은 질화막의 스트레스(Stress)를 완화시켜 주어 실리콘 기판이 손상되는 것을 방지하는 역할을 한다.

종래의 기술에서 버즈 빅의 길이를 줄이기 위해서는 질화막의 두께를 계속 증가시켜 주어야 하는데, 질화막의 두께가 어느 정도 이상이 되면 누설전류가 증가하여 소자 특성을 저하시키는 문제점이 존재하게 된다.

따라서, 본 발명에서는 상기 종래 기술이 가지고 있는 문제점을 해결하기 위하여, 네가티브 감광막을 사용하여 소자격리 지역간에 단차를 형성한 후에 산화막과 질화막을 사용하여 소자격리 지역을 국부산화시킴으로써, 국부산화 공정시에 소자격리 산화막의 가장자리에 생성되는 버즈 빅의 길이을 최소화하도록 하였다.

이하, 첨부된 도면을 참조하여 소자격리 산화막 형성 방법을 상세히 설명하기로 한다.

제1a도 내지 제1d도는 종래의 소자격리 산화막 형성방법을 도시한 단면도이다.

제1a도는 실리콘 기판(100) 상부에 산화막(11)과 질화막(12)을 차례로 증착한 다음, 질화막(12) 상부에 감광막 패턴(13)을 형성한 단면도이다.

제1b도는 포토(Photo)공정과 에칭(Etching) 공정을 실시하여 소자격리 지역의 산화막(11)과 질화막(12)을 제거한 단면도이다.

제1c도는 산화공정을 실시하여 소자격리 지역만 국부 산화시킨 단면도이다.

제1d도는 소자격리 지역을 제외한 부분의 산화막(11)과 질화막(120을 제거하여 소자격리 산화막(14)을 형성한 단면도이다.

상기 제1a도 내지 제1d도에 도시한 소자격리 산화막 형성방법을 사용하여 소자격리 산화막을 형성하게 되면 소자격리 산화막의 가장자리에 새 주둥이 모양의 버즈 빅(40)이 길게 형성되어 소자형성 지역이 좁아지는 문제점이 발생하게 되며, 버즈 빅(40)의 길이를 줄이기 위해 질화막(12)의 두께를 증가시키면 누설전류가 증가하여 소자의 특성이 저하되는 문제점이 존재하게 된다.

따라서, 본 발명에서는 질화막의 두께를 증가시키는 방법을 사용하지 않고 효과적을 소자격리 산화막 가장자리에 형성되는 버즈 빅의 길이를 감소시킬 수 있도록, 네가티브 감광막을 이용한 포토공정과 산화공정을 통해서 소자 격리 지역과 소자형성 지역 간에 단차를 만들어 준 다음, 산화막과 질화막을 이용하여 소자격리 지역을 국부 산화시킴으로써, 버즈 빅의 길이가 줄어든 소자격리 산화막을 형성하는 방법을 제공하는데에 그 목적이 있다.

제2a도 내지 제2g도는 본 발명의 소자격리 산화막을 형성하는 제1실시예를 도시한 단면도로서, 네가티브 감광막을 이용한 포토공정과 산화공정을 통해서 소자격리 지역과 소자형성 지역 간에 단차를 만들어 준 다음, 폴리버퍼링된 로코스(Poly Buffered LOCOS)공정을 이용하여 소자격리 지역을 국부 산화시킴으로써, 소자격리 산화막을 형성한 것이다.

제2a도는 실리콘 기판(100) 상부에 제1산화막(22)과 제1질화막(23)을 차례로 증착한 다음, 제1질화막(23) 상부에 네가티브 감광막 패턴(21)을 형성한 단면도이다.

이때, 하부의 제1산화막(22)는 제1질화막(23) 증착시에 실리콘 기판(100)에 가해지는 스트레스로 인해 실리콘 기판(100)이 손상되는 것을 방지하기 위한 완충역할을 하며, 제1질화막(23)은 선택적인 산화공정이 가능하도록 하여 버즈 빅의 길이를 감소시키기 위해 증착된 것이다.

제2b도는 네가티브 감광막 패턴(21)을 마스크로 한 포토공정과 에칭공정을 통해서 소자격리 지역 이외의 제1질화막(23)과 제1산화막(22)을 모두 제거한 단면도이다.

제2c도는 열산화 공정을 통해서 소자형성 지역을 선택적으로 산화시켜 제2산화막(22A)을 형성한 단면도이다.

제2d는 습식식각 공정을 사용하여 실리콘 기판(100) 상부의 잔여 제1질화막(23)과 제2산화막(22A)을 제거하여 소작격리 지역과 소자형성 지역간에 단차를 형성한 후에 그 상부에 제3산화막(22B)과 다결정 실리콘막(25)과 제2질화막(23A)을 증착시키고, 그 상부에 포지티브(Positive) 감광막 패턴(24)을 형성한 단면도이다.

상기 제2d도의 공정에서 다결정 실리콘막(25)을 제3산화막(22B) 상부에 증착시키게 되면 제3산화막(22B)의 두께를 얇게 해도 제2질화막(23A)의 스트레스를 흡수할 수 있고, 또한 제2질화막(23A)의 두께를 증가시킬 수 있기 때문에 버즈 빅 억제효과가 커지게 된다.

제2e도는 소자격리 지역을 제외한 부분에 형성된 포지티브 감광막 패턴(24)을 마스크로 한 포토공정과 에칭공정을 통해서 소자 격리 지역의 제2질화막(23A)과 다결정 실리콘막(25)의 일부를 제거한 단면도로서, 소자격리지역의 제3산화막(22B) 위에 300-500Å의 다결정 실리콘막(25)이 존재하도록 제2질화막(23A)과 다결정 실리콘막(25)을 에칭하게 된다.

제2f도는 열산화 공정을 통해 소자격리 지역을 국부산화시킨 단면도로서, 이때 소자격리 지역의 다결정 실리콘막(25)은 산화되어 산화막으로 변화하며, 제2질화막(23A)에 의해 소자격리 지역에만 국부적으로 산화반응이 일어나서 두꺼운 산화막이 형성되게 된다.

상기의 공정에서 소자격리 지역의 경게 부분은 제2질화막(23A)에 의해 산화가 억제되어 소자격리 지역에 형성된 산화막에는 심한 단차가 나타나게 되는데 이는 산화막을 약간 에칭해줌으로써 완화시킬 수 있고, 산화막 에칭시 소자형성 지역은 제2질화막(23A)이 보호층 역할을 하므로 영향을 받지 않는다.

제2g도는 소자형성 지역에 잔존해 있는 다결정 실리콘막과 산화막과 질화막을 제거하여 소작격리 산화막(26)을 형성한 단면도이다.

상기의 공정에서 소자격리 지역과 소자형성 지역의 단차때문에 다결정실리콘막과 산화막을 제거하게 되면 버즈 빅(40)이 감소하고 산화막의 단차도 완화되어 소자를 형성할 있는 영역의 확보가 용이하고 완만한 토폴로지(Topology)를 얻을 수 있으므로 소자를 형성하는데 있어서 공정이 매우 편리해진다.

제3a도 내지 제3g도는 본 발명의 소자격리 산화막을 형성하는 제2실시예를 도시한 단면도로서, 종래의 로코스 방법에 의한 소자격리 기술을 개선하여, 네가티브 감광막을 이용한 포토공정과 산화공정을 통해서 소자격리 지역과 소자형성 지역 간에 단차를 만들어 준 다음, 산화막과 질화막을 이용하여 소자격리 지역을 국부 산화시킴으로써, 소자격리 산화막을 형성한 것이다.

제3a도는 실리콘 기판(100) 상부에 제1산화막(31)과 제1질화막(32)을 차레로 증착한 다음, 그 상부에 네가티브 감광막 패턴(33)을 형성한 단면도로서, 제1산화막(31)은 제1질화막(32) 증착시의 스트레스로 인해 실리콘 기판(100)이 손상되는 것을 방지하기 위한 완충 역할을 하며, 제1질화막(32)은 선택적인 산화 공정을 실시하기 위해 사용한 것이다.

제3b도는 네가티브 감광막 패턴(33)을 마스크로 한 포토공정과 에칭공정을 실시하여 소자격리 지역 이외의 제1질화막(32)과 제1산화막(31)을 제거한 단면도이다.

제3c도는 열산화 공정을 통해서 소자형성 지역을 선택적으로 산화시켜 제2산화막(31A)을 형성한 단면도이다.

제3d도는 습식식각 공정으로 실리콘 기판(100) 상부의 제1질화막(32)과 제2산화막(31A)을 제거하여 소자격리 지역과 소자형성 지역 간에 단차를 형성한 다음, 다시 실리콘 기판(100) 상부에 제3산화막(31B)과 제2질화막(32A)을 증착하고, 그 상부에 포지티브 감광막 패턴(33A)을 형성한 단면도이다.

이때, 상기의 공정에서 증착된 제3산화막(31B)의 두께는 소자격리 지역과 소자형성 지역 사이의 단차 크기보다 작도록 해야 한다.

제3e도는 포지티브 감광막 패턴(33A)를 마스크로 한 식각공정을 실시하여 소자격리 지역의 제2질화막(32A)과 제3산화막(31B)을 제거한 단면도이다.

제3f도는 열산화 공정을 실시하여 소자격리 지역을 국부산화시킨 단면도이며, 이때의 실리콘 기판(100) 상에서 수평방향으로의 산화막 형성은 제2질화막(32A)에 의해 억제되기 때문에 버즈 빅의 길이가 감소하게 된다.

제3g도는 습식식간 공정으로 제3산화막(31B)과 잔여 제2질화막(32A)을 제거하여 소자격리 산화막(35)을 형성한 단면도이며, 습식식각 공정으로 질화막과 산화막을 제거하는 과정에서 소자격리 산화막(35)의 가장자리 일부가 제거되면서 버즈 빅(40)이 더욱 감소하게 된다.

이상의 제2a도 내지 제2g도와 제3a도 내지 제3g도에서 설명한 본 발명에 의한 소자격리 산화막 형성방법을 반도체 소자 제조공정에 적용하게 되면 종래의 로코스 방법에 비해 버즈 빅의 길이를 최소화시킬 수 있게 되므로, 소자 특성에 영향을 미치지 않고 소자간의 전기적인 절연을 효과적으로 수행할 수 있게 되며, 소자 형성 지역이 종래의 기술에 비해 넓어지므로 반도체 소자의 고집적화에 따라 소자간의 간격이 점점 작아지는 고집적 소자의 소자격리 공정에 적용하는 것도 용이해지는 효과가 있다.

Claims (5)

1. 반도체 소자의 소자격리 산화막을 형성하는 방법에 있어서, 실리콘 기판 상부에 제1산화막과 제1질화막을 차례로 증착한 다음, 제1질화막 상부에 네가티브 감광막 패턴을 형성하는 단계와, 상기 네가티브 감광막 패턴을 마스크로 한 포토공정과 에칭공정을 실시하여, 소자격리 지역 이외의 제1질화막과 제1산화막을 모두 제거하는 단계와, 열산화 공정으로 소자형성 지역을 산화시켜 제2산화막을 형성하는 단계와, 습식식간 공정을 실시하여 실리콘 기판 상부의 잔여 제1질화막과 제2산화막을 제거하여 소자격리 지역과 소자형성 지역 간에 단차를 형성한 후, 그 상부에 제3산화막과 다결정 실리콘마고가 제2질화막을 증착시키고, 그 상부에 포지티브(Positive)감광막 패턴을 형성하는 단게와, 소자격리 지역을 제외한 부분에 형성된 포지티브 감광막 패턴을 마스크로 한 포토공정과 에칭공정을 실시하여 소자 격리 지역의 제2질화막과 다결정 실리콘막의 일부를 제거하는 단계와, 열산화 공정을 실시하여 소자격리 지역을 국부산화시키는 단계와, 소자형성 지역에 잔존해 있는 다결정 실리콘막과 산화막과 질화막을 제거하여 소자격리 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 소자격리 산화막 형성방법.
2. 제1항에 있어서, 상기 제2질화막과 다결정 실리콘막의 일부를 제거하는 공정에서, 소자격리 지역의 제3산화막 위에 300-500Å의 다결정 실리콘막이 잔존하도록 에칭공정을 실시하는 것을 특징으로 하는 반도체 소자의 소자격리 산화막 형성방법.
3. 제1항에 있어서, 상기의 공정으로 형성된 소자격리 산화막에 있어서, 소자격리 지역과 소자형성 지역이 경계부분에서 발생하는 단차를 완화시켜 주기 위해서, 제2질화막을 마스크로 하여 소자격리 산화막의 일부를 제거하는 것을 특징으로 하는 반도체 소자의 소자격리 산화막 형성방법.
4. 반도체 소자의 소자격리 산화막을 형성하는 방법에 있어서, 실리콘 기판 상부에 제1산화막과 제1질화막을 차례로 증착한 다음, 그 상부에 네가티브 감광막 패턴을 형성하는 단계와, 상기 네가티브 감광막 패턴을 마스크로 한 포토공정과 에칭공정을 통해서 소자격리 지역 이외의 제1질화막과 제1산화막을 제거하는 단계와, 열산화 공정으로 소자형성 지역을 산화시켜 제2산화막을 형성하는 단계와, 습식식각 공정으로 실리콘 기판 상부의 제1질화막과 제2산화막을 제거하여 소자격리 지역과 소자형성 지역 간에 단차를 형성한 다음, 다시 실리콘 기판 상부에 제3산화막과 제2질화막을 증착하고, 그 상부에 포지티브 감광막 패턴을 형성하는 단계와, 상기 포지티브 감광막 패턴을 마스크로 한 식각공정을 실시하여 소자격리 지역의 제2질화막과 제3산화막을 제거하는 단계와, 열산화 공정을 실시하여 소자격리 지역을 국부산화시키는 단계와, 습식식각 공정으로 제3산화막과 잔여 제2질화막을 제거하여 소자격리 산화막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 소자격리 산화막 형성방법.
5. 제4항에 있어서, 상기의 공정에서 증착된 제3산화막의 두께가 소자격리 지역과 소자형성 지역 사이에 형성된 단차보다 크지 않도록 하는 것을 특징으로 하는 반도체 소자의 소자격리 산화막 형성방법.