KR100215696B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents
반도체 소자의 필드 산화막 형성방법 Download PDFInfo
- Publication number
- KR100215696B1 KR100215696B1 KR1019960019583A KR19960019583A KR100215696B1 KR 100215696 B1 KR100215696 B1 KR 100215696B1 KR 1019960019583 A KR1019960019583 A KR 1019960019583A KR 19960019583 A KR19960019583 A KR 19960019583A KR 100215696 B1 KR100215696 B1 KR 100215696B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- oxide film
- field oxide
- nitride
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 229920005591 polysilicon Polymers 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 13
- 210000003323 beak Anatomy 0.000 claims abstract description 12
- 238000001039 wet etching Methods 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
본 발명은 반도체 소자의 필드 산화막 형성방법을 개시한다. 개시된 방법은, 반도체 기판 상에 패드산화막과 제 1 폴리실리콘막 및 제 1 질화막을 순차적으로 형성하는 단계; 상기 제 1 질화막 및 제 1 폴리실리콘막을 패터닝하여 필드 산화막이 형성될 기판 부분 상의 패드산화막 부분을 노출시키는 요홈을 형성하는 단계; 필드 산화막이 형성될 기판 부분이 노출되도록, 상기 요홈에 의해 노출된 패드산화막 부분을 언더커트되게 식각하는 단계; 전체 상부에 제 2 폴리실리콘막을 증착하는 단계; 상기 단계까지의 결과물을 열산화시켜 상기 요홈의 저면부에 버즈비크를 갖는 필드 산화막을 형성함과 동시에, 상기 제 2 폴리실리콘막이 산화되는 것에 의해 상기 제 1 질화막의 상부 및 측부에 산화막을 형성하는 단계; 상기 산화막 및 필드 산화막 상에 제 2 질화막을 증착하는 단계; 상기 요홈 내에 상기 제 2 질화막과 같은 높이로 감광막을 매립시키는 단계; 상기 제 1 질화막이 노출되도록, 노출된 제 2 질화막 및 제 2 질화막과 산화막을 습식 식각하는 단계; 상기 감광막을 마스크로해서, 제 1 폴리실리콘막 및 패드산화막과 상기 필드 산화막의 버즈비크 부분을 식각하는 단계; 및 상기 필드 산화막 상에 잔류되어 있는 감광막 및 제 2 질화막을 식각하는 단계를 포함한다.
Description
제 l 도는 종래 기술의 실시예에 따라 형성된 반도체 소자의 필드 산화막을 나타낸 도면.
제 2A 도 내지 제 2G 도는 본 발명의 실시예에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 공정 단면도.
도면의 주요 부분애 대한 부호의 설명
11 : 반도체 기판 12 : 패드산화막
13 : 제 1 폴리실리콘막 14 : 제 1 질화막
15 : 제 2 폴리실리콘막 15' : 산화막
16 : 필드 산화막 17 : 제 2 질화막
18 : 감광막
[발명의 분야]
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로, 보다 상세하게는, 필드 산화막의 형성시 발생되는 버즈비크를 제거하여 절연 특성을 향상시킴과 동시에 활성 영역의 폭을 증가시킬 수 있는 반도체 소자의 필드 산화막 형성방법에 관한 것이다.
[종래 기술]
반도체 소자가 고집적화됨에 따라, 활성영역의 폭이 감소되고 있다. 여기서, 활성영역의 폭은 소자들간을 분리시키는 소자분리영역의 폭에 의하여 결정되며, 일반적으로, 소자들간의 분리는 로코스(LOCOS: LOCal Oxidation of Silicon) 기술에 의해 형성되는 필드 산화막에 의해 이루어진다.
이러한 로코스 기술에 따르면, 반도체 기판 상에 패드산화막과 질화막을 순차적으로 형성되고, 사진 식각 공정에 의해 필드 산화막 예정 영역의 패드산화막 및 질화막 부분이 제거된 후, 선택적 열산화 공정이 수행되는 것에 의해, 반도체 기판의 적소에 필드 산화막이 형성된다.
[발명이 이루고자 하는 과제]
그러나, 제 1 도에 도시된 바와 같이, 로코스 기술을 이용하여 필드산화막을 형성할 경우에는, 필드 산화막(2)의 성장 저지막으로 이용되는 질화막(도시안됨)의 하부로 산화막이 침투됨으로써, 상기 필드 산화막(2)의 양 측단에 버즈비크(bird's beak : 3)가 발생되는데, 이러한 버즈비크(2)는 누설 전류의 원인이 되어 소자 특성에 악영향을 미치게 되는 것은 물론, 활성 영역의 면적을 감소시킴으로써, 소자의 집적도를 저하시키게 된다. 도면에서, 미설명된 도면부호 1은 반도체 기판이다.
따라서, 상기와 같은 문제점을 해결하기 위해 안출된 본 발명은, 버즈비크가 없는 필드 산화막을 형성하기 위한 반도체 소자의 필드 산화막 형성방법을 제공하는데, 그 목적이 있다.
[ 발명의 구성 및 작용 ]
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 필드 산화막 형성 방법은, 반도체 기판 상에 패드산화막과 제 1 폴리실리콘막 및 제 1 질화막을 순차적으로 형성하는 단계; 상기 제 1 질화막 및 제 1 폴리실리콘막을 패터닝하여 필드 산화막이 형성될 기판 부분 상의 패드산화막 부분을 노출시키는 요홈을 형성하는 단계; 필드 산화막이 형성될 기판 부분이 노출되도록, 상기 요홈에 의해 노출된 패드산화막 부분을 언더커트되게 식각하는 단계; 전체 상부에 제 2 폴리실리콘막을 증착하는 단계; 상기 단계까지의 결과물을 열산화시켜 상기 요홈의 저면부에 버즈비크를 갖는 필드 산화막을 형성함과 동시에, 상기 제 2 폴리실리콘막이 산화되는 것에 의해 상기 제 1 질화막의 상부 및 측부에 산화막을 형성하는 단계; 상기 산화막 및 필드 산화막 상에 제 2 질화막을 증착하는 단계; 상기 요홈 내에 상기 제 2 질화막과 같은 높이로 감광막을 매립시키는 단계; 상기 제 1 질화막이 노출되도록, 노출된 제 2 질화막 및 제 2 질화막과 산화막을 습식 식각하는 단계; 상기 감광막을 마스크로해서, 제 1 폴리실리콘막 및 패드산화막과 상기 필드 산화막의 버즈 비크 부분을 식각하는 단계; 및 상기필드 산화막 상에 잔류되어 있는 감광막 및 제 2 질화막을 식각하는 단계를 포함한다.
[ 실시예 ]
이하, 첨부한 도면에 의거하여 본 발명을 자세히 설명하기로 한다.
첨부한 제 2A 도 내지 제 2G 도는 본 발명의 실시예에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 공정 단면도이다.
우선, 제 2A 도에 도시된 바와 같이, 반도체 기판(11) 상에 약 100∼300Å 두께의 패드산화막(12)과 약 300∼800Å 두께의 제 1 폴리실리콘막(13) 및 약 1,000∼2,000Å 두께의 제 l 질화막(l4)을 순차적으로 형성한 후, 공지된 방법으로 상기 제 1 질화막(14) 및 제 1 폴리실리콘막(13)을 패터닝하여 필드 산화막이 형성될 기판(11) 부분 상의 패드산화막(12) 부분을 노출시키는 요홈을 형성한다.
다음으로, 제 2B 도에 도시된 바와 같이, HF를 이용한 습식식각 공정으로 노출된 패드산화막(12)을 언더커트되게 식각하고, 이어서, 전체 상부에 약 300∼1,000Å 두께로 제 2 폴리실리콘막(15)을 증착한다. 여기서, 상기 패드산화막(12)을 언더커트되게 식각하는 것은, 필드 산화막의 양 측단에서 발생되는 버즈비크의 발생 정도를 제한함으로써, 후속 공정에서 버즈비크의 제거가 용이하게 수행되도록 하기 위함이다.
그 다음, 제 2C 도에 도시된 바와 같이, 제 2 폴리실리콘막(15)이 증착된 결과물을 열산화하여 요홈의 저면부에 약 4,000∼6,000Å의 두께를 갖는 필드 산화막(16)을 형성한다. 여기서, 필드 산화막(16)의 형성시에는 상기 필드 산화막(16)의 양 측단에 버즈비크가 발생되며, 아울러, 제 1 질화막(14)의 상부 및 측부에 증착되어 있는 제 2 폴리실리콘막은 열산화에 의해 산화막(15')으로 된다.
다음으로, 제 2D 도에 도시된 바와 같이, 필드 산화막(16)이 형성된 전체 구조물의 상부에 약 300∼500Å 두께의 제 2 질화막(17)을 증착하고, 그런다음, 상기 제 2 질화막(17)과 같은 높이로 요홈 내부를 감광막(18)으로 매립시킨다.
이어서, 제 2E 도에 도시된 바와 같이, 요홈 내부에 매립된 감광막(18)을 식각 마스크로해서, 노출된 제 2 질화막(l7) 부분 및 그 하부의 산화막(15') 부분을 식각하여 제 1 질화막(14)을 노출시킨다.
그 다음, 제 2F 도에 도시된 바와 같이, 요홈 내에 매립된 감광막(18)을 식각 마스크로해서, 우선, 제 1 질화막과 상기 감광막(18) 측부의 제 2 질화막 부분을 160∼180℃의 인산 용액으로 습식 식각하고, 그런다음, 잔류된 산화막을 HF 용액으로 습식 식각한 후, 연이서, 노출된 버즈비크 부분과 제 1 폴리실리콘막 및 패드산화막을 식각·제거한다.
마지막으로, 제 2G 도에 도시된 바와 같이, 필드 산화막(16) 상에 잔류되어 있는 제 2 질화막 및 감광막을 제거한다. 이 결과, 반도체 기판(11) 상에는 버즈비크가 없는 필드산화막(16)이 형성되며, 이에 따라, 버즈비크로 인한 활성 영역의 감소는 방지된다.
[발명의 효과]
이상에서와 같이, 본 발명의 필드 산화막 형성방법은 버즈비크가 없는 필드 산화막을 형성할 수 있기 때문에, 버즈비크로 인한 절연 특성의 저하를 방지할 수 있으며, 특히, 버즈비크로 인한 활성 영역의 감소 문제를 근본적으로 해결할 수 있기 때문에, 소자의 집적도를 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한, 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 반도체 기판상에 패드산화막과 제 1 폴라실리콘막 및 제 1 질화막을 순차적으로 형성하는 단계; 상기 제 1 질화막 및 제 1 폴리실리콘막을 패터닝하여 필드 산화막이 형성될 기판 부분 상의 패드산화막 부분을 노출시키는 요홈을 형성하는 단계; 필드 산화막이 형성될 기판 부분이 노출되도록, 상기 요홈에 의해 노출된 패드산화막 부분을 언더커트되게 식각하는 단계; 전체 상부에 제 2 폴리실리콘막을 증착하는 단계; 상기 단계까지의 결과물을 열산화시켜 상기 요홈의 저면부에 버즈비크를 갖는 필드 산화막을 형성함과 동시에, 상기 제 2 폴리실리콘막이 산화되는 것에 의해 상기 제 1 질화막의 상부 및 측부에 산화막을 형성하는 단계; 상기 산화막 및 필드 산화막 상에 제 2 질화막을 증착하는 단계; 상기 요홈 내에 상기 제 2 질화막과 같은 높이로 감광막을 매립시키는 단계; 상기 제 1 질화막이 노출되도록, 노출된 제 2 질화막 및 제 2 질화막과 산화막을 습식 식각하는 단계; 상기 감광막을 마스크로해서, 제 1 폴리실리콘막 및 패드산화막과 상기 필드 산화막의 버즈비크 부분을 식각하는 단계; 및 상기 필드 산화막 상에 잔류되어 있는 감광막 및 제 2 질화막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 1 폴리실리콘막은 300∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 패드 산화막을 언더커트되게 식각하는 단계는, HF를 이용한 습식 식각으로 수행하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 2 플리실리콘막은 300~1,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 2 질화막은 100∼300Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
- 제 1 항에 있어서, 상기 제 2 질화막 및 제 1 질화막에 대한 습식 식각은, 약 160∼180℃의 인산으로 수행하는 것을 특징으로 하는 반도체소자의 필드 산화막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019583A KR100215696B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 필드 산화막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960019583A KR100215696B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 필드 산화막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980006028A KR980006028A (ko) | 1998-03-30 |
| KR100215696B1 true KR100215696B1 (ko) | 1999-08-16 |
Family
ID=19460639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960019583A KR100215696B1 (ko) | 1996-06-03 | 1996-06-03 | 반도체 소자의 필드 산화막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100215696B1 (ko) |
-
1996
- 1996-06-03 KR KR1019960019583A patent/KR100215696B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006028A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6043135A (en) | Process of fabricating a semiconductor device having trench isolation allowing pattern image to be exactly transferred to photo-resist layer extending thereon | |
| KR100215696B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR0176193B1 (ko) | 반도체 장치의 소자 분리 방법 | |
| KR19990025534A (ko) | 트렌치 소자분리 영역 형성방법 | |
| JPH07211710A (ja) | 半導体デバイスの素子分離膜の形成方法 | |
| US6239001B1 (en) | Method for making a semiconductor device | |
| JPH07111288A (ja) | 素子分離の形成方法 | |
| KR20000042870A (ko) | 반도체 소자의 트렌치 형성방법 | |
| KR0183718B1 (ko) | 도전층을 포함하는 소자분리구조를 갖는 반도체장치의 제조방법 | |
| KR100245075B1 (ko) | 반도체소자의 소자격리 산화막 형성방법 | |
| KR100187676B1 (ko) | 반도체 소자의 필드산화막 형성방법 | |
| KR960014450B1 (ko) | 반도체 소자 격리방법 | |
| KR100196422B1 (ko) | 반도체장치의 소자분리 영역의 형성방법 | |
| KR100422960B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100232883B1 (ko) | 소자격리 산화막 형성방법 | |
| KR100256812B1 (ko) | 트렌치형 소자분리막 제조방법 | |
| KR0154140B1 (ko) | 반도체소자의 소자분리막 제조방법 | |
| KR100198632B1 (ko) | 반도체 소자의 제조방법 | |
| KR0180782B1 (ko) | 반도체 소자의 소자 분리막 제조방법 | |
| KR100223282B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR19980053673A (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR0147427B1 (ko) | 미세 반도체 소자의 소자분리막 형성 방법 | |
| KR100297098B1 (ko) | 반도체소자의필드산화막형상방법 | |
| KR0172729B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR100364124B1 (ko) | 반도체소자의소자분리막제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050422 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |