KR0172729B1 - 반도체 소자의 필드 산화막 형성방법 - Google Patents

반도체 소자의 필드 산화막 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로서, 특히 넓은 활성 영역을 확보할 수 있는 필드 산화막 형성방법에 관한 것으로, 본 발명에 따르면, 질화막 패턴을 구비하여 국부 산화를 시키는 반도체 소자의 필드 산화막 형성방법에 있어서, 질화막 패턴의 양측에 질화막 스페이서를 형성하여, 산화 공정시 버드 빅 현상을 방지할 수 있어 소자의 액티 영역을 증대할 수 있는 효과가 있다.

Description

반도체 소자의 필드 산화막 형성방법
제1도 (a) 내지 (b)는 종래의 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 단면도.
제2도 (a) 내지 (e)는 본 발명의 실시예1에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 단면도.
제3도 (a) 내지 (f)는 본 발명의 실시예2에 따른 반도체 소자의 필드 산화막 형성방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 반도체 기판 12, 22 : 열산화막
13, 24 : 제1 질화막 14 : TEOS 산화막
15, 25 : 산화막 스페이서 16, 26 : 감광막
17, 27 : 트랜치 18, 28 : 질화막 스페이서
19, 29 : 필드 산화막
본 발명은 반도체 소자의 필드 산화막 형성방법에 관한 것으로서, 특히 넓은 활성 영역을 확보할 수 있는 필드 산화막 형성방법에 관한 것이다.
일반적으로, 반도체 회로 제조시 중요한 하나의 단계는 소자간의 분리에 있으며, 여기서는 접합 분리방법, 산화 분리방법, 및 트렌치 분리방법등이 있고, 이 중에서 공정의 편의와 우수한 격리 특성 및 반도체 기판과의 산화 마스크로 질화막을 이용할 수 있는 산화 분리방법, 특히 소자 사이에 두껍고 일렬로 늘어선 산화물층을 제공하는 LOCOS(LOCal Oxidation of Silicon:이하 LOCOS라 칭함) 공정이 주로 사용되어 있다.
제1도의 (a)는 종래의 반도체 산화 분리방법에 의한 필드 산화막 형성후의 단면도로서, 이를 통하여 종래 기술을 살펴보면 다음과 같다.
실리콘 기판(1)에 패드 산화막(2)과 질화막(3)을 형성한 다음, 상기 질화막(3) 및 패드 산화막(2)을 선택적으로 식각하여 필드 산화막 형성 영역의 상기 실리콘 기판(1)을 노출시킨 다음, 열산화 공정을 통해 필드 산화막을 형성하는 방법이다.
상기와 같은 종래 기술은 도면에서 알 수 있는 바와같이, 질화막 하부로 필드 산화막이 침투하면서 새부리 형상이 유발됨으로 인해 활성 영역이 감소되는 단점이 있다.
제1도의 (b)는 상기 열산화막에 의한 문제점을 해결하기 위한 종래의 다른 방법인 트렌치 형태의 필드 산화막 형성 후의 단면도로서, 도면부호 1은 실리콘 기판, 4'은 필드 산화막, L은 트렌치 영역의 폭, H는 트렌치 영역의 깊이를 나타낸다.
상기 트렌치 구조의 필드 산화막은 활성 영역이 감소되는 문제를 어느정도 개선할 수는 있지만, 트렌치 영역의 폭에 대한 깊이의 비(L/H)인 종횡비(aspect ratio)에 따라 매립 상태가 결정되며, 종횡비가 다른 트렌치가 동일한 기판내에 형성될 경우, 필드 산화막의 폭과 깊이도 달라지는 문제점이 따른다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 반도체 소자의 필드 산화막 형성 공정시 절연 특성이 우수하고, 버즈 빅이 발생하지 않는 반도체 소자의 필드 산화막 형성방법을 제공하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위해 본 발명은, 반도체 기판 상부에 열산화막, 제1 질화막 및 절연용 산화막을 형성하는 단계; 상기 절연용 산화막과 제1 질화막을 소정 크기로 패터닝하는 단계; 상기 결과물 상부에 스페이서용 산화막을 증착하고, 블랭킷 식각하여 패터닝된 절연용 산화막과 제1 질화막의 양측벽에 산화막 스페이서를 형성하는 단계; 상기 패터닝된 절연용 산화막의 최상단이 노출되도록 감광막을 매립하는 단계; 상기 노출된 절연용 산화막과 산화막 스페이서를 습식 식각하는 단계; 상기 노출된 기판 영역을 감광막을 마스크로 하여 비등방성 식각하는 단계; 상기 감광막을 제거하는 단계; 상기 구조물 전면에 제2 질화막을 형성하고, 블랭킷 식각하여 식각이 이루어진 제1 질화막 패턴 양측벽에 상기 식각이 이루어진 기판 부위가 매립되도록 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면을 필드 산화하는 단계; 및 상기 기판상에 잔존하는 열산화막과, 제1 질화막 패턴과, 제2 질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 상부에 열산화막, 폴리실리콘막과 제1 질화막을 순차적으로 형성하는 단계; 상기 제1 질화막을 필드 산화막 예정 부위가 노출되도록 식각하여 제1 질화막 패턴을 형성하는 단계; 상기 제1 질화막 패턴에 의하여 하부의 폴리실리콘막을 소정 깊이만큼 잔존하도록 과소 식각하는 단계; 전체 구조물 상부에 산화막을 증착하고, 블랭킷 식각하여 산화막 스페이서를 형성하는 단계; 상기 패터닝된 제1 질화막 패턴이 노출되도록 감광막을 매립하는 단계; 상기 노출된 산화막 스페이서를 습식 식각하는 단계; 상기 산화막 스페이서의 식각으로 노출된 폴리실리콘막과 열산화막 및 기판 영역을 상기 감광막을 마스크로 하여 비등방성 식각하는 단계; 상기 감광막을 제거하는 단계; 상기 구조물 전면에 제2 질화막을 형성하고, 블랭킷 식각하여 식각이 이루어진 제1 질화막 패턴 양측벽에 상기 식각이 이루어진 기판 부위가 매립되도록 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면을 필드 산화하는 단계; 및 상기 기판상에 잔존하는 열산화막과, 제1 질화막 패턴과, 제2 질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 상세히 설명한다.
[실시예 1]
제2도 (a) 내지 (e)는 본 발명에 따른 반도체 소자의 필드 산화막 형성과정을 나타내는 단면도이다.
먼저, 제2도 (a)에 도시된 바와 같이, 실리콘 기판(11)상에 약 50 내지 350Å의 두께로 열산화막(12)을 형성하고, 상기 열산화막(12) 상부에 1,000 내지 1,500Å 두께의 제1 질화막(13)과 1,500 내지 2,000Å 두께의 TEOS 산화막(14)을 순차적으로 형성한다. 그리고, 상기 질화막과 절연용 산화막 예를 들어, TEOS 산화막(14) 소정 부분 식각하여 패턴화 한다.
그리고, 제2도 (b)에 도시된 바와 같이, 상기 구조물 상부에 소정 두께의 스페이서용 산화막을 증착한 다음, 상기 스페이서용 산화막을 블랭킷 식각하여 산화막 스페이서(15)를 형성한다. 그런다음, 전체 구조물 상부에 상기 TEOS 산화막(14)의 최상단과 동일 높이 또는 TEOS 산화막(14)보다 낮은 높이를 갖도록 감광막(16)을 형성한다.
이어서, 제2도 (c)에서 나타낸 바와 같이, 노출된 TEOS 산화막(14)과 그 측단에 위치한 산화막 스페이서를 산화막을 식각하는 통상의 식각 용액에 의하여 제거한 다음, 노출된 기판면을 비등방성 식각하여 트렌치(17)을 형성한다. 이와 같은 공정을 진행하게 되면, 상기 제1 질화막 패턴 하단의 열산화막이 어느 정도 식각이 이루어진다.
그리고, 제2도 (d)에 도시된 바와 같이, 상기 반도체 기판 상부에 존재하는 감광막(16)을 제거하고, 상기 공정을 통하여 형성된 결과물 상부에 1,000 내지 2,000Å 두께의 제2 질화막을 형성한 다음, 상기 제2 질화막을 블랭킷 식각하여 질화막 스페이서(18)을 형성한다. 이때, 상기 질화막 스페이서는 기판 내부의 트렌치 영역 및 식각이 이루어져 있는 열산화막 부위에 형성된다.
그런다음, 제2도 (e)에 도시된 바와 같이, 상기 제1 질화막(13) 상부 및 제2 질화막 스페이서(18)를 산화 방지막으로 하여 노출된 기판부를 산화하여 소정 두께의 필드 산화막(19)을 형성한 다음, 상기 제1 질화막(13), 질화막 스페이서(18) 및 열산화막을 제거한다.
[실시예 2]
첨부한 도면 제3도 (a) 내지 (f)는 본 발명에 따른 반도체 소자의 필드 산화막 형성과정을 나타내는 단면도이다.
먼저, 제3도 (a)에 도시된 바와 같이, 실리콘 기판(21)상에 50 내지 350Å 두께로 열산화막(22)을 형성하고, 그 상부에500 내지 1,500Å 두께의 폴리실리콘(23)을 적층한다.
그리고, 제3도 (b)에 도시된 바와 같이, 상기 폴리실리콘(23) 상부에 1,000 내지 1,500Å 두께의 제1 질화막(24)을 증착한 다음, 제1 질화막(24)을 소정 크기로 식각하고, 그의 형태로 하부의 폴리실리콘(23)을 약 150 내지 500Å 정도 잔존하도록 과소식각한다.
이어서, 제3도 (c)에 도시된 바와 같이, 상기 결과물 상부에 산화막을 증착하고, 블랭킷 식각을 진행하여 식각이 이루어진 제1 질화막(24)패턴과 과소 식각된 플로실리콘(23)의 양측벽에 산화막 스페이서(25)를 형성한다. 그런다음, 전체 구조물 상부에 상기 제1 질화막(24)의 최상단과 동일 높이를 갖도록 감광막(26)을 도포한다.
이어서, 제3도 (d)에서 나타낸 바와 같이, 노출된 산화막 스페이서(25)를 산화막을 제거하는 통상의 식각 용액에 의하여 제거한 다음, 노출된 폴리실리콘, 열산화막 및 실리콘 기판을 비등방성 식각하여 트렌치(27)를 형성한다.
그리고, 제3도 (e)에 도시된 바와 같이, 상기 반도체 기판 상부에 존재하는 감광막(26)을 제거하고, 상기 공정을 통하여 형성된 결과물 상부에 1,000 내지 2,000Å 두께의 제2 질화막을 형성한 다음, 상기 제2 질화막을 블랭킷 식각하여 질화막 스페이서(28)을 형성한다. 이때, 상기 질화막 스페이서(28)은 기판 내부의 트렌치 영역이 매립된다.
그런다음, 제3도 (f)에 도시된 바와 같이, 상기 제1 질화막(24) 및 제2 질화막 스페이서(28)를 산화 방지막으로 하여 노출된 폴리실리콘 부위를 산화하여 소정 두께의 필드 산화막(29)을 형성한 다음, 상기 제1 질화막(24), 질화막 스페이서(28) 및 열산화막(22)을 제거한다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 질화막 패턴을 구비하여 국부 산화를 시키는 반도체 소자의 필드 산화막 형성방법에 있어서, 질화막 패턴의 양측에 질화막 스페이서를 형성하여, 산화 공정시 버드 빅 현상을 방지할 수 있어 소자의 액티브 영역을 증대할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판 상부에 열산화막, 제1 질화막 및 절연용 산화막을 형성하는 단계; 상기 절연용 산화막과 제1 질화막을 소정 크기로 패터닝하는 단계; 상기 결과물 상부에 스페이서용 산화막을 증착하고, 블랭킷 식각하여 패터닝된 절연용 산화막과 제1 질화막의 양측벽에 산화막 스페이서를 형성하는 단계; 상기 패터닝된 절연용 산화막의 최상단이 노출되도록 감광막을 매립하는 단계; 상기 노출된 절연용 산화막과 산화막 스페이서를 습식 식각하는 단계; 상기 노출된 기판 영역을 감광막을 마스크로 하여 비등방성 식각하는 단계; 상기 감광막을 제거하는 단계; 상기 구조물 전면에 제2 질화막을 형성하고, 블랭킷 식각하여 식각이 이루어진 제1 질화막 패턴 양측벽에 상기 식각이 이루어진 기판 부위가 매립되도록 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면을 필드 산화하는 단계; 및 상기 기판상에 잔존하는 열산화막과, 제1 질화막 패턴과, 제2 질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  2. 제1항에 있어서, 상기 절연용 산화막은 1,500 내지 2,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  3. 제1항에 있어서, 상기 제2 질화막의 두께는 1,000 내지 2,000Å인 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
  4. 반도체 기판 상부에 열산화막, 폴리실리콘막과 제1 질화막을 순차적으로 형성하는 단계; 상기 제1 질화막을 필드 산화막 예정 부위가 노출되도록 식각하여 제1 질화막 패턴을 형성하는 단계; 상기 제1 질화막 패턴에 의하여 하부의 폴리실리콘막을 소정 깊이만큼 잔존하도록 과소 식각하는 단계; 전체 구조물 상부에 산화막을 증착하고, 블랭킷 식각하여 산화막 스페이서를 형성하는 단계; 상기 패터닝된 제1 질화막 패턴이 노출되도록 감광막을 매립하는 단계; 상기 노출된 산화막 스페이서를 습식 식각하는 단계; 상기 산화막 스페이서의 식각으로 노출된 폴리실리콘막과 열산화막 및 기판 영역을 상기 감광막을 마스크로 하여 비등방성 식각하는 단계; 상기 감광막을 제거하는 단계; 상기 구조물 전면에 제2 질화막을 형성하고, 블랭킷 식각하여 식각이 이루어진 제1 질화막 패턴 양측벽에 상기 식각이 이루어진 기판 부위가 매립되도록 질화막 스페이서를 형성하는 단계; 상기 노출된 기판면을 필드 산화하는 단계; 및 상기 기판상에 잔존하는 열산화막과, 제1 질화막 패턴과, 제2 질화막 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 필드 산화막 형성방법.
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