KR100209714B1 - 반도체소자의 격리막 및 이의 형성방법 - Google Patents

반도체소자의 격리막 및 이의 형성방법 Download PDF

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로 균일한 격리막을 형성하고 소자의 격리특성을 향상시키는데 적당한 반도체소자 격리막 및 이의 형성방법을 제공하기 위한 것이다.
이를 위한 본 발명의 반도체소자의 격리막은 기판, 기판의 표면내에서 일정폭과 두께를 갖고 형성되는 제1절연층, 그리고 기판의 표면내에서 제1절연층의 측면을 에워싸고 형성되는 제2절연층을 포함하여 구비되고 본 발명의 반도체소자의 격리막 형성방법은 제1기판을 마련하는 스텝과, 제1기판상에 제1기판 보다 작은 폭을 갖는 제1절연층을 형성하는 스텝과, 제1절연층의 측면으로부터 일정간격의 스페이스를 두고 제2기판을 형성하는 스텝, 상기 스페이스내에 제2절연층을 형성하는 스텝을 포함하여 이루어진다.

Description

반도체소자의 격리막 및 이의 형성방법
제1도(a) 내지 (d)는 종래 반도체소자의 격리막 형성방법을 나타낸 공정단면도.
제2도는 본 발명에 따른 반도체소자의 격리막 구조를 나타낸 구조단면도.
제3도(a) 내지 (g)는 본 발명의 제1실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 공정단면도.
제4도(a) 내지 (e)는 본 발명의 제2실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 공정단면도.
제5도(a) 내지 (e)는 본 발명의 제3실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 제1기판 12 : 제1절연층
13 : 제2절연층 14 : 측벽
15 : 제2기판 16 : 제2절연층
본 발명은 반도체소자 구조 및 제조방법에 관한 것으로, 특히 균일한 두께의 산화막을 형성하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체소자의 격리막 및 이의 형성방법에 관한 것이다.
일반적으로 얕은 트렌치(Shallow Trench)는 동일 타입(type)의 소자를 격리시키는데 사용하였다. 또한 깊은 트렌치 형성에 비해 공정이 간편하다.
하지만 얕은 트렌치는 CMOS에서 P-채널과 N-채널을 격리시키고 래치업(Latchup)을 방지하는데 효과적이지 못하다.
따라서 소자간의 격리특성을 향상시키기 위한 또다른 격리막 형성방법이 시도되고 있다.
이하, 종래의 반도체소자 격리막 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제1도(a) 내지 (d)는 종래 반도체소자 격리막 형성방법을 나타낸 공정단면도이다.
제1도(a)에 도시한 바와같이 실리콘기판(1) 상부에 포토레지스트(2)를 도포한다.
상기 포토레지스트(2)를 패터닝하여 트렌치영역을 정의한다.
제1도(b)에 도시한 바와같이 상기 포토레지스트(2)를 마스크로 이용한 이방성식각 공정으로 상기 실리콘기판(1)내에 트렌치(3)를 형성한다.
이어, 제1도(c)에 도시한 바와같이 상기 포토레지스트(2)를 제거한 후 화학적기상증착(Chemical Vapor Deposition: CVD)법으로 상기 실리콘기판(1)을 포함한 전면에 실리콘산화막(SiO2)(4)을 증착한다.
그리고 제1도(d)에 도시한 바와같이 상기 트렌치(3)내에만 남도록 상기 실리콘산화막(4)을 에치백(etch back)하여 소자격리막(4a)을 형성한다.
그러나 상기와 같은 종래 반도체소자 격리막 형성방법은 트렌치의 폭이 넓어짐에 따라 소자격리막의 중심부가 얇아지게 되어 소자의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 균일한 두께의 소자격리막을 형성하는데 적당한 반도체소자의 격리막 구조 및 형성방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체소자 격리막은 기판과, 기판의 표면내에서 일정폭과 두께를 갖고 형성되는 제1절연층, 그리고 기판의 표면내에서 제1절연층의 측면을 에워싸고 형성되는 제2절연층을 포함하여 구비되고 본 발명의 반도체소자의 격리막 형성방법은 제1기판을 마련하는 스텝과, 제1기판상에 제1기판 보다 작은 폭을 갖는 제1절연층을 형성하는 스텝과, 제1절연층의 측면으로부터 일정간격의 스페이스를 두고 제2기판을 형성하는 스텝과, 그리고 스페이스내에 제2절연층을 형성하는 스텝을 포함하여 이루어진다.
이하 본 발명의 반도체소자 격리막 구조 및 형성방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저 본 발명의 반도체소자의 격리막은 기판과, 기판의 표면내에서 일정폭과 두께를 갖고 형성되는 제1절연층, 그리고 기판의 표면내에서 제1절연층의 측면을 에워싸고 형성되는 제2절연층을 포함하여 구비된다.
이때 기판은 반도체와 절연물중 하나를 사용하여 형성한다.
또한 제1절연층의 두께는 제2절연층의 두께와 동일하며 기판 보다는 작게 형성한다.
이때 제1절연층은 산화물과 질화물중의 어느하나를 사용하여 형성하며 제2절연층은 제1절연층 물질이 아닌 다른 하나를 사용하여 형성한다.
이어 제2도는 본 발명의 제1실시예에 따른 반도체소자의 격리막 구조를 나타낸 도면이다.
제2도에 도시한 바와같이 제1기판과, 제1기판상에 형성되는 제2기판과, 제2기판의 표면내에 형성되는 제1절연층과, 그리고 제2기판의 표면내에서 제1절연층의 측면을 에워싸고 형성되는 제2절연층을 포함하여 구비된다.
여기서 제1기판은 절연물과 반도체중 어느하나를 이용하여 형성한다.
그리고 제1절연층과 제2절연층의 두께는 제2기판의 두께와 동일하게 형성한다.
또한 제1절연층의 물질은 산화물과 질화물 중의 어느하나를 이용하여 형성하고 제2절연층의 물질은 제1절연층 물질이 아닌 다른 하나를 이용하여 형성한다.
이어 본 발명의 반도체소자의 격리막 형성방법에 따른 제1실시예를 설명하면 다음과 같다.
본 발명의 제1실시예에 따른 반도체소자의 격리막 형성방법은 제1기판을 마련하는 스텝과, 제1기판상에 제1기판보다 작은 폭을 갖는 제1절연층을 형성하는 스텝과, 제1절연층의 측면으로부터 일정간격의 스페이스를 두고 제2기판을 형성하는 스텝과, 그리고 스페이스내에 제2절연층을 형성하는 스텝을 포함하여 이루어진다.
이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도(a) 내지 (g)는 본 발명의 제1실시예에 따른 반도체소자 격리막 형성방법을 나타낸 공정단면도이다.
제3도(a)에 도시한 바와같이 제1기판(11) 상부에 제1절연층(12)을 형성한다. 이때 제1절연층(12)의 물질은 산화물과 질화물중 어느 하나를 이용하여 형성한다.
그리고 제1절연층(12)상부에 제1감광막(도시하지 않음)을 도포한 후 패터닝한다.
이어 제1감광막을 마스크로 이용하여 상기 제1절연층(12)을 선택적으로 제거한다.
제3도(b)에 도시한 바와같이 제1절연층(12)을 포함한 제1기판(11)전면에 제2절연층(13)을 형성한다.
이때 제2절연층은 제1절연층(12) 물질이 아닌 다른 하나를 이용하여 형성한다.
이어 제3도(c)에 도시한 바와같이 제2절연층(13)을 에치백하여 제1절연층(12)양측면에 측벽(14)을 형성한다.
제3도(d)에 도시한 바와같이 노출된 제1기판(11)상에 제1기판(11)과 동일한 단결정층 성장에 따른 에피택셜층을 성장시켜 제2기판(15)을 형성한다.
이때 제2기판(15)은 제1절연층(12)보다 낮은 단차를 갖도록 성장시킨다.
이어 제3도(e)에 도시한 바와같이 측벽(14)을 H3PO4등을 이용하여 제거한다.
그리고 제3도(f)에 도시한 바와같이 열산화공정을 통해 전면에 일산화막(16)을 성장시킨다.
이때 열산화막은 노출된 제1기판(11)을 비롯한 제2기판(15)상부에 성장된다.
다음에 제3도(g)에 도시한 바와같이 제2기판(15)의 표면이 노출될때까지 열산화막(16)을 제거한다. 이때 제1절연층(12)은 제2기판(15)과 동일한 단차를 갖도록 열산화막(16) 제거시 동시에 제거하여 반도체소자의 격리막(12a)을 형성한다.
이어서 본 발명의 반도체소자 격리막 형성방법에 따른 제2실시예를 설명하면 다음과 같다.
먼저 본 발명의 제2실시예에 따른 반도체소자 격리막은 제1기판을 마련하는 스텝과, 제1기판상에 제1기판 보다 작은 폭을 갖는 제1절연층을 형성하는 스텝과, 노출된 제1기판상에 결정성장 시켜 제2기판을 형성하는 스텝과, 제1절연층의 측면으로 부터 일정간격의 스페이스를 갖도록 제2기판을 선택적으로 제거하는 스텝과, 스페이스내에 제2절연층을 형성하는 스텝을 포함하여 이루어진다.
이하 본 발명의 제2실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
제4도(a) 내지 (e)는 본 발명의 제2실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 공정단면도이다.
제4도(a)에서와 같이 제1기판(21)상에 포토리소그래피(Photolithography)공정으로 제1절연층(22)을 형성한다. 이때 제1절연층(22)의 물질은 산화물과 질화물중의 어느하나를 사용한다.
이어 제4도(b)에서와 같이 마스크패턴(23)을 이용하여 노출된 제1기판(21)상에 제1기판(21)으로부터 단결정층 성장에 따른 에피택셜층을 성장시켜 제2기판(24)을 형성한다.
그리고 제4도(c)에서와 같이 제1절연층(22)의 측면으로 부터 일정간격을 갖는 스페이스를 형성하기 위해 감광막패턴(25)을 형성한다.
이어서 제4도(d)에서와 같이 제1절연층(22)의 측면으로 부터 일정간격의 제2기판(24)을 식각공정으로 제거한다.
이어 제4도(e)에서와 같이 제2기판(24)물질의 일부가 제거된 스페이스내에 제2절연층(26)을 형성하면 본 발명의 반도체소자 격리막 형성공정을 완료하게 된다.
여기서 제2절연층(26)물질은 산화물과 질화물중의 어느 하나를 사용한다. 그리고 제1절연층(22)과 제2절연층(26)의 두께는 제2기판(24)의 두께와 동일하게 형성한다.
이어서 본 발명의 반도체소자의 격리막 형성방법에 따른 제3실시예를 설명하면 다음과 같다.
먼저 본 발명의 제3실시예에 따른 반도체소자의 격리막 형성방법은 제1기판을 마련하는 스텝과, 제1기판상에 제1기판보다 작은 폭을 갖는 제1절연층을 형성하는 스텝과, 노출된 제1기판상에 도전성물질을 증착하여 제2기판을 형성하는 스텝과, 제1절연층의 측면으로 부터 일정간격의 스페이스를 갖도록 제2기판을 제거하는 스텝과, 상기 스페이스내에 제2절연층을 형성하는 스텝을 포함하여 구비된다.
이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도(a) 내지 (e)는 본 발명의 제3실시예에 따른 반도체소자의 격리막 형성방법을 나타낸 공정단면도이다.
제5도(a)에서와 같이 제1기판(31)상부에 제1절연층(32)을 형성한다.
이때 제1기판(31)의 물질은 반도체와 절연물중의 어느 하나를 사용한다.
이어 제1절연층(32)상부에 감광막(도시하지 않음)을 도포하여 일정 폭을 갖도록 패터닝한다. 이때 제1절연층(32)은 산화물과 질화물중 어느하나를 이용하여 형성한다.
이어 제5도(b)에서와 같이 마스크(33)를 이용하여 노출된 제1기판(31)상부에 제2기판(34)물질을 증착한다. 이때 제2기판(34)물질을 도전성물질을 사용한다.
제5도(c)에서와 같이 제1절연층(32)의 측면으로부터 일정한 간격을 갖는 스페이스를 형성하기 위해 감광막패턴(35)을 형성한다.
그리고 제5도(d)에서와 같이 제1절연층(32)의 측면으로부터 일정간격의 제2기판(34)물질을 식각공정을 통해 선택적으로 제거한다.
이어 제5도(e)에서와 같이 제2기판(34)물질의 일부가 제거된 스페이스내에 제2절연층(36)을 형성하면 본 발명의 반도체소자 격리막 형성공정을 완료하게 된다.
이때 제2절연층(36)물질은 산화물과 질화물중 어느하나를 사용한다.
이상 상술한 바와같이 본 발명의 반도체소자 격리막 구조 및 형성방법은 다음과 같은 효과가 있다.
즉, 균일한 두께의 격리막을 형성하므로 소자간의 격리특성을 더욱 향상시킨다.

Claims (7)

  1. 제1기판상에 상기 제1기판보다 작은 폭을 갖는 제1절연층을 형성하는 공정, 상기 제1절연층의 측면으로부터 일정공간을 두고 상기 제1기판상에 제2기판을 형성하는 공정, 상기 일정공간에 제2절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  2. 제1항에 있어서, 상기 제1기판의 물질은 반도체와 절연물중 어느 하나임을 특징으로 하는 반도체 소자의 격리막 형성방법.
  3. 제1항에 있어서, 상기 제1절연층의 물질은 질화물과 산화물중 어느 하나이며, 상기 제2절연층의 물질은 산화물과 질화물중 어느 하나임을 특징으로 하는 반도체 소자의 격리막 형성방법.
  4. 제1항에 있어서, 상기 제2기판의 두께는 상기 제1절연층 및 제2절연층의 두께와 동일함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  5. 제1기판상에 상기 제1기판보다 작은 폭을 갖는 제1절연층을 형성하는 공정, 상기 제1절연층 양측에 상기 제1기판으로부터 결정성장시킨 제2기판을 형성하는 공정, 상기 제1절연층 양측의 상기 제2기판을 소정 폭으로 제거하여 홈을 형성하는 공정, 상기 홈에 제2절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
  6. 제1항에 있어서, 상기 제2기판은 상기 제1기판으로부터 결정성장시키는 대신에 도전성 물질을 증착하여 형성하는 것을 포함함을 특징으로 하는 반도체 소자의 격리막 형성방법.
  7. 제1항에 있어서, 상기 제2기판을 형성하는 공정은, 상기 제1절연층을 포함한 상기 제1기판 전면에 절연막을 형성한 후, 에치백하여 상기 제1절연층의 양측면에 측벽을 형성하는 공정과, 상기 측벽 양측의 상기 제1기판상에 결정성장을 통해 제2기판을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001856A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US9129080B2 (en) 2006-11-17 2015-09-08 Resonant, Inc. Low-loss tunable radio frequency filter

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2819630B1 (fr) * 2001-01-12 2003-08-15 St Microelectronics Sa Dispositif semi-conducteur a zone isolee et procede de fabrication correspondant
US6461887B1 (en) 2002-01-03 2002-10-08 Chartered Semiconductor Manufacturing Ltd. Method to form an inverted staircase STI structure by etch-deposition-etch and selective epitaxial growth

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52119875A (en) * 1976-03-31 1977-10-07 Fujitsu Ltd Formation of isolation area
JPS60257541A (ja) * 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06101518B2 (ja) * 1985-10-14 1994-12-12 富士通株式会社 集積回路の製造方法
JPS62269337A (ja) * 1986-05-19 1987-11-21 Sanyo Electric Co Ltd 半導体装置の素子分離部形成方法
US4758531A (en) * 1987-10-23 1988-07-19 International Business Machines Corporation Method of making defect free silicon islands using SEG
US5073516A (en) * 1991-02-28 1991-12-17 Texas Instruments Incorporated Selective epitaxial growth process flow for semiconductor technologies
US5254218A (en) * 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5472902A (en) * 1994-03-21 1995-12-05 United Microelectronics Corp. Silicon-on-insulator isolation technology using liquid phase deposition

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040001856A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US9129080B2 (en) 2006-11-17 2015-09-08 Resonant, Inc. Low-loss tunable radio frequency filter

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