KR20040001856A

KR20040001856A - 반도체 소자의 소자분리막 형성방법

Info

Publication number: KR20040001856A
Application number: KR1020020037190A
Authority: KR
Inventors: 차태호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-29
Filing date: 2002-06-29
Publication date: 2004-01-07

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이다. 본 발명은 트렌치 구조를 사용하지 않으면서 활성영역을 최대한 확보하면서 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있으며, 또한 본 발명은 소자분리용 트렌치의 깊이를 줄여 트렌치 매립 절연물의 갭-필 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 0.10㎛급 이하의 디자인룰을 가지는 반도체 소자의 트렌치 갭-필 문제를 해결하기 위하여 SEG(silicon epitaxial growth) 공정을 도입한 새로운 개념의 소자분리 공정을 제안한다. 즉, 본 발명은 실리콘 기판에 트렌치를 식각하여 절연물을 매립하는 방식을 사용하지 않고, 소자분리 영역의 실리콘 기판 상에 소자분리막 패턴을 미리 형성해 놓고 선택적인 SEG 공정을 통해 소자분리막 패턴 주변에 활성영역이 될 실리콘을 성장시키는 방식을 사용한다. 한편, 갭-필 특성을 해치지 않는 범위 내에서 트렌치를 형성한 후 상기와 같은 공정을 실시하면 SEG 공정의 부담을 줄일 수 있다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer in semiconductor device}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이다.

전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.

한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.

종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 일련의 트렌치 측벽 희생산화 공정(건식 식각에 의한 실리콘 표면의 식각결함의 제거 목적), 측벽 재산화 공정, 라이너 질화막(liner nitride) 증착 공정 등을 실시한 후, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시한 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.

그러나, 반도체 소자의 집적도가 급속하게 진행됨에 따라 소자분리 영역은 점점 더 축소되고 있으며, 이에 따라 트렌치에 산화물을 보이드 없이 갭-필하는 것이 점점 더 어려워지고 있다.

이러한 트렌치 매립 산화물의 갭-필 특성을 고려하여 HDP 산화막이나 유동성 산화막(advanced planarization layer, APL)과 같은 진보된 기술이 제시되어 왔다. 그러나, 이러한 진보된 산화막을 사용하여 트렌치를 매립하더라도 보이드가 없는 필드 산화막을 얻는데 많은 어려움이 따르고 있다. 한편, 트렌치 스페이스를 확보하기 위하여 라이너 질화막 증착 공정이나 측벽 열산화 공정을 생략하려는 시도가 있었으나, 이들 공정은 리프레시 특성과 같은 소자의 동자 특성에 큰 영향을 미치기 때문에 소자가 고집적화될수록 그 필요성이 심화되고 있어 갭-필 문제의 해결책으로 적합하지 않다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 구조를 사용하지 않으면서 활성영역을 최대한 확보하면서 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 소자분리용 트렌치의 깊이를 줄여 트렌치 매립 절연물의 갭-필 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리 공정도.

도 2는 본 발명의 다른 실시예에 따라 소자분리막이 형성된 기판의 단면도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 실리콘 기판

11 : 제1 라이너 질화막

12 : 소자분리용 절연막

13 : 제2 라이너 질화막

14 : 실리콘 에피택셜층

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘기판 상에 소자분리용 절연막을 형성하는 단계; 상기 소자분리용 절연막을 선택적으로 식각하여 소자분리 영역에 소자분리용 절연막 패턴을 잔류시키는 단계; 및 상기 실리콘 기판의 활성 영역 상에 실리콘 에피택셜층을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법이 제공된다.

또한, 본 발명의 다른 측면에 따르면, 실리콘 기판의 소자분리 영역에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 상기 실리콘 기판 상에 소자분리용 절연막을 형성하는 단계; 상기 소자분리용 절연막을 선택적으로 식각하여 상기 소자분리 영역에 소자분리용 절연막 패턴을 잔류시키는 단계; 및 상기 실리콘 기판의 활성 영역 상에 실리콘 에피택셜층을 형성하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법이 제공된다.

본 발명은 0.10㎛급 이하의 디자인룰을 가지는 반도체 소자의 트렌치 갭-필 문제를 해결하기 위하여 SEG(silicon epitaxial growth) 공정을 도입한 새로운 개념의 소자분리 공정을 제안한다. 즉, 본 발명은 실리콘 기판에 트렌치를 식각하여 절연물을 매립하는 방식을 사용하지 않고, 소자분리 영역의 실리콘 기판 상에 소자분리막 패턴을 미리 형성해 놓고 선택적인 SEG 공정을 통해 소자분리막 패턴 주변에 활성영역이 될 실리콘을 성장시키는 방식을 사용한다. 한편, 갭-필 특성을 해치지 않는 범위 내에서 트렌치를 형성한 후 상기와 같은 공정을 실시하면 SEG 공정의 부담을 줄일 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 소자분리 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따른 소자분리 공정은 우선, 도 1a에 도시된 바와 같이 실리콘 기판(10)의 소자분리 영역을 선택적으로 식각하여 트렌치를 형성하고, 트렌치 영역에 5∼1000Å 두께의 측벽 산화막(도시되지 않음)을 형성한 다음, 전체 구조 표면을 따라 5∼1000Å 두께의 제1 라이너 질화막(11)을 형성한다. 이때, 트렌치는 실리콘질화막 또는 실리콘산화막 하드마스크를 사용하여 10∼5000Å 범위 내에서 일반적인 STI 공정시에 비해 얕은 깊이로 형성하는 것이 바람직하며, 트렌치 폭 및 길이는 각각 5∼10000Å 및 5∼20000Å 범위 내에서 결정하는 것이 바람직하다. 한편, 식각 가스로 불소계 또는 염소계 가스를 사용한 건식 식각을 수행하는 것이 바람직하다. 또한, 제1 라이너 질화막(11)은 화학기상증착법을 수행하거나, NO, NH₃, N₂가스 등의 질화 분위기에서 어닐을 수행하여 실리콘 기판(10) 표면을 질화시킴으로써 수득할 수 있다.

다음으로, 도 1b에 도시된 바와 같이 전체 구조 상부에 소자분리용 절연막(12)을 증착한다. 이때, 소자분리용 절연막(12)으로는 HDP 산화막, APL 산화막, BPSG(borophospho silicate glass), PSG(phospho silicate glass), USG(undoped silicate glass), TEOS(tetraethyl orthosilicate) 등을 증착할 수 있으며, 그 두께는 원하는 소자분리막의 높이를 고려하여 결정한다.

이어서, 도 1c에 도시된 바와 같이 CMP 공정을 실시하여 소자분리용 절연막(12)을 평탄화시키고, 소자분리 마스크(트렌치 식각시와 동일한 마스크)를 사용한 사진 및 건식 식각 공정을 통해 소자분리용 절연막 패턴(12a)이 소자분리 영역에 잔류하도록 한다. 여기서, 평탄화 특성이 우수한 산화막을 사용하는 경우에는 CMP 공정을 생략할 수 있으며, 소자분리용 절연막 패턴(12a)을 형성하기 위한 식각시 C-F 계열 및 C-H-F 계열 가스를 혼합한 가스를 사용하는 것이 바람직하다.

계속하여, 도 1d에 도시된 바와 같이 전체 구조 표면을 따라 제2 라이너 질화막(13)을 형성한다. 여기서, 제2 라이너 질화막(13)은 5∼1000Å 두께가 바람직하며, 화학기상증착법을 수행하거나, NO, NH₃, N₂가스 등의 질화 분위기에서 어닐을 수행하여 소자분리용 절연막 패턴(12a)의 표면을 질화시킴으로써 수득할 수 있다.

다음으로, 도 1e에 도시된 바와 같이 비등방성 건식 식각을 수행하여 소자분리용 절연막 패턴(12a)의 측벽에 라이너 질화막 스페이서(13a)를 형성한다. 이때, 실리콘 기판(10)의 활성영역 상에 존재하는 제1 라이너 질화막(11)도 함께 제거하여 실리콘 기판(10)이 노출되도록 한다.

이어서, 도 1f에 도시된 바와 같이 선택적 SEG 공정을 실시하여 노출된 실리콘 기판(10) 상에 실리콘 에피택셜층(14)을 형성한다. 이때, 선택적 SEG 공정시 850℃의 공정 온도에서 200 sccm의 DCS(dichloro silane) 가스, 110 sccm의 HCl 가스, 25 sccm의 H₂가스를 사용하는 것이 바람직하다. 한편, 실리콘 에피택셜층(14)의 성장 높이는 예정된 필드산화막의 높이에 따라 50∼10000Å 범위 내에서 결정하는 것이 바람직하며, 경우에 따라 실리콘 에피택셜층(14)의 표면 처리 및 두께 조절을 위해 CMP 공정을 수행할 수 있다.

전술한 바와 같은 소자분리 공정을 실시하는 경우, 트렌치의 깊이가 줄어드는 만큼 트렌치 매립 절연물의 갭-필 특성을 개선되기 때문에 소자분리 영역의 폭을 크게 줄일 수 있다.

도 2는 본 발명의 다른 실시예에 따라 소자분리막이 형성된 기판의 단면도이다.

도 2를 참조하면, 본 발명의 다른 실시예에서는 실리콘 기판(20)에 트렌치를 형성하지 않고, 소자분리용 산화막(21)을 실리콘 기판(20) 상에 직접 형성한다. 소자의 리프레시 특성을 고려하여 패터닝된 소자분리용 산화막(21)의 측벽에 라이너 질화막 스페이서(22)를 형성하는 것이 바람직하다. 실리콘 에피택셜층(23)을 형성하기 위한 SEG 공정을 비롯한 제반 공정 조건은 전술한 일 실시예와 크게 다를 바 없다.

상기와 같이 소자분리 공정을 실시하는 경우, 트렌치 구조를 배제하기 때문에 트렌치 매립 절연물의 갭-필 특성을 고려할 필요가 없으며, 이에 따라 소자분리막으로 다양한 절연물을 적용할 수 있게 된다. 또한, 같은 이유로 소자분리 영역을 최소화하여 활성영역을 확보할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 소자분리막 재료로 사용되는 절연막의 선택 폭을 넓히는 효과가 있으며, 소자의 동작 특성을 해치지 않으면서 활성영역을 최대한 확보할 수 있는 효과가 있으며, 이로 인하여 초고집적 소자 개발을 촉진하는 효과를 기대할 수 있다.

Claims

실리콘 기판 상에 소자분리용 절연막을 형성하는 단계;

상기 소자분리용 절연막을 선택적으로 식각하여 소자분리 영역에 소자분리용 절연막 패턴을 잔류시키는 단계; 및

상기 실리콘 기판의 활성 영역 상에 실리콘 에피택셜층을 형성하는 단계

를 포함하는 반도체 소자의 소자분리막 형성방법.
제1항에 있어서,

상기 소자분리용 절연막 패턴 측벽에 라이너 질화막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
실리콘 기판의 소자분리 영역에 트렌치를 형성하는 단계;

상기 트렌치가 형성된 상기 실리콘 기판 상에 소자분리용 절연막을 형성하는 단계;

상기 소자분리용 절연막을 선택적으로 식각하여 상기 소자분리 영역에 소자분리용 절연막 패턴을 잔류시키는 단계; 및

상기 실리콘 기판의 활성 영역 상에 실리콘 에피택셜층을 형성하는 단계

를 포함하는 반도체 소자의 소자분리막 형성방법.
제3항에 있어서,

상기 트렌치를 형성하는 단계 수행 후,

상기 트렌치가 형성된 상기 실리콘 기판 표면을 따라 제1 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제4항에 있어서,

상기 소자분리용 절연막 패턴을 잔류시키는 단계 수행 후,

상기 소자분리용 절연막 패턴이 형성된 전체 구조 표면을 따라 제2 라이너 질화막을 형성하는 단계와,

상기 제2 라이너 질화막 및 상기 제1 라이너 질화막을 비등방성 식각하여 상기 소자분리용 절연막 패턴 측벽에 라이너 질화막 스페이서를 형성하고 활성 영역의 상기 실리콘 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제4항 또는 제5항에 있어서,

상기 트렌치를 형성하는 단계 수행 후,

상기 트렌치 영역에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제3항 또는 제5항에 있어서,

상기 트렌치는 10∼5000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제5항에 있어서,

상기 제1 및 제2 라이너 질화막은 화학기상증착법으로 증착된 5∼1000Å 두께의 실리콘질화막인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제5항에 있어서,

상기 제1 및 제2 라이너 질화막은 질화 분위기에서의 어닐을 통해 형성된 5∼1000Å 두께의 표면 질화층인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
제3항에 있어서,

상기 실리콘 에피택셜층은 50∼10000Å인 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.