KR100680953B1 - 반도체 소자의 도전 플러그 형성방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 도전 플러그 형성방법에 관한 것이다. 이 방법은, 반도체 기판 상에 게이트용 도전막 및 하드마스크막의 적층 구조를 갖는 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 상기 게이트 높이의 2/3 이하의 두께로 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 상기 제 1 절연막보다 낮은 연마속도를 갖는 제 2 절연막을 형성하는 단계; 상기 하드마스크막이 노출될 때까지 상기 제 2 및 제 1 절연막을 씨엠피하는 단계; 이로부터 얻어지는 결과물 상에 식각정지막을 형성하는 단계; 상기 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여, 상기 게이트 사이의 기판 부분을 노출시키는 단계; 결과물의 전면에 도전막을 형성하는 단계; 상기 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백하는 단계; 및 상기 하드마스크막이 노출될 때까지 결과물을 씨엠피하는 단계;를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 도전 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래기술에 따른 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 도전 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 반도체 소자의 도전 플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 반도체 기판 31: 게이트용 도전막
32: 하드마스크막 33: 게이트
34: 스페이서 35: 제 1 절연막
36: 제 2 절연막 37: 식각정지막
38: 감광막 패턴 39: 콘택홀
40: 도전막 40a: 도전 플러그
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 도전 플러그 형성방법에 관한 것이다.
디램(DRAM) 반도체 소자 크기의 감소에 따라서 리소그래피(lithography)기술과 에치(etch)기술의 한계로 인해 화학적 기계적 연마(chemical mechanical polishing; 이하, "씨엠피"라 칭함)에 의한 도전 플러그간 격리를 구현하게 된다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 도전 플러그 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역 및 주변 영역이 정의된 반도체 기판(10)을 제공한다. 이어서, 반도체 기판(10) 상에 게이트용 도전막(11) 및 하드마스크막(12)이 차례로 적층된 구조를 갖고, 양측벽에 스페이서(14)가 구비된 각각의 게이트(13)를 형성한다. 그런다음, 게이트(13)를 포함한 기판(10) 상에 절연막(15)을 형성한다.
도 1b에 도시한 바와 같이, 하드마스크막(12)이 노출될 때까지 절연막(15)을 씨엠피한다. 다음으로, 이로부터 얻어지는 결과물 상에 식각정지막(16) 및 도전 플러그 형성영역을 한정하는 감광막 패턴(17)을 차례로 형성한다.
도 1c에 도시한 바와 같이, 감광막 패턴(17)에 의해 노출된 식각정지막(16) 및 절연막(15) 부분을 식각하여, 셀 영역의 게이트(13) 사이의 기판(10) 부분을 노출시키는 콘택홀(18)을 형성한다. 이때, 셀 영역 게이트(13)의 하드마스크막(12) 이 소정 두께만큼 제거된다. 이어서, 감광막 패턴(17)을 제거하고, 결과물의 전면에 콘택홀(18)을 매립시키도록 도전 플러그 형성용 도전막(19)을 형성한다.
도 1d에 도시한 바와 같이, 식각후 잔류된 식각정지막(16)이 노출될 때까지 도전막(19)을 에치백(etchback)한다.
도 1e에 도시한 바와 같이, 셀 영역의 하드마스크막(12)이 노출될 때까지, 에치백후 잔류된 도전막(18)을 씨엠피하여, 콘택홀(18)을 매립하는 도전 플러그(19a)를 형성한다.
그러나, 이러한 종래기술에 따른 반도체 소자의 도전 플러그 형성방법에 있어서는, 도 2에 도시한 바와 같이, 게이트(13)의 하드마스크막(12)이 노출될 때까지 절연막(15)을 씨엠피할 때에, 게이트(13)의 사이영역과 게이트(13) 형성영역의 연마 속도 차이에 기인하여, 디싱(dishing)이 발생한다. 이에 따라, 후속으로 형성되는 식각정지막(16)의 표면에 토폴로지(topology)가 발생된다. 이러한 토폴로지로 인해, 콘택홀(18) 형성을 위한 식각정지막(16) 및 절연막(15)의 식각 공정 시, 콘택홀(18)이 완전히 오픈되지 않음으로써, 소자의 전기적 특성이 저하되는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 도전 플러그 형성방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 게이트의 사이영역에 있는 절연막에 발생하는 디싱으로 인해, 식각정지막에 토폴로지가 발생되는 것을 방지하여, 콘택홀이 완전히 오픈되지 않는 것을 막을 수 있는 반도체 소자의 도전 플러그 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 도전 플러그 형성방법이 제공되고, 이 방법은, 반도체 기판 상에 게이트용 도전막 및 하드마스크막의 적층 구조를 갖는 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 상기 게이트 높이의 2/3 이하의 두께로 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 상기 제 1 절연막보다 낮은 연마속도를 갖는 제 2 절연막을 형성하는 단계; 상기 하드마스크막이 노출될 때까지 상기 제 2 및 제 1 절연막을 씨엠피하는 단계; 이로부터 얻어지는 결과물 상에 식각정지막을 형성하는 단계; 상기 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여, 상기 게이트 사이의 기판 부분을 노출시키는 단계; 결과물의 전면에 도전막을 형성하는 단계; 상기 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백하는 단계; 및 상기 하드마스크막이 노출될 때까지 결과물을 씨엠피하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 제 1 절연막은, BPSG 산화막, PSG 산화막, APL 산화막 및 ALD 산화막으로 구성된 군으로부터 선택되는 어느 하나이다.
삭제
본 발명의 다른 일면에 따라, 상기 제 2 절연막은, TEOS 산화막, LP-CVD 산화막 및 HDP-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나이다.
본 발명의 다른 일면에 따라, 상기 제 2 절연막을 형성하는 단계; 후, 결과물에 열처리 공정을 수행하여 상기 제 1 및 제 2 절연막을 치밀화하는 단계;를 추 가로 포함한다.
본 발명의 다른 일면에 따라, 상기 열처리 공정은, H2 및 O2의 혼합 가스, H2, O2, N2, O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행한다.
본 발명의 다른 일면에 따라, 상기 열처리 공정은, 500~1,200℃의 온도에서 5 분 이상 수행한다.
본 발명의 다른 일면에 따라, 상기 열처리 공정은, RTP 장비를 이용하여 600℃ 이상의 온도에서 5 초 이상 수행한다.
본 발명의 다른 일면에 따라, 상기 제 2 및 제 1 절연막을 씨엠피하는 단계;에서, 상기 씨엠피 공정 초기에는 SiO2 연마제를 포함하는 슬러리를 사용하고, 말기에는 CeO2 연마제를 포함하는 슬러리를 사용한다.
본 발명의 다른 일면에 따라, 상기 SiO2 연마제를 포함하는 슬러리의 pH는, 8~12이다.
본 발명의 다른 일면에 따라, 상기 CeO2 연마제는, 상기 CeO2 연마제를 포함하는 슬러리의 총 중량에 대해 0.1~50 wt%의 비율로 사용한다.
본 발명의 다른 일면에 따라, 상기 CeO2 연마제는, 카르복실산 및 카르복실산염으로 구성된 군으로부터 선택되는 어느 하나를 분산제로 사용한다.
본 발명의 다른 일면에 따라, 상기 분산제는, 상기 CeO2 연마제의 총 중량에 대해 0.0001~20 wt%의 비율로 사용한다.
본 발명의 다른 일면에 따라, 상기 식각정지막은, 질화막, 다결정실리콘막 및 텅스텐막으로 구성된 군으로부터 선택되는 어느 하나이다.
본 발명의 다른 일면에 따라, 상기 도전막은, SiH4 및 Si2H6로 구성된 군으로부터 선택되는 어느 하나를 소스로 이용하여 형성되는 도핑된 다결정실리콘막이다.
본 발명의 다른 일면에 따라, 상기 도전막은, 선택적 에피택셜 성장 공정으로 형성되는 도핑된 다결정실리콘막이다.
본 발명의 다른 일면에 따라, 반도체 소자의 도전 플러그 형성방법이 제공되고: 이 방법은, 반도체 기판 상에 게이트용 도전막 및 하드마스크막의 적층 구조를 갖는 게이트를 형성하는 단계; 상기 게이트를 포함한 기판 상에 제 1 절연막을 형성하는 단계; 상기 하드마스크막이 노출될 때까지 상기 제 1 절연막을 씨엠피하는 단계; 상기 씨엠피가 완료된 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 상기 하드마스크막이 노출될 때까지 상기 제 2 절연막을 산성 슬러리로 씨엠피하는 단계; 이로부터 얻어지는 결과물 상에 식각정지막을 형성하는 단계; 상기 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여 상기 게이트 사이의 기판 부분을 노출시키는 단계; 결과물의 전면에 도전막을 형성하는 단계; 상기 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백하는 단계; 및 상기 하드마스크막이 노출될 때까지 결과물을 씨엠피하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 제 2 절연막은, APL 산화막 및 SOG 산화 막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성한다.
본 발명의 다른 일면에 따라, 상기 APL 산화막 및 SOG 산화막은, 500~5,000 Å의 두께로 형성한다.
본 발명의 다른 일면에 따라, 상기 APL 산화막 및 SOG 산화막로 구성된 군으로부터 선택되는 어느 하나를 형성한 후에, 열처리 공정을 수행하는 단계;를 추가로 포함한다.
본 발명의 다른 일면에 따라, 상기 열처리 공정은 H2 및 O2의 혼합 가스, O2, N2, O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행한다.
본 발명의 다른 일면에 따라, 상기 열처리 공정은, 300~1,200℃의 온도에서 5 분 이상 수행한다.
본 발명의 다른 일면에 따라, 상기 제 2 절연막은, TEOS 산화막, LP-CVD 산화막 및 HDP-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성한다.
본 발명의 다른 일면에 따라, 상기 산성 슬러리의 pH는 1~5이다.
본 발명의 다른 일면에 따라, 상기 산성 슬러리는, SiO2, CeO2 및 Al2O
3로 구성된 군으로부터 선택되는 어느 하나의 연마제를 포함한다.
본 발명의 다른 일면에 따라, 상기 연마제의 크기는, 500 ㎚ 이하이다.
본 발명의 또 다른 일면에 따라, 상기 산성 슬러리는, 30wt% 이하의 고체 함 유량을 갖는다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 반도체 소자의 도전 플러그 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시한 바와 같이, 셀 영역 및 주변 영역이 정의된 반도체 기판(30)을 제공한다. 이어서, 반도체 기판(30) 상에 게이트용 도전막(31) 및 하드마스크막(32)이 차례로 적층된 구조를 갖고, 양측벽에 스페이서(34)가 구비된 각각의 게이트(33)를 형성한다. 그런다음, 게이트(33)를 포함한 기판(30) 상에 제 1 절연막(35)을 형성한다. 제 1 절연막(35)은, 갭필 능력이 우수하고, 씨엠피 특성상 높은 연마속도를 갖는, 예컨대 BPSG(boro phospho silicate glass) 산화막, PSG(phospho silicate glass) 산화막, APL(advanced planarization layer) 산화막 및 ALD(atomic layer deposition) 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여, 게이트(33) 높이의 2/3 이하의 두께로 형성한다. 이때, APL 산화막은 SiH4 및 H2O2를 소스로 이용하여 LP-CVD(low pressure-chemical vapor deposition)법으로 형성되는 산화막이다. 다음으로, 결과물에 열처리 공정을 수행하여 제 1 절연막(35)을 치밀화한다. 이때, 이 열처리 공정은 생략할 수도 있다.
계속해서, 제 1 절연막(35) 상에, 제 1 절연막(35)보다 낮은 연마속도를 갖 는 제 2 절연막(36)을 형성한다. 제 2 절연막(36)은, 씨엠피 특성상 낮은 연마속도를 갖는, 예컨대 TEOS(tetra ethyl ortho silicate) 산화막, LP-CVD 산화막 및 HDP(high density plasma)-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성한다.
다음으로, 결과물에 열처리 공정을 수행하여 제 1 및 제 2 절연막(35,36)을 치밀화한다. 열처리 공정은, H2 및 O2의 혼합 가스, H2, O2, N2, O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행하며, 500~1,200℃의 온도에서 5 분 이상 수행하거나, 또는 RTP(rapid thermal process) 장비를 이용하여 600℃ 이상의 온도에서 5 초 이상 수행한다. 제 1 및 제 2 절연막(35,36)의 이중 구조에 의해, 게이트(33)의 사이영역에 보이드(void)가 발생하는 것을 최소화할 수 있고, 후속적으로 제 1 및 제 2 절연막(35,36)을 씨엠피할 때에, 게이트(33)의 사이영역과 게이트(33) 형성영역의 연마 속도 차이에 기인하여 발생하는 디싱을 최소화할 수 있다.
도 3b에 도시한 바와 같이, 게이트(33) 상부의 제 2 절연막(36) 부분을 소정 두께만큼 제거한다. 이는 후속적으로 수행되는 제 1 및 제 2 절연막(35,36)의 씨엠피 공정 효율을 높여주기 위한 것이며, 생략해도 무방하다.
도 3c에 도시한 바와 같이, 하드마스크막(32)이 노출될 때까지 제 2 및 제 1 절연막(36,35)을 씨엠피한다. 이 씨엠피 공정 초기에는, SiO2 연마제를 포함하는 슬러리를 사용하고, 말기에는 CeO2 연마제를 포함하는 슬러리를 사용한다. SiO2
연마제를 포함하는 슬러리는, pH가 8~12인 것을 사용한다. CeO2 연마제를 포함하는 슬러리는, 질화막과의 연마 선택비가 높기 때문에 하드마스크막(32)의 손실을 최소화해준다. CeO2 연마제는, 상기 CeO2 연마제를 포함하는 슬러리의 총 중량에 대해 0.1~50 wt%의 비율로 사용한다. 또한, CeO2 연마제는, 카르복실산 및 카르복실산염으로 구성된 군으로부터 선택되는 어느 하나를 분산제로 이용하며, 이 분산제는, CeO2 연마제의 총 중량에 대해 0.0001~20 wt%의 비율로 사용한다.
한편, 게이트(33)의 상부에는 제 1 절연막(35)이 형성되어 있고, 게이트(33)의 사이영역에는 제 1 절연막(35)보다 낮은 연마 속도를 갖는 제 2 절연막(36)이 형성되어 있기 때문에, 상기 씨엠피 공정이 진행될 때에, 게이트(33)의 사이영역과 게이트(33) 형성영역의 연마 속도 차이를 최소화하여, 디싱이 발생하는 것을 막을 수 있다.
도 3d에 도시한 바와 같이, 이로부터 얻어지는 결과물 상에 식각정지막(37)을 형성한다. 식각정지막(37)으로는, 질화막, 다결정실리콘막 및 텅스텐막으로 구성된 군으로부터 선택되는 어느 하나를 이용한다. 이때, 전술한 바와 같이, 제 2 및 제 1 절연막(36,35)의 씨엠피 시에, 게이트(33)의 사이영역과 게이트(33) 형성영역의 연마 속도 차이에 기인하는 디싱 발생을 막을 수 있으므로, 상기 식각정지막(37)의 형성시, 그 표면에 토폴로지가 발생되지 않는다. 따라서, 식각정지막(37)의 토폴로지로 인해, 후속으로 형성되는 콘택홀이 완전히 오픈되지 않는 것을 막을 수 있다. 한편, 식각정지막(37)을 적용함에 따라, 게이트(33)의 하드마스크 막(32)의 두께를 감소시킬 수 있으며, 이로 인해, 게이트(33)의 전체 높이를 감소시킬 수 있다.
그런 다음, 식각정지막(37) 상에 도전 플러그 형성영역(도시안됨)을 한정하는 감광막 패턴(38)을 형성한다.
도 3e에 도시한 바와 같이, 감광막 패턴(38)에 의해 노출된 식각정지막(37), 제 2 및 제 1 절연막(36,35) 부분을 식각하여, 셀 영역의 게이트(33) 사이의 기판(30) 부분을 노출시키는 콘택홀(39)을 형성한다. 이때, 셀 영역 게이트(33)의 하드마스크막(32)이 소정 두께만큼 제거된다. 이어서, 감광막 패턴(38)을 제거한다.
도 3f에 도시한 바와 같이, 결과물의 전면에 콘택홀(39)을 매립시키도록 도전 플러그 형성용 도전막(40)을 형성한다. 도전막(40)은, SiH4 및 Si2H6로 구성된 군으로부터 선택되는 어느 하나를 소스로 이용하여 형성되는 도핑된 다결정실리콘막이거나, 또는, 선택적 에피택셜 성장 공정으로 형성되는 도핑된 다결정실리콘막이다.
도 3g에 도시한 바와 같이, 식각후 잔류된 식각정지막(37)이 노출될 때까지 도전막(40)을 에치백한다.
도 3h에 도시한 바와 같이, 셀 영역에 잔류된 하드마스크막(32)이 노출될 때까지, 결과물을 씨엠피하여, 콘택홀(39)을 매립하는 도전 플러그(40a)를 형성한다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체 소자의 도전 플러 그 형성방법을 설명하기 위한 공정별 단면도이다.
도 4a에 도시한 바와 같이, 셀 영역 및 주변 영역이 정의된 반도체 기판(50)을 제공한다. 이어서, 반도체 기판(50) 상에 게이트용 도전막(51) 및 하드마스크막(52)이 차례로 적층된 구조를 갖고, 양측벽에 스페이서(54)가 구비된 각각의 게이트(53)를 형성한다. 그런다음, 게이트(53)를 포함한 기판(50) 상에 제 1 절연(55)을 형성한다.
도 4b에 도시한 바와 같이, 하드마스크막(52)이 노출될 때까지 제 1 절연막(55)을 씨엠피한다. 이때, 게이트(53)의 사이영역과 게이트(53) 형성영역의 연마 속도 차이에 기인하여, 디싱(dishing)이 발생할 수 있으며, 또한, 제 1 절연막(55)의 표면에 스크래치가 발생될 수도 있다. 이어서, 씨엠피가 완료된 제 1 절연막(55) 상에 제 2 절연막(56)을 형성한다. 제 2 절연막(56)으로는, 유동성이 좋은 APL 산화막 및 SOG 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여, 500~5,000 Å의 두께로 형성한다. 이때, 상기 APL 산화막 및 SOG(spin on glass) 산화막으로 구성된 군으로부터 선택되는 어느 하나를 형성한 다음, 열처리 공정을 수행하여, 이들 막을 치밀화한다. 열처리 공정은 H2 및 O2의 혼합 가스, O2, N2, O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행하며, 300~1,200℃의 온도에서 5 분 이상 수행한다. 이에 따라, 제 1 절연막(55)의 디싱 및 스크래치 발생 부분이 제 2 절연막(56)에 의해 완전 매립된다. 한편, 제 2 절연막(56)으로는, 유동성이 좋은 산화막 대신에, TEOS 산화막, LP-CVD 산화막 및 HDP-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용할 수도 있다.
도 4c에 도시한 바와 같이, 하드마스크막(52)이 노출될 때까지 제 2 절연막(56)을 씨엠피한다. 제 2 절연막(56)의 씨엠피 공정은, pH가 1~5인 산성 슬러리를 사용하여 수행한다. 이 산성 슬러리는, SiO2, CeO2 및 Al2O3로 구성된 군으로부터 선택되는 어느 하나의 연마제를 포함하며, 이 연마제는 500 ㎚ 이하의 크기를 갖는다. 또한, 산성 슬러리는, 30wt% 이하의 고체 함유량을 갖는다. 상기와 같은 산성 슬러리를 이용함으로써, 게이트(53)의 사이영역과 게이트(53) 형성영역의 연마 속도 차이에 기인하는 디싱의 발생을 최소화할 수 있다.
이후, 도시하지는 않았으나, 본 발명의 일실시예에서와 같이, 결과물 상에 식각정지막을 형성한 다음, 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여, 게이트 사이의 기판 부분을 노출시키는 콘택홀을 형성한다. 이때, 전술한 바와 같이, 디싱의 발생을 최소화할 수 있으므로, 식각정지막의 형성시, 그 표면에 토폴로지가 발생되지 않는다. 따라서, 식각정지막의 토폴로지로 인해 콘택홀이 완전히 오픈되지 않는 것을 막을 수 있다.
계속해서, 결과물의 전면에 도전 플러그 형성용 도전막을 형성한다. 그 다음에, 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백한 후, 하드마스크막이 노출될 때까지 결과물을 씨엠피하여 콘택홀을 매립하는 도전 플러그를 형성한다.
본 발명의 상기한 바와 같은 구성에 따라, 게이트의 사이영역과 게이트 형성영역의 연마 속도 차이에 기인하는 디싱 발생을 막을 수 있으므로, 식각정지막의 표면에 토폴로지가 발생되는 것을 방지할 수 있다. 따라서, 식각정지막의 토폴로지로 인해, 콘택홀이 완전히 오픈되지 않는 것을 막을 수 있으므로, 소자의 전기적 특성을 향상시킬 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (27)
- 반도체 기판 상에 게이트용 도전막 및 하드마스크막의 적층 구조를 갖는 게이트를 형성하는 단계;상기 게이트를 포함한 기판 상에 상기 게이트 높이의 2/3 이하의 두께로 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 상기 제 1 절연막보다 낮은 연마속도를 갖는 제 2 절연막을 형성하는 단계;상기 하드마스크막이 노출될 때까지 상기 제 2 및 제 1 절연막을 씨엠피하는 단계;이로부터 얻어지는 결과물 상에 식각정지막을 형성하는 단계;상기 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여, 상기 게이트 사이의 기판 부분을 노출시키는 단계;결과물의 전면에 도전막을 형성하는 단계;상기 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백하는 단계; 및상기 하드마스크막이 노출될 때까지 결과물을 씨엠피하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 도전 플러그 형성방법.
- 제 1 항에 있어서,상기 제 1 절연막은, BPSG 산화막, PSG 산화막, APL 산화막 및 ALD 산화막으 로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 방법.
- 삭제
- 제 1 항에 있어서,상기 제 2 절연막은, TEOS 산화막, LP-CVD 산화막 및 HDP-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 제 2 절연막을 형성하는 단계; 후,결과물에 열처리 공정을 수행하여 상기 제 1 및 제 2 절연막을 치밀화하는 단계;를 추가로 포함하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 열처리 공정은, H2 및 O2의 혼합 가스, H2, O2, N2 , O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 열처리 공정은, 500~1,200℃의 온도에서 5 분 이상 수행하는 것을 특징으로 하는 방법.
- 제 5 항에 있어서,상기 열처리 공정은, RTP 장비를 이용하여 600℃ 이상의 온도에서 5 초 이상 수행하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 제 2 및 제 1 절연막을 씨엠피하는 단계;에서,상기 씨엠피 공정 초기에는 SiO2 연마제를 포함하는 슬러리를 사용하고, 말기에는 CeO2 연마제를 포함하는 슬러리를 사용하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서,상기 SiO2 연마제를 포함하는 슬러리의 pH는, 8~12인 것을 특징으로 하는 방법.
- 제 9 항에 있어서,상기 CeO2 연마제는, 상기 CeO2 연마제를 포함하는 슬러리의 총 중량에 대해 0.1~50 wt%의 비율로 사용하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서,상기 CeO2 연마제는, 카르복실산 및 카르복실산염으로 구성된 군으로부터 선택되는 어느 하나를 분산제로 사용하는 것을 특징으로 하는 방법.
- 제 12 항에 있어서,상기 분산제는, 상기 CeO2 연마제의 총 중량에 대해 0.0001~20 wt%의 비율로 사용하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 식각정지막은, 질화막, 다결정실리콘막 및 텅스텐막으로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 도전막은, SiH4 및 Si2H6로 구성된 군으로부터 선택되는 어느 하나를 소스로 이용하여 형성되는 도핑된 다결정실리콘막인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 도전막은, 선택적 에피택셜 성장 공정으로 형성되는 도핑된 다결정실리콘막인 것을 특징으로 하는 방법.
- 반도체 소자의 도전 플러그 형성방법에 있어서,반도체 기판 상에 게이트용 도전막 및 하드마스크막의 적층 구조를 갖는 게이트를 형성하는 단계;상기 게이트를 포함한 기판 상에 제 1 절연막을 형성하는 단계;상기 하드마스크막이 노출될 때까지 상기 제 1 절연막을 씨엠피하는 단계;상기 씨엠피가 완료된 제 1 절연막 상에 제 2 절연막을 형성하는 단계;상기 하드마스크막이 노출될 때까지 상기 제 2 절연막을 산성 슬러리로 씨엠피하는 단계;이로부터 얻어지는 결과물 상에 식각정지막을 형성하는 단계;상기 식각정지막, 제 2 및 제 1 절연막을 선택적으로 식각하여 상기 게이트 사이의 기판 부분을 노출시키는 단계;결과물의 전면에 도전막을 형성하는 단계;상기 식각후 잔류된 식각정지막이 노출될 때까지 상기 도전막을 에치백하는 단계; 및상기 하드마스크막이 노출될 때까지 결과물을 씨엠피하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 도전 플러그 형성방법.
- 제 17 항에 있어서,상기 제 2 절연막은, APL 산화막 및 SOG 산화막로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 방법.
- 제 18 항에 있어서,상기 APL 산화막 및 SOG 산화막은 500~5,000 Å의 두께로 형성하는 것을 특징으로 하는 방법.
- 제 18 항에 있어서,상기 APL 산화막 및 SOG 산화막로 구성된 군으로부터 선택되는 어느 하나를 형성한 후에, 열처리 공정을 수행하는 단계;를 추가로 포함하는 것을 특징으로 하는 방법.
- 제 20 항에 있어서,상기 열처리 공정은 H2 및 O2의 혼합 가스, O2, N2, O3 및 N2O 가스로 구성된 군으로부터 선택되는 어느 하나의 분위기에서 수행하는 것을 특징으로 하는 방법.
- 제 20 항에 있어서,상기 열처리 공정은, 300~1,200℃의 온도에서 5 분 이상 수행하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서,상기 제 2 절연막은, TEOS 산화막, LP-CVD 산화막 및 HDP-CVD 산화막으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 방법.
- 제 17 항에 있어서,상기 산성 슬러리의 pH는 1~5인 것을 특징으로 하는 방법.
- 제 17 항에 있어서,상기 산성 슬러리는, SiO2, CeO2 및 Al2O3로 구성된 군으로부터 선택되는 어느 하나의 연마제를 포함하는 것을 특징으로 하는 방법.
- 제 25 항에 있어서,상기 연마제의 크기는, 500 ㎚ 이하인 것을 특징으로 하는 방법.
- 제 17 항에 있어서,상기 산성 슬러리는, 30wt% 이하의 고체 함유량을 갖는 것을 특징으로 하는 방법.
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