KR20040057638A - 반도체소자의 랜딩 플러그 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000010410 layer Substances 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 10
- 229910021529 ammonia Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
본 발명은 반도체소자의 랜딩플러그 형성방법은, 반도체기판상에 게이트와 하드마스크층을 형성하는 단계; 상기 하드마스크층과 게이트측면에 스페이서를 형성하는 단계; 상기 기판 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 제거하여 상기 반도체기판상면을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계; 상기 랜딩플러그콘택홀을 포함한 층간절연막상에 랜딩플러그 형성용 폴리실리콘층을 형성하는 단계; 및 습식용액을 이용한 스핀 RPM 방식을 통해 상기 폴리실리콘층과 층간절연막을 선택적으로 제거하여 랜딩플러그를 형성하는 단계를 포함하여 구성되어, 반도체소자의 랜딩플러그 콘택 형성공정진행시에 습식용액을 이용한 CMP 또는 폴리 에치백공정대신에 스핀 RPM방식을 적용하므로써 디싱현상 을 최소화하고 양산시 비용과 생산효율을 개선시킬 수 있는 것이다.
Description
본 발명은 반도체소자의 플러그 형성방법에 관한 것으로서, 보다 상세하게는반도체소자의 랜딩플러그 콘택 형성공정진행시에 습식용액을 이용한 CMP 또는 폴리 에치백공정대신에 스핀 RPM방식을 적용한 반도체소자의 랜딩플러그 형성방법에 관한 것이다.
현재 반도체소자의 랜딩플러그(LPC) 형성시에 랜딩플러그 폴리(LPP) 건식 폴리 에치백 공정이나 CMP공정 또는 두가지 공정을 복합적으로 사용하고 있다.
이러한 공정들 중에서 에치백공정과 CMP을 함께 복합적으로 사용하는 경우에 대해 도 1a 및 도 1b를 참조하여 설명하면, 먼저 도 1a에 도시된 바와같이, 반도체기판(11)에 트렌치소자분리막(13)을 형성한후 반도체기판(11)전면에 게이트(15)와 하드마스크층(17)을 적층한다.
그다음, 상기 하드마스크층(17)과 게이트(15)측면에 스페이서(19)을 형성한후 전체 구조의 상면에 층간절연막(21)을 두껍게 증착한다.
이어서, 상기 플러그콘택 형성용 마스크(미도시)를 통해 층간절연막(21)의 일정부분을 선택적으로 제거하여 플러그콘택홀(미도시)을 형성한후 상기 플러그콘택홀(미도시)를 포함한 상기 층간절연막(21)상에 상기 플러그콘택홀(미도시)을 충분히 매립할 정도의 두께로 폴리실리콘층(23)을 증착한다.
그다음, 상기 폴리실리콘층(23)을 건식방법에 의해 에치백(etch back)하여 일정두께만큼 제거한다.
이어서, 도 1b에 도시된 바와같이, 일정두께만큼 에치백되어진 폴리실리콘층(23)을 추가로 CMP공정에 의해 연마하여 평탄화시킨다.
그러나, 위에서와 같이 건식 폴리 에치백 또는 CMP 공정 적용시에 필연적으로 발생하는 디싱(dissing)을 피할 수 없고 이러한 디싱을 최소화하기 위하여 현재 고집적 디바이스의 경우, 도 1a 및 도 1에서와 같이, 건식 폴리 에치백공정을 적용한후 CMP공정을 적용하는 방법을 사용하였으나, 도 2에서와 같이, 여전히 디싱이 발생하였다.
따라서, 고집적 디바이스의 양산시에 생산효율(throughput)이나 비용측면에서 상당히 불리하다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 반도체소자의 랜딩플러그 콘택 형성공정진행시에 습식용액을 이용한 CMP 또는 폴리 에치백공정대신에 스핀 RPM방식을 적용하므로써 디싱현상을 최소화하고 양산시 비용과 생산효율을 개선시킬 수 있는 반도체소자의 랜딩플러그 형성방법을 제공함에 그 목적이 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정 단면도,
도 2는 종래기술에 따른 반도체소자의 랜딩플러그 형성방법을 통해 얻어진 랜딩플러그에서 디싱현상이 발생되는 것을 보여 주는 사진,
도 3a 및 도 3b는 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정 단면도.
[도면부호의설명]
31 : 반도체기판 33 : 트렌치소자분리막
35 : 게이트 37 : 하드마스크층
39 : 스페이서 41 : 층간절연막
43 : 폴리실리콘층 43a : 랜딩플러그
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 랜딩플러그 형성방법은, 반도체기판상에 게이트와 하드마스크층을 형성하는 단계;
상기 하드마스크층과 게이트측면에 스페이서를 형성하는 단계;
상기 기판 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 제거하여 상기 반도체기판상면을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;
상기 랜딩플러그콘택홀을 포함한 층간절연막상에 랜딩플러그 형성용 폴리실리콘층을 형성하는 단계; 및
습식용액을 이용한 스핀 RPM 방식을 통해 상기 폴리실리콘층과 층간절연막을 선택적으로 제거하여 랜딩플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 및 도 3b는 본 발명에 따른 반도체소자의 랜딩플러그 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 랜딩플러그 형성방법은, 도 3a에 도시된 바와같이, 반도체기판(31)에 트렌치소자분리막(33)을 형성한후 반도체기판(31)전면에 게이트(35)와 하드마스크층(37)을 적층한다.
그다음, 상기 하드마스크층(37)과 게이트(35)측면에 스페이서(39)을 형성한후 전체 구조의 상면에 층간절연막(41)을 두껍게 증착한다.
이어서, 상기 플러그콘택 형성용 마스크(미도시)를 통해 상기 층간절연막(41)의 일정부분을 선택적으로 제거하여 플러그콘택홀(미도시)을 형성한후 상기 플러그콘택홀(미도시)를 포함한 상기 층간절연막(41)상에 상기 플러그콘택홀(미도시)을 충분히 매립할 정도의 두께로 폴리실리콘층(43)을 증착한다.
그다음, 도 3b에 도시된 바와같이, 암모니아 계열의 습식용액을 스핀 RPM 방식으로 적용하여 상기 폴리실리콘층(43)과 층간절연막(41)을 일정두께만큼 제거하여 랜딩플러그(43a)을 형성한다. 이때, 상기 암모니아 계열의 습식용액으로는 NH4OH + H2O2+ H2O를 조합하여 사용하며, 스핀 RPM 방식으로는 RPM 50∼200 조건을 사용한다. 또한, 랜딩플러그 형성용 폴리실리콘층(43)은 거이 공격(attack)없이 배선 위쪽 랜딩플러그 폴리실리콘부분만을 부분적으로 제거함으로써 디싱현상이 거의 발생하지 않는다.
따라서, 랜딩플러그 폴리실리콘의 CMP 또는 건식방식에 의해 에치백 공정을 생략할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 랜딩플러그 형성방법에 의하면, 반도체소자의 랜딩플러그 콘택형성후 랜딩플러그 형성시에 기존에 사용해 왔던 폴리실리콘의 CMP 또는 건식방식에 의한 폴리실리콘의 에치백공정대신에 암모니아 계열의 습식용액을 스핀 RPM 방식으로 적용하므로써 기존의 공정들을 생략할 수가 있다.
따라서, 디바이스 양산시에 비용절감 및 생산효율 측면에서 상당한 효과를 얻을 수 있을 뿐만 아니라 CMP 또는 건식방식에 의한 폴리실리콘 에치백 공정시에 필연적으로 발생하는 디싱 현상을 최소화할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (4)
- 반도체기판상에 게이트와 하드마스크층을 형성하는 단계;상기 하드마스크층과 게이트측면에 스페이서를 형성하는 단계;상기 기판 전체 구조의 상면에 층간절연막을 형성한후 이를 선택적으로 제거하여 상기 반도체기판상면을 노출시키는 랜딩플러그 콘택홀을 형성하는 단계;상기 랜딩플러그콘택홀을 포함한 층간절연막상에 랜딩플러그 형성용 폴리실리콘층을 형성하는 단계; 및습식용액을 이용한 스핀 RPM 방식을 통해 상기 폴리실리콘층과 층간절연막을 선택적으로 제거하여 랜딩플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 랜딩플러그 형성방법.
- 제1항에 있어서, 상기 습식용액으로는 암모니아 계열의 용액을 사용하는 것을 것을 특징으로하는 반도체소자의 랜딩플러그 형성방법.
- 제2항에 있어서, 상기 암모니아 계열의 용액으로는 NH4OH + H2O2+ H2O를 포함하는 것을 특징으로 하는 반도체소자의 랜딩플러그 형성방법.
- 제1항에 있어서, 상기 스핀 RPM 방식을 이용하는 경우에 RPM 50∼200 조건을사용하는 것을 특징으로하는 반도체소자의 랜딩플러그 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020084405A KR20040057638A (ko) | 2002-12-26 | 2002-12-26 | 반도체소자의 랜딩 플러그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020084405A KR20040057638A (ko) | 2002-12-26 | 2002-12-26 | 반도체소자의 랜딩 플러그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040057638A true KR20040057638A (ko) | 2004-07-02 |
Family
ID=37350199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020084405A KR20040057638A (ko) | 2002-12-26 | 2002-12-26 | 반도체소자의 랜딩 플러그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040057638A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680953B1 (ko) * | 2004-12-27 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 도전 플러그 형성방법 |
| KR20210001216U (ko) | 2019-11-22 | 2021-06-01 | 이선주 | 접이식 다용도 휴대용 테이블 |
-
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- 2002-12-26 KR KR1020020084405A patent/KR20040057638A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680953B1 (ko) * | 2004-12-27 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 도전 플러그 형성방법 |
| KR20210001216U (ko) | 2019-11-22 | 2021-06-01 | 이선주 | 접이식 다용도 휴대용 테이블 |
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| E902 | Notification of reason for refusal | ||
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