KR20080002487A - 반도체 소자의 랜딩 플러그 형성방법 - Google Patents
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Abstract
본 발명은 랜딩 플러그의 형성을 완성하기 위한 CMP 공정시 주변회로 영역의 게이트 과다손실을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 랜딩 플러그 형성방법을 개시한다. 개시된 본 발명의 랜딩 플러그 형성방법은, 셀 영역 및 주변회로 영역으로 구획되며, 상기 셀 영역과 주변회로 영역에 수 개의 하드마스크를 포함한 게이트 및 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 셀 영역의 층간절연막을 식각하여 수 개의 게이트 및 기판의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 셀 영역의 하드마스크가 노출되도록 상기 폴리실리콘막을 CMP하는 단계;를 포함하는 반도체 소자의 랜딩 플러그 형성방법에 있어서, 상기 폴리실리콘막을 CMP하기 전, 상기 폴리실리콘막 상에 베리어용 질화막을 형성하여 상기 CMP로 인한 주변회로 영역의 게이트 과다손실이 방지되도록 하는 것을 특징으로 한다.
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 :반도체 기판 22 : 게이트절연막
23 : 게이트도전막 24 : 하드마스크막
25 : 게이트 26 : 스페이서
27 : 층간절연막 HL : 랜딩 플러그용 콘택홀
28 : 폴리실리콘막 29 : 베리어용 질화막
30 : 랜딩 플러그
본 발명은 반도체 소자의 랜딩 플러그 형성방법에 관한 것으로, 보다 상세하 게는, 랜딩 플러그의 형성을 완성하기 위한 CMP 공정시 주변회로 영역에 형성된 게이트의 과다손실을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 랜딩 플러그 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 상,하부 패턴들간, 특히 기판의 접합 영역과 비트라인간 및 기판의 접합 영역과 캐패시터간의 전기적 연결에 어려움을 겪게 되었다. 이에 따라, 최근의 반도체 제조 공정에서는 자기정렬콘택(Self Aligned Contact : 이하 SAC)을 통해 접합 영역 상에 랜딩 플러그 콘택(Landing Plug Contact)를 형성함으로써, 이러한 랜딩 플러그 콘택에 의해 상,하부 패턴들간의 안정적인 전기적 연결이 이루어지도록 하고 있다.
이하에서는, 도 1a 및 도 1c를 참조하여 종래의 랜딩 플러그 형성방법을 설명하도록 한다.
도 1a를 참조하면, 셀 영역과 주변회로 영역으로 구획된 반도체 기판(1)의 각 영역에 게이트절연막(2), 게이트도전막(3) 및 하드마스크막(4)의 적층 구조로 이루어진 수 개의 게이트(5)들을 형성한 후, 상기 게이트(5)의 양측벽에 스페이서(6)를 형성한다. 그런 다음, 상기 기판(1) 결과물에 대해 고농도 이온주입을 수행해서 게이트(5) 양측의 기판(1) 표면 내에 접합 영역(도시안됨)을 형성한다.
여기서, 상기 게이트절연막(2)은 산화막으로 형성하고, 게이트도전막(3)은 폴리실리콘막과 텅스텐막의 적층막으로 형성하며, 하드마스크막(4)과 스페이서(6)는 질화막으로 형성한다.
도 1b를 참조하면, 상기 셀 영역과 주변회로 영역에 형성된 게이트(5)들을 덮도록 기판(1) 전면 상에 층간절연막(7)을 형성한다. 계속해서, 상기 층간절연막(7) 상에 셀 영역의 랜딩 플러그 콘택 예정 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴을 이용해서 노출된 층간절연막(7) 부분을 식각하여 셀 영역의 게이트(5) 및 게이트(5)들 사이의 접합 영역을 동시에 노출시키는 랜딩플러그용 콘택홀(HL)을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴이 제거된 상태에서, 상기 랜딩플러그용 콘택홀을 매립하도록 기판(1) 셀 영역에 랜딩 플러그용 폴리실리콘막을 증착한 후, 상기 셀 영역에 형성된 게이트의 하드마스크막이 노출되도록 상기 폴리실리콘막을 에치백한다.
계속해서, 상기 에치백된 폴리실리콘막의 표면에 대해 실리카(Silica) 슬러리(Slurry)를 사용하여 제1CMP 공정을 수행한 다음, 상기 제1CMP가 수행된 기판(1) 결과물에 대해 ULCAP(Ultra Low Concentration Abrasive Polishing)용 슬러리(Slurry)를 사용하여 제2CMP 공정을 수행하여 셀 영역에 랜딩 플러그(Landing Plug, 8)를 형성한다.
그러나, 전술한 종래기술의 경우에는 랜딩 플러그(8)의 형성을 완성하기 위한 CMP 공정시 주변회로 영역에 형성된 게이트(5)의 과다손실이 유발되어 소자 신뢰성 및 수율이 저하된다는 문제점이 있다.
이하에서는, 상기 주변회로 영역에 형성된 게이트(5)의 과다손실을 좀더 자세하게 설명하도록 한다.
상기 셀 영역에는 주변회로 영역 보다 많은 수의 게이트(5)들이 형성되므로, 상기 주변회로 영역에는 셀 영역에 비해 상대적으로 낮은 두께의 층간절연막(7)이 형성되어 단차가 발생한다. 또한, 상기 셀 영역에는 랜딩 플러그용 콘택홀(HL)을 매립하기 위한 폴리실리콘막이 증착되므로 셀 영역과 주변회로 영역의 단차는 더욱 증가하며, 이로 인해, 상기 셀 영역에 형성된 게이트(5)의 하드마스크막(4)이 노출되도록 수행되는 에치백 공정시 셀 영역보다 낮은 두께의 층간절연막(7)이 형성된 주변회로 영역에서는 하드마스크막(4)의 손실이 발생된다. 게다가, 후속으로 진행되는 2회의 CMP 공정시 상기 주변회로 영역의 하드마스크막(4)은 더욱 많이 손실되므로 상기 하드마스크막 하부에 형성된 게이트도전막(3)의 노출을 유발하여 주변회로 영역의 게이트가 과다손실된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 랜딩 플러그의 형성을 완성하기 위한 CMP 공정시 주변회로 영역의 게이트 과다손실을 방지할 수 있는 반도체 소자의 랜딩 플러그 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 주변회로 영역의 게이트 과다손실을 방지함으로써 소자 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 랜딩 플러그 형성방법을 제공함에 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 랜딩 플러그 형성방법은, 셀 영역 및 주변회로 영역으로 구획되며, 상기 셀 영역과 주변회로 영역 에 수 개의 하드마스크를 포함한 게이트 및 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 셀 영역의 층간절연막을 식각하여 수 개의 게이트 및 기판의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 셀 영역의 하드마스크가 노출되도록 상기 폴리실리콘막을 CMP하는 단계;를 포함하는 반도체 소자의 랜딩 플러그 형성방법에 있어서, 상기 폴리실리콘막을 CMP하기 전, 상기 폴리실리콘막 상에 베리어용 질화막을 형성하여 상기 CMP로 인한 주변회로 영역의 게이트 과다손실이 방지되도록 하는 것을 특징으로 한다.
여기서, 상기 폴리실리콘막 상에 베리어용 질화막을 형성하기 전, 상기 셀 영역의 하드마스크가 노출되도록 상기 폴리실리콘막의 표면을 에치백(Etch Back)하는 단계;를 더 포함한다.
상기 베리어용 질화막은 200∼300Å의 두께로 형성한다.
상기 폴리실리콘막의 CMP는 상기 셀 영역의 하드마스크가 노출되도록 수행되는 제1CMP와 상기 주변회로 영역의 베리어용 질화막이 완전히 제거되도록 수행되는 제2CMP의 2단계로 수행된다.
상기 제1CMP는 실리카 슬러리를 사용하여 수행된다.
상기 제2CMP는 순수:세리아 슬러리가 50:1 비율로 희석된 세리아 슬러리를 사용하여 수행된다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 랜딩 플러그 형성방법은, 반도체 기판의 셀 영역과 주변회로 영역에 게이트절연막, 게이트 도전막 및 하드마스크막의 적층막으로 이루어진 수 개의 게이트들을 형성하는 단계; 상기 게이트들이 형성된 기판 상에 층간절연막을 형성하는 단계; 상기 셀 영역의 층간절연막을 식각하여 수 개의 게이트 및 기판의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 셀 영역의 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 상기 셀 영역의 하드마스크막이 노출되도록 에치백하는 단계; 상기 에치백된 기판 전면 상에 베리어용 질화막을 형성하는 단계; 상기 셀 영역의 베리어용 질화막이 완전히 제거되어 하드마스크막이 노출되도록 베리어용 질화막의 표면에 대해 제1CMP를 수행하는 단계; 및 상기 주변회로 영역의 베리어용 질화막을 완전히 제거되도록 제1CMP가 수행된 기판 표면에 대해 제2CMP를 수행하는 단계;를 포함한다.
여기서, 상기 베리어용 질화막은 200∼300Å의 두께로 형성한다.
상기 제1CMP는 실리카 슬러리를 사용하여 수행된다.
상기 제2CMP는 순수:세리아 슬러리가 50:1 비율로 희석된 세리아 슬러리를 사용하여 수행된다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 랜딩 플러그 형성방법에 관한 것으로서, 상기 랜딩 플러그용 물질로 형성된 폴리실리콘막 상에 베리어용 질화막을 형성한 다음, 상기 베리어용 질화막과 폴리실리콘막에 대해 CMP(Chemical Mechanical Polishing) 공정을 수행하여 셀 영역에 랜딩 플러그를 형성한다.
이렇게 하면, 상기 CMP 공정시 상기 베리어용 질화막이 베리어 역할을 함으로써 주변회로 영역에 형성된 게이트의 과다손실을 방지할 수 있으며, 이를 통해, 소자 신뢰성 및 수율을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 셀 영역 및 주변회로 영역으로 구획된 반도체 기판(21) 상에 게이트절연막(22), 게이트도전막(23) 및 하드마스크막(24)을 차례로 증착한다. 여기서, 상기 게이트절연막(22)은 산화막으로 형성하고, 게이트도전막(23)은 폴리실리콘막과 텅스텐막의 적층막으로 형성하며, 하드마스크막(24)은 질화막으로 형성한다.
그 다음, 상기 하드마스크막(24)과 게이트도전막(23) 및 게이트절연막(22)을 식각하여 상기 셀 영역과 주변회로 영역의 기판(21) 상에 게이트(25)들을 형성한 후, 상기 게이트(25)의 양측벽에 질화막 재질의 스페이서(26)를 형성한다. 이어서, 상기 게이트(25)의 양측 기판(21) 내에 이온주입을 수행하여 접합 영역(도시안됨)을 형성한다.
도 2b를 참조하면, 상기 접합 영역이 형성된 기판(21) 셀 영역과 주변회로 영역에 상기 게이트(25)들을 덮도록 층간절연막(27)을 증착한다. 이때, 상기 층간(27)절연막은 셀 영역과 주변회로 영역에 형성된 게이트(25)들의 밀도차로 인하여 단차를 갖고 형성된다.
도 2c를 참조하면, 상기 셀 영역의 층간절연막(27) 상에 랜딩 플러그 형성 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴에 의해 노출된 층간절연막(27)을 식각하여 수 개의 게이트(25) 및 기판(21)의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀(HL)을 형성한다. 이어서, 상기 마스크패턴을 제거한다.
도 2d를 참조하면, 상기 셀 영역의 랜딩 플러그용 콘택홀(HL)을 매립하도록 층간절연막(27) 상에 폴리실리콘막(28)을 증착한다. 여기서, 상기 폴리실리콘막(28)은 셀 영역에만 형성되므로 상기 셀 영역과 주변회로 영역의 단차는 더욱 증가한다.
도 2e를 참조하면, 상기 셀 영역에 형성된 게이트(25) 상부의 하드마스크막(24)이 노출되도록 상기 폴리실리콘막(28)의 표면에 대해 에치백(Etch Back) 공정을 수행한다. 이때, 상기 에치백 공정시 셀 영역과 주변회로 영역의 단차로 인하여 주변회로 영역에 형성된 게이트(25)의 하드마스크막(24)이 약간 손실되며, 상기 단차가 어느 정도 완화된다.
도 2f를 참조하면, 상기 에치백된 폴리실리콘막(28)을 포함한 기판(21) 결과물 상에 상기 셀 영역과 주변회로 영역의 단차, 예컨데, 200∼300Å 정도의 두께로 베리어용 질화막(29)을 형성한다. 여기서, 상기 베리어용 질화막(29)은 후속으로 진행될 2회의 CMP 공정시 주변회로 영역의 게이트(25) 과다손실을 방지하기 위해 형성해 주는 것이다.
도 2g를 참조하면, 상기 베리어용 질화막(29)의 표면에 대해 상기 셀 영역에 형성된 게이트(25) 상부의 하드마스크막(24)이 노출되도록 제1CMP 공정을 수행한다. 이때, 상기 제1CMP는 연마재로 실리카 슬러리를 사용한다. 여기서, 상기 제1CMP를 통해 셀 영역에 형성된 베리어용 질화막은 완전히 제거되어 하드마스크막(24)이 노출되며, 주변회로 영역에 형성된 베리어용 질화막(29)은 잔류하여 상기 셀 영역과 주변회로 영역의 단차가 제거된다.
도 2h를 참조하면, 상기 제1CMP 공정이 수행된 기판(21) 결과물에 대해 상기 주변회로 영역에 잔류된 베리어용 질화막이 제거되도록 제2CMP 공정을 수행하여 셀 영역에 랜딩 플러그(Landing Plug, 30)를 형성한다. 이때, 상기 제2CMP는 ULCAP(Ultra Low Concentration Abrasive Polishing)용 슬러리, 즉, 순수(DI water)와 세리아 연마제(ceria abrasive)가 50:1 비율로 희석된 세리아 슬러리를 연마재로 사용한다.
여기서, 본 발명은 상기 제1 및 제2CMP 공정시 베리어용 질화막이 식각정지막 역할을 함으로써 주변회로 영역에 형성된 게이트 상부의 하드마스크막이 더이상 손실되는 것을 방지할 수 있으며, 이를 통해, 상기 하드마스크막 하부에 형성된 게이트도전막이 노출되는 것을 방지할 수 있다. 따라서, 상기 게이트도전막의 노출로 인해 유발되는 주변회로 영역에 형성된 게이트의 과다손실을 방지하여 소자 신뢰성 및 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 랜딩 플러그를 형성하기 위한 CMP(Chemical Mechanical Polishing) 공정을 수행하기 전에 베리어용 질화막을 형성함으로써 상기 CMP 공정시 주변회로 영역에 형성된 게이트의 과다손실을 방지할 수 있다.
따라서, 본 발명은 게이트의 과다손실을 방지함으로써 소자 신뢰성 및 수율을 향상시킬 수 있다.
Claims (10)
- 셀 영역 및 주변회로 영역으로 구획되며, 상기 셀 영역과 주변회로 영역에 수 개의 하드마스크를 포함한 게이트 및 접합 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 셀 영역의 층간절연막을 식각하여 수 개의 게이트 및 기판의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 및 상기 셀 영역의 하드마스크가 노출되도록 상기 폴리실리콘막을 CMP하는 단계;를 포함하는 반도체 소자의 랜딩 플러그 형성방법에 있어서,상기 폴리실리콘막을 CMP하기 전, 상기 폴리실리콘막 상에 베리어용 질화막을 형성하여 상기 CMP로 인한 주변회로 영역의 게이트 과다손실이 방지되도록 하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘막 상에 베리어용 질화막을 형성하기 전, 상기 셀 영역의 하드마스크가 노출되도록 상기 폴리실리콘막의 표면을 에치백(Etch Back)하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 1 항에 있어서,상기 베리어용 질화막은 200∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘막의 CMP는 상기 셀 영역의 하드마스크가 노출되도록 수행되는 제1CMP와 상기 주변회로 영역의 베리어용 질화막이 완전히 제거되도록 수행되는 제2CMP의 2단계로 수행되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 4 항에 있어서,상기 제1CMP는 실리카 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 4 항에 있어서,상기 제2CMP는 순수:세리아 슬러리가 50:1 비율로 희석된 세리아 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 반도체 기판의 셀 영역과 주변회로 영역에 게이트절연막, 게이트도전막 및 하드마스크막의 적층막으로 이루어진 수 개의 게이트들을 형성하는 단계;상기 게이트들이 형성된 기판 상에 층간절연막을 형성하는 단계;상기 셀 영역의 층간절연막을 식각하여 수 개의 게이트 및 기판의 접합 영역 부분을 동시에 노출시키는 랜딩 플러그용 콘택홀을 형성하는 단계;상기 콘택홀을 매립하도록 셀 영역의 층간절연막 상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 상기 셀 영역의 하드마스크막이 노출되도록 에치백하는 단계;상기 에치백된 기판 전면 상에 베리어용 질화막을 형성하는 단계;상기 셀 영역의 베리어용 질화막이 완전히 제거되어 하드마스크막이 노출되도록 베리어용 질화막의 표면에 대해 제1CMP를 수행하는 단계; 및상기 주변회로 영역의 베리어용 질화막을 완전히 제거되도록 제1CMP가 수행된 기판 표면에 대해 제2CMP를 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 7 항에 있어서,상기 베리어용 질화막은 200∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 7 항에 있어서,상기 제1CMP는 실리카 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
- 제 7 항에 있어서,상기 제2CMP는 순수:세리아 슬러리가 50:1 비율로 희석된 세리아 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060061351A KR20080002487A (ko) | 2006-06-30 | 2006-06-30 | 반도체 소자의 랜딩 플러그 형성방법 |
Applications Claiming Priority (1)
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| KR1020060061351A KR20080002487A (ko) | 2006-06-30 | 2006-06-30 | 반도체 소자의 랜딩 플러그 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080002487A true KR20080002487A (ko) | 2008-01-04 |
Family
ID=39214268
Family Applications (1)
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| KR1020060061351A KR20080002487A (ko) | 2006-06-30 | 2006-06-30 | 반도체 소자의 랜딩 플러그 형성방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101030663B1 (ko) * | 2008-06-27 | 2011-04-20 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| CN110098109B (zh) * | 2019-05-14 | 2021-03-26 | 上海集成电路研发中心有限公司 | 金属栅极及其制造方法 |
-
2006
- 2006-06-30 KR KR1020060061351A patent/KR20080002487A/ko not_active Application Discontinuation
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