KR101030663B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 반도체 기판상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트들을 형성하되, 상기 반도체 기판의 제2 영역에 형성되는 상기 게이트의 폭은 상기 반도체 기판의 제1 영역에 형성되는 상기 게이트의 폭보다 넓게 형성되는 단계와, 상기 게이트들 사이의 공간에 절연막을 형성하는 단계와, 상기 하드 마스크막을 제거하여 상기 게이트들 상에 상기 절연막으로 한정되는 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 상기 절연막 상에 상기 제2 영역의 트렌치의 단차를 유지할 수 있는 두께로 도전막을 형성하는 단계와, 상기 도전막 상에 버퍼막을 형성하되, 상기 제2 영역에 형성된 상기 버퍼막의 바닥면은 상기 트렌치 입구보다 낮게 형성하는 단계 및 상기 버퍼막과 상기 도전막에 대해 평탄화 공정을 실시하여 상기 트렌치에 게이트 전극막을 형성하는 단계를 포함하기 때문에, 신뢰성있는 반도체 소자의 금속 배선 형성이 가능하다.
다마신 방법, 버퍼막, 트렌치, 평탄화 공정

Description

반도체 소자의 금속 배선 형성 방법{Method of forming metal line of semiconductor devices}
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 다마신(damascene) 방법을 이용한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 금속 배선은 반도체 소자에 형성된 여러 요소들을 전기적으로 연결시켜주는 상호 연결선으로써 형성되며, 반도체 소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 형성하는 것이 점차 중요한 이슈가 되고 있다.
금속 배선 형성 물질로써 사용되는 금속 물질들은 대체적으로 식각 특성이 불량하여 금속막에 대해 직접 식각하여 패터닝하는 공정은 일반적인 금속 배선 형성 공정에 적용하기 어렵다. 즉, 고단차비를 가지는 금속 배선의 형성시 금속 배선의 CD 균일도(critical dimension uniformity), 라인 식각 프로파일(line etch profile) 및 포토 레지스트의 식각 선택비 등에서 만족할만한 결과를 얻기 힘들다. 이러한 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다.
통상적인 다마신 금속 배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속막을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 이용하여 트렌치 절연막 상부에 있는 금속막을 제거한다. 이로써, 각각의 트렌치에 금속막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다.
그런데, 화학 기계적 연마 방법은 평탄화 대상막이 노출된 표면적에 따라 식각되는 정도가 달라지는 디싱 현상이 필연적으로 발생한다. 디싱 현상으로 인하여, 평탄화 공정 중에 노출되는 평탄화 대상막의 표면적이 넓은 곳은 표면적이 좁은 곳보다 더욱 많이 식각된다. 이로 인하여, 반도체 기판상에 형성되는 금속 배선의 두께가 불균일하게 형성하게 되어 반도체 소자의 특성이 열화될 수 있다.
본 발명은 금속 배선을 형성할 때 폭이 넓은 트렌치에 금속막을 형성하고 금속막에 대해 평탄화 공정을 실시하는 다마신 공정의 경우, 트렌치의 단차를 따라 금속막을 형성하고 트렌치에 형성된 금속막 상에 트렌치 입구보다 낮은 높이로 버퍼막을 형성한 뒤 버퍼막과 금속막에 대해 동시에 평탄화 공정을 실시함으로써, 평탄화 공정 중에 노출되는 금속막의 표면적이 버퍼막으로 인하여 감소된다.
본 발명의 일측면에 따른 반도체 소자의 금속 배선 형성 방법은, 반도체 기판상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트들을 형성하되, 상기 반도체 기판의 제2 영역에 형성되는 상기 게이트의 폭은 상기 반도체 기판의 제1 영역에 형성되는 상기 게이트의 폭보다 넓게 형성되는 단계와, 상기 게이트들 사이의 공간에 절연막을 형성하는 단계와, 상기 하드 마스크막을 제거하여 상기 게이트들 상에 상기 절연막으로 한정되는 트렌치를 형성하는 단계와, 상기 트렌치를 포함하는 상기 절연막 상에 상기 제2 영역의 트렌치의 단차를 유지할 수 있는 두께로 도전막을 형성하는 단계와, 상기 도전막 상에 버퍼막을 형성하되, 상기 제2 영역에 형성된 상기 버퍼막의 바닥면은 상기 트렌치 입구보다 낮게 형성하는 단계 및 상기 버퍼막과 상기 도전막에 대해 평탄화 공정을 실시하여 상기 트렌치에 게이트 전극막을 형성하는 단계를 포함하는 특징이 있다.
상기 버퍼막은 SOG 절연막 또는 USG절연막으로 형성한다. 상기 버퍼막을 형 성한 뒤 상기 버퍼막에 대해 열처리 공정을 실시하는 단계를 더욱 포함한다. 상기 열처리 공정시 온도를 높일수록 상기 평탄화 공정시 상기 버퍼막의 식각율이 낮아진다. 상기 버퍼막은 HDP 절연막으로 형성한다. 상기 버퍼막은 500∼3000Å의 두께로 형성한다. 상기 도전막은 텅스텐막, 알루미늄막 및 구리막 중 어느 하나를 포함한다. 상기 도전막은 300∼500Å의 두께로 형성한다. 상기 평탄화 공정의 폭표 높이는 상기 제2 영역의 상기 트렌치에 형성된 상기 버퍼막이 잔류할 수 있도록 설정한다.
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본 발명의 반도체 소자의 금속 배선 형성 방법에 따르면, 폭이 넓고 깊이가 얕은 트렌치에 다마신 방법으로 금속 배선을 형성할 때 디싱 현상을 감소시켜 목표 두께를 갖는 금속 배선을 형성할 수 있다. 또한, 폭이 좁은 트렌치와 폭이 넓은 트렌치에 동시에 다마신 방법으로 금속 배선을 형성할 때에도 유사한 두께의 금속 배선을 각각 에 형성할 수 있다. 이에 따라 더욱 신뢰성있는 반도체 소자의 금속 배선 형성이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 이하에서는 반도체 소자 중 플래시 메모리 소자를 형성하는 공정 중 금속 배선의 일종인 워드 라인으로써 게이트 전극막의 형성 방법을 일실시예로써 설명한다.
도 1a를 참조하면, 제1 영역(A)과 제2 영역(B)을 포함하는 반도체 기판(102)이 제공된다. 제1 영역(A)은 드레인 선택 라인, 소스 선택 라인 및 워드 라인을 포함하는 게이트들이 형성되는 메모리 셀 영역이며, 제2 영역(B)은 제1 영역(A)에 형성된 게이트들을 구동하는 주변 회로가 형성되는 주변 회로 영역이다, 이때, 제1 영역(A)에 형성되는 게이트들은 폭이 좁고 게이트들 사이의 간격이 좁게 형성되는 반면에, 제2 영역(B)에 형성되는 게이트들은 제1 영역(A)에 형성되는 게이트들에 비해 폭이 넓고 게이트들 사이의 간격이 넓게 형성된다. 즉, 제2 영역(B)은 제1 영역(A)에 비해 형성되는 패턴의 밀도가 낮다.
반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 제1 영역(A)에 형성되는 게이트 절연막(104)은 터널 절연막이고, 제2 영역(B)에 형성되는 게이트 절연 막(104) 중 일부는 제1 영역(A)에 형성되는 게이트 절연막(104)에 비해 두껍게 형성된다. 제2 영역(B)에 형성되는 트랜지스터 중 일부는 제1 영역(A)에 형성되는 트랜지스터에 비해 높은 전압이 인가되기 때문이다. 게이트 절연막(104) 상에는 플로팅 게이트용 제1 도전막(106)을 형성한다. 제1 도전막(106)은 폴리 실리콘막으로 형성할 수 있다.
그리고, 도면에는 도시하지 않았지만, 반도체 기판(102)의 소자 분리 영역 상의 제1 도전막(106), 게이트 절연막(104)을 식각하고 반도체 기판(102)의 일부를 식각하여 트렌치(도시하지 않음)를 형성한다. 그리고, 트렌치(도시하지 않음)에 절연막을 형성하여 반도체 기판(102)의 소자 분리 영역에 소자 분리막(도시하지 않음)을 형성한다. 소자 분리막(도시하지 않음)은 활성 영역을 한정한다.
이어서, 소자 분리막(도시하지 않음)을 포함하는 제1 도전막(106) 상에 유전체막(108)을 형성한다. 유전체막(108)은 플래시 메모리 소자에서 플로팅 게이트와 콘트롤 게이트 사이를 절연시킨다. 한편, 제1 영역(A)에서 드레인 선택 라인 또는 소스 선택 라인이 형성될 영역(도시하지 않음) 또는 제2 영역(A)에서 게이트가 형성될 영역의 유전체막(108) 일부가 제거될 수 있다. 이는 유전체막(108)의 상하부에 형성된 게이트용 도전막들을 전기적으로 연결해주기 위함이다. 이때, 유전체막(108) 하부의 제1 도전막(106)이 일부 제거될 수 있다.
그리고, 유전체막(108) 상에 콘트롤 게이트용 제2 도전막(110)을 형성한다. 제2 도전막(110)은 폴리 실리콘막으로 형성할 수 있다. 제2 도전막(110) 상에는 게이트 패턴 식각용 하드 마스크막(112)이 형성된다. 하드 마스크막(112)은 하부에 형성된 제2 도전막(110) 내지 반도체 기판(102)과 식각 선택비가 다른 물질막, 예를 들면 질화막으로 형성한다.
도 1b를 참조하면, 하드 마스크막(112) 상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 그리고, 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 하드 마스크막(112), 제2 도전막(110), 유전체막(108), 제1 도전막(106) 및 게이트 절연막(104)을 식각하여 패터닝한다. 이로써, 제1 영역(A)과 제2 영역(B)에는 다수의 게이트들이 형성된다. 이때, 전술한 바와 같이 제1 영역(A)에 형성되는 게이트들은 폭이 좁고 게이트들 사이의 간격이 좁게 형성되는 반면에, 제2 영역(B)에 형성되는 게이트들은 제1 영역(A)에 형성되는 게이트들에 비해 폭이 넓고 게이트들 사이의 간격이 넓게 형성된다.
도 1c를 참조하면, 게이트들을 포함하는 반도체 기판(102) 상에 제1 절연막(114)을 형성하여 게이트들 사이의 공간에 제1 절연막(114)을 형성한다. 그리고 하드 마스크막(112)을 정지막으로 사용하는 평탄화 공정을 실시하여 게이트들 사이의 공간에만 제1 절연막(114)이 잔류하도록 한다.
도 1d를 참조하면, 노출된 하드 마스크막(112)을 제거한다. 이로써, 게이트들 상에 자가 정렬(self-align)로 형성된 트렌치들이 형성된다. 이때 형성되는 트렌치들은 트렌치의 폭에 대응하여 형성되기 때문에, 제2 영역(B)에 형성되는 트렌치의 폭은 제1 영역(A)에 형성되는 트렌치의 폭보다 넓게 형성된다. 또한, 트렌치의 깊이는 제거된 하드 마스크막(112)의 두께와 대응하여 300∼500Å으로 형성된다.
이와 같이 형성된 트렌치에는 게이트 전극막을 형성한다. 게이트 전극막은 저항이 낮은 금속막, 예를 들면 텅스텐막, 알루미늄막 또는 구리막으로 트렌치를 메운 뒤 금속막 상부에 대해 평탄화 공정을 실시하여 트렌치에만 금속막을 잔류시켜 형성한다. 그런데, 이러한 평탄화 공정은 식각되는 금속막의 폭, 즉 트렌치의 폭에 따라 식각되는 정도가 차이나는 디싱 현상이 발생한다. 이에, 제2 영역(B)에 형성된 트렌치에 잔류하는 금속막의 두께는 제1 영역(A)에 형성된 트렌치에 잔류하는 금속막의 두께보다 200∼300Å 정도 더욱 얇게 형성되어 제2 영역(B)에 형성된 게이트 전극막의 두께가 비정상적으로 얇게 형성되는 문제점이 있다. 즉, 이러한 문제점은 깊이가 얕고 폭이 넓은 트렌치에 금속막을 형성하기 위하여 실시하는 평탄화 공정 중에 빈번하게 발생할 수 있다.
따라서, 본 발명은 제2 영역(B)에서 깊이가 얕고 폭이 넓은 트렌치에 금속막을 형성하고 평탄화 공정을 실시하여 형성되는 게이트 전극막의 두께 손실을 최소화할 수 있도록 게이트 전극막을 형성한다. 이를 하기에서 상세하게 설명한다.
도 1e를 참조하면, 제1 절연막(114)을 포함하는 트렌치 상부에 도전막(116)을 형성한다. 도전막(116)은 금속막, 예를 들면 텅스텐막, 알루미늄막, 또는 구리막으로 형성한다. 도전막(116)은 제2 영역(B)에서 트렌치로 인한 단차, 즉 제1 절연막(114)으로 인한 단차가 유지될 수 있는 두께로 형성한다. 특히 제2 영역(B)의 트렌치의 저면에 형성된 도전막(116)의 상부 높이는 트렌치 입구, 즉 제1 절연막(114)의 상부 높이보다 낮게 형성한다. 한편, 제1 영역(A)에 형성된 트렌치는 폭이 좁기 때문에 제1 영역(A)에 형성된 트렌치에는 도전막(116)으로 메워진다.
도 1f를 참조하면, 도전막(116) 상에 버퍼막(118)을 형성한다. 특히, 버퍼막(118)은 제2 영역(B)의 트렌치에 형성된 도전막(116) 사이의 공간을 메우며, 제2 영역(B)의 트렌치에 형성된 버퍼막(118)의 바닥면은 제2 영역(B)의 트렌치 입구보다 낮은 높이로 형성된다. 버퍼막(118)은 도전막(116)과 식각 선택비가 다른 물질막, 예를 들면 절연막을 형성한다. 이러한 절연막은 SOG(Spin On lass) 절연막, HDP 절연막, USG(Undoped SiO2) 절연막 등 스텝 커버리지가 우수한 절연막을 포함한다. 버퍼막(118)은 500∼3000Å의 두께로 형성한다.
이후에, SOG(Spin On lass) 절연막, USG(Undoped SiO2) 절연막 등으로 버퍼막(118)을 형성하였을 경우, 버퍼막(118)에 대해 큐어링 공정을 실시한다. 큐어링 공정은 버퍼막(118)에 대한 열처리 공정으로 실시되는데, 열처리시 온도에 따라 버퍼막(118)의 식각율을 변동될 수 있다. 즉, 버퍼막(118)에 대한 큐어링 공정시 열처리 온도를 높일수록 버퍼막(118)이 더욱 치밀하게 되어 버퍼막(118)의 식각율이 낮아진다.
도 1g를 참조하면, 도전막(116)이 노출될 때까지 도전막(116) 상에 형성된 버퍼막(118)에 대해 평탄화 공정을 실시하여 제거한다. 이때, 제2 영역(B)의 트렌치에 형성된 버퍼막(118)은 잔류한다.
도 1h를 참조하면, 제1 절연막(114)이 노출될 때까지 평탄화 공정을 연속적으로 실시하여 트렌치에만 도전막(116)이 잔류하도록 한다. 이때, 평탄화 공정의 목표 높이는 제2 영역(B)의 트렌치에 형성된 도전막(116) 상의 버퍼막(118)이 일부 잔류할 수 있도록 설정한다. 이 경우, 노출되는 제1 절연막(114)이 일부 제거될 수도 있다.
이때, 제2 영역(B)의 트렌치에 잔류하는 버퍼막(118)은 평탄화 공정 중에 노출되는 도전막(116)의 면적을 제1 영역(A)의 트렌치에 형성되어 평탄화 공정 중에 노출되는 도전막(116)의 면적과 유사하도록 한다. 이에 따라 평탄화 공정 중에 제1 영역(A)과 제2 영역(B)에서 각각 노출되는 도전막(116)의 면적 차이로 인한 디싱 현상을 감소시켜 제2 영역(B)의 트렌치에 형성된 도전막(116)이 과도하게 제거되는 것을 방지할 수 있다. 이와 같이 트렌치에 잔류되어 게이트들 상에 형성된 도전막(116)은 게이트 전극막(116a)으로 형성된다.
도 1i를 참조하면, 게이트 전극막(116a)과 제1 절연막(114) 상에 또 다른 금속 배선을 형성하기 위한 제2 절연막(120)을 형성한다.
한편, 본 발명은 게이트 전극막을 형성하는 공정을 일례로 설명하였지만, 이에 한정하지 않고 절연막 상에 트렌치를 형성하고 트렌치에 도전막을 형성한 뒤 도전막에 대해 평탄화 공정을 실시하여 금속 배선을 형성하는 모든 다마신 방법을 이용한 반도체 소자의 금속 배선 형성 공정에 적용 가능함은 당연하다. 이러한 경우에도 본 발명과 같이 넓은 폭으로 형성된 트렌치에 다마신 방법으로 금속 배선을 형성할 때 평탄화 공정중에 노출되는 도전막의 표면적을 감소시켜 디싱 현상을 방지함으로써 금속 배선이 과도하게 식각되는 문제점을 방지할 수 있다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 :반도체 기판 104 : 게이트 절연막
106 : 제1 도전막 108 : 유전체막
110 : 제2 도전막 112 : 하드 마스크막
114 : 제1 절연막 116 : 도전막
118 : 버퍼막 120 : 제2 절연막

Claims (11)

  1. 반도체 기판상에 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 하드 마스크막이 적층된 게이트들을 형성하되, 상기 반도체 기판의 제2 영역에 형성되는 상기 게이트의 폭은 상기 반도체 기판의 제1 영역에 형성되는 상기 게이트의 폭보다 넓게 형성되는 단계;
    상기 게이트들 사이의 공간에 절연막을 형성하는 단계;
    상기 하드 마스크막을 제거하여 상기 게이트들 상에 상기 절연막으로 한정되는 트렌치를 형성하는 단계;
    상기 트렌치를 포함하는 상기 절연막 상에 상기 제2 영역의 트렌치의 단차를 유지할 수 있는 두께로 도전막을 형성하는 단계;
    상기 도전막 상에 버퍼막을 형성하되, 상기 제2 영역에 형성된 상기 버퍼막의 바닥면은 상기 트렌치 입구보다 낮게 형성하는 단계; 및
    상기 버퍼막과 상기 도전막에 대해 평탄화 공정을 실시하여 상기 트렌치에 게이트 전극막을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  2. 제1항에 있어서,
    상기 버퍼막은 SOG 절연막 또는 USG절연막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  3. 제2항에 있어서,
    상기 버퍼막을 형성한 뒤 상기 버퍼막에 대해 열처리 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 금속배선 형성 방법.
  4. 제3항에 있어서,
    상기 열처리 공정시 온도를 높일수록 상기 평탄화 공정시 상기 버퍼막의 식각율이 낮아지는 반도체 소자의 금속배선 형성 방법.
  5. 제1항에 있어서,
    상기 버퍼막은 HDP 절연막으로 형성하는 반도체 소자의 금속배선 형성 방법.
  6. 제1항에 있어서,
    상기 버퍼막은 500∼3000Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  7. 제1항에 있어서,
    상기 도전막은 텅스텐막, 알루미늄막 및 구리막 중 어느 하나를 포함하는 반도체 소자의 금속배선 형성 방법.
  8. 제1항에 있어서,
    상기 도전막은 300∼500Å의 두께로 형성하는 반도체 소자의 금속배선 형성 방법.
  9. 제1항에 있어서,
    상기 평탄화 공정의 목표 높이는 상기 제2 영역의 상기 트렌치에 형성된 상기 버퍼막이 잔류할 수 있도록 설정하는 반도체 소자의 금속배선 형성 방법.
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