KR20100021881A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세히는 평탄화 공정 수행 방법에 관한 것이다. 본 발명은 반도체 소자 제조 방법에 있어서, 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여, 콘택플러그용 트렌치 및 상기 콘택플러그용 트렌치 사이에 위치하는 더미 패턴용 트렌치를 형성하는 단계; 상기 콘택플러그용 트렌치 및 더미 패턴용 트렌치가 형성된 결과물의 전체 구조 상에 도전막을 형성하는 단계; 상기 도전막이 형성된 결과물에 대해 상기 제1층간절연막이 노출될 때까지 1차평탄화 공정을 수행하여, 콘택플러그 및 더미 패턴을 형성하는 단계; 및 상기 콘택 플러그 및 더미 패턴이 형성된 결과물에 대해 상기 더미 패턴이 제거될 때까지 2차평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
콘택플러그, 비트라인, 더미 패턴
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 보다 상세히는 평탄화 공정 수행 방법에 관한 것이다.
최근 반도체 소자의 집적도 향상에 따라, 배선 물질로 구리(Cu)를 이용하는 것이 고려되고 있다. 구리를 이용하여 배선을 형성하는 경우, 신호 지연 감소, 크로스 토크 노이즈(cross talk noise) 감소, 신뢰성 향상 및 칩 면적 감소 등의 효과를 거둘 수 있다.
여기서, 구리로 이루어지는 배선을 형성하는 경우, 구리의 물질적 특성상 식각이 어렵기 때문에, 층간 절연막을 식각하여 배선용 트렌치를 형성한 후, 배선용 트렌치에 도전막을 매립하여 배선을 형성하는 다마신(damascene) 공법을 이용하여야 한다. 그러나, 종래기술에 따른 CMP(Chemical Mechanical Polishing) 공정에 의하면 디싱(dishing) 현상 또는 침식(erosion) 현상이 발생하는 문제점이 있기 때문에, 이를 이용하여 구리로 이루어진 배선을 형성하는데에는 한계가 있다. 이하, 도면을 참조하여 종래기술에 따른 배선 형성 방법 및 그 문제점을 구체적으로 살펴본 다.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(102)에 형성된 라인 형태의 소자분리막에 의해 활성 영역(101)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인이 구비된다. 이때, 활성 영역(101)의 소정 영역에는 제1방향으로 터널절연막 및 플로팅 게이트 전극이 형성되며, 상기 제2방향으로 콘트롤 게이트 전극이 형성된다.
도 2a 내지 도 2c는 종래기술에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 1의 제1방향(A-A') 단면도이다.
도 2a에 도시된 바와 같이, 기판(200) 상에 터널절연막(210), 플로팅 게이트 전극(220), 전하차단막(230) 및 콘트롤 게이트 전극(240)으로 이루어지는 게이트 패턴을 형성한다.
이어서, 게이트 패턴이 형성된 결과물의 전체 구조 상에 제1층간절연막(250)을 형성한 후, 제1층간절연막(250) 상에 콘택플러그를 위한 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 베리어로 제1층간절연막(250)을 식각하여 기판(200)을 노출시키는 콘택플러그용 트렌치를 형성한다.
이어서, 상기 콘택플러그용 트렌치가 형성된 결과물의 전체 구조 상에 콘택 플러그용 도전막(260)을 형성한다. 여기서, 콘택플러그용 도전막은 텅스텐(W)으로 이루어진다.
이어서, 콘택플러그용 도전막(260)이 형성된 결과물에 대해, 제1층간절연막(250)이 노출될 때까지 평탄화 공정을 수행함으로써, 콘택플러그(260A)를 형성한다.
이때, 평탄화 공정을 수행하는 과정에서, 콘택플러그용 도전막(260)과 제1층간절연막(250) 사이의 연마 선택비가 크기 때문에, 콘택 플러그(260A)의 상부에 디싱(dishing) 현상이 발생할 수 있다. 또한, 패턴의 밀도차가 큰 경우, 제1층간절연막(260A)의 침식(erosion) 현상이 발생할 수 있다. 이는, 콘택플러그(260A)가 형성된 결과물의 표면을 굴곡지게 하여 후속 비트라인 형성 공정에 영향을 주게 된다.
이와 같은 문제점은 낸드 플래시 소자와 같이 셀 영역과 주변회로 영역의 콘택플러그 밀도 차가 큰 경우, 더욱 심화된다. 즉, 콘택플러그 형성을 위한 평탄화 공정에서 디싱 및 침식 현상이 발생하게 되며, 셀 영역과 주변회로 영역이 맞닿은 지점에서는 콘택플러그의 밀도 변화가 크기 때문에, 층간절연막의 침식 현상이 더욱 심화되게 된다.
도 2c에 도시된 바와 같이, 콘택플러그(260A)가 형성된 결과물의 전체 구조 상에 제2층간절연막(미도시)을 형성한 후, 제2층간절연막을 선택적으로 식각하여 콘택플러그(260A)의 표면을 노출시키면서 제1방향으로 평행하게 확장되는 복수의 비트라인 트렌치를 형성한다.
이어서, 비트라인 트렌치가 형성된 결과물의 전체 구조 상에 비트라인용 도 전막을 형성한다. 여기서, 비트라인용 도전막은 구리(Cu)로 이루어진다. 이어서, 제2층간절연막의 표면이 노출될 때까지 평탄화 공정을 수행하여 제1방향으로 평행하게 확장되는 복수의 비트라인(270)을 형성한다.
그러나, 전술한 바와 같이, 디싱 및 부식 현상이 발생한 결과물 상에 제2층간절연막을 형성하는 경우, 제2층간절연막의 표면 또한 굴곡지게 되어 위치에 따라 제2층간절연막 표면의 높낮이가 상이하게 된다.
따라서, 비트라인용 도전막이 형성된 결과물에 대해 평탄화 공정을 수행하는 과정에서, 복수의 비트라인(270)을 완벽하게 분리(isolation) 시키기 위해서는 제2층간절연막의 가장 낮은 표면의 높이까지 평탄화 공정을 수행하여야 한다. 즉, 평탄화 공정에서의 연마 두께를 증가시켜야 한다.
또한, 비트라인(270) 형성을 위한 평탄화 과정에서의 연마 두께 증가를 고려하여 충분한 깊이로 비트라인용 트렌치를 형성하여야 한다. 그러나, 비트라인용 트렌치의 깊이를 증가시키는 경우, 비트라인용 트렌치의 종횡비가 증가되기 때문에, 비트라인용 도전막의 매립성이 저하되는 문제점이 발생하며, 이는 보이드(void)를 유발시키게 된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 콘택플러그 사이에 더미 패턴을 형성함으로써, 콘택플러그 형성을 위한 평탄화 공정시 디싱(dishing) 또는 침식(erosion)이 발생하는 것을 방지하는 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 소자 제조 방법에 있어서, 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여, 콘택플러그용 트렌치 및 상기 콘택플러그용 트렌치 사이에 위치하는 더미 패턴용 트렌치를 형성하는 단계; 상기 콘택플러그용 트렌치 및 더미 패턴용 트렌치가 형성된 결과물의 전체 구조 상에 도전막을 형성하는 단계; 상기 도전막이 형성된 결과물에 대해 상기 제1층간절연막이 노출될 때까지 1차평탄화 공정을 수행하여, 콘택플러그 및 더미 패턴을 형성하는 단계; 및 상기 콘택 플러그 및 더미 패턴이 형성된 결과물에 대해 상기 더미 패턴이 제거될 때까지 2차평탄화 공정을 수행하는 단계를 포함하는 것을 일 특징으로 한다.
본 발명에 따르면, 콘택플러그 사이에 더미 패턴을 형성하여 패턴 밀도의 균 일성을 증가시킴으로써, 콘택플러그 형성을 위한 평탄화 공정시 디싱(dishing) 또는 침식(erosion)이 발생하는 것을 방지할 수 있다. 이를 통해, 콘택플러그가 형성된 결과물의 표면을 평탄하게 할 수 있으므로, 후속 비트라인 형성 공정을 용이하게 수행할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(302)에 형성된 라인 형태의 소자분리막에 의해 활성 영역(301)이 정의된다. 기판 상에는 제1방향(A-A')으로 비트 라인이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인이 구비된다. 이때, 활성 영역(301)의 소정 영역에는 제1방향으로 터널절연막 및 플로팅 게이트 전극이 형성되며, 상기 제2방향으로 콘트롤 게이트 전극이 형성된다.
도 4a 내지 도 2c는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 여기서, (a) 도면은 도 3의 제1방향(A-A') 단면도이다.
도 4a에 도시된 바와 같이, 기판(400) 상에 터널절연막(410), 플로팅 게이트 전극(420), 전하차단막(430) 및 콘트롤 게이트 전극(440)으로 이루어지는 게이트 패턴을 형성한다.
이어서, 게이트 패턴이 형성된 결과물의 전체 구조 상에 제1층간절연막(450)을 형성한 후, 제1층간절연막(450)을 선택적으로 식각하여 콘택플러그용 트렌치 및 콘택플러그용 트렌치 사이에 위치하는 더미패턴용 트렌치를 형성한다. 여기서, 콘택플러그용 트렌치는 일 실시예로서 비휘발성 메모리 소자의 드레인 콘택플러그를 형성하기 위한 것일 수 있다.
이와 같이, 콘택플러그 사이에 더미 패턴을 형성함으로써, 패턴의 균일도를 향상시킬 수 있으며, 이를 통해 후속 1차 평탄화 공정에서 디싱(dishing) 현상 및 침식(erosion) 현상이 발생하는 것을 방지할 수 있다.
또한, 더미 패턴은 후속 2차 평탄화 공정시 함께 제거된다. 따라서, 더미 패턴용 트렌치의 깊이(D1)는 콘택플러그용 트렌치의 깊이(D2)에 비해 작은 값을 갖는다. 이때, 더미 패턴용 트렌치의 깊이(D1)는 마이크로 로딩 효과(micro loading effect)에 의해 결정된다. 마이크로 로딩 효과에 의하면 식각면의 넓이가 좁을수록 식각 부산물의 펌핑 아웃이 저해되어 식각 속도가 감소된다. 즉, 트렌치의 폭이 좁을수록 트렌치의 깊이가 얕아진다. 따라서, 더미 패턴용 트렌치의 폭(W1)은 더미 패턴용 트렌치의 깊이(D1)를 고려하여 결정된다. 예를 들어, 콘택플러그용 트렌치의 폭(W1)과 더미 패턴용 트렌치의 폭(W2)의 비율이 100:1 내지 500:1이 되도록 형성하는 것이 바람직하며, 이를 통해, 400 내지 600Å의 깊이(D1) 더미 패턴용 트렌치를 형성하는 것이 바람직하다.
이어서, 콘택플러그용 트렌치 및 더미 패턴용 트렌치가 형성된 결과물의 전체 구조 상에 콘택플러그(460A) 및 더미 패턴(460B)을 위한 도전막(460)을 형성한다.
여기서, 도전막(460)은 Ti막, TiN막 및 텅스텐(W)을 차례로 형성하는 것이 바람직하다. 특히, Ti막 및 TiN막은 50 내지 100Å의 두께로 형성되는 것이 바람직하고, 텅스텐막은 1500 내지 2500Å의 두께로 형성되는 것이 바람직하다.
도 4b에 도시된 바와 같이, 도전막(460)이 형성된 결과물에 대해, 제1층간절연막(450)이 노출될 때까지 1차평탄화 공정을 수행한다. 이로써, 콘택플러그(460A) 및 더미 패턴(460B)이 형성되며, 이때 콘택플러그(460A) 사이에 위치하는 더미 패턴(460B)에 의해 패턴의 밀도가 균일하게 된다.
여기서, 1차평탄화 공정 단계는 텅스텐막: Ti/TiN막: 층간절연막의 연마 선택비가 3:1:1 내지 1:1:1인 슬러리를 사용하여 수행되는 것이 바람직하다. 또한, 1차평탄화 공정은 후속 2차평탄화 공정 단계보다 높은 연마 압력에서 수행되는 것이 바람직하다.
도 4c에 도시된 바와 같이, 콘택플러그(460A) 및 더미 패턴(460B)이 형성된 결과물에 대해, 더미 패턴(460B)이 제거될 때까지 2차 평탄화 공정을 수행한다. 이 로써, 콘택플러그(460A)가 형성된 결과물을 얻을 수 있으며, 이때, 결과물은 디싱(dishing) 현상 및 침식(erosion) 현상의 발생없이 평탄한 표면을 갖게 된다.
이때, 2차평탄화 공정 단계의 연마 두께는 500 내지 700Å인 것이 바람직하다. 이를 통해, 디싱(dishing) 현상 및 침식(erosion) 현상이 발생하지 않은, 평탄한 표면의 결과물을 얻을 수 있다.
또한, 2차평탄화 공정 단계는 텅스텐막: Ti/TiN막: 층간절연막의 연마 선택비가 3:1:1 내지 1:1:1인 슬러리를 사용하여 수행되는 것이 바람직하며, 1차평탄화 공정 단계보다 낮은 연마 압력을 이용하여 수행되는 것이 바람직하다.
도 4d에 도시된 바와 같이, 평탄한 표면을 갖는 콘택플러그(460A)가 형성된 결과물 상에 콘택플러그(460A)와 접하면서 제1방향으로 평행하게 확장되는 복수의 다마신 패턴을 형성한다. 여기서, 다마신 패턴은 일 실시예로서 비트라인일 수 있으며, 이하, 비트라인의 형성 공정을 상세히 살펴보도록 한다.
먼저, 평탄한 표면을 갖는 콘택플러그(460A)가 형성된 결과물의 전체 구조 상에 제2층간절연막(미도시)를 형성한 후, 제2층간절연막을 선택적으로 식각하여 콘택플러그(460A)의 표면을 노출시키면서 제1방향으로 평행하게 확장되는 복수의 비트라인용 트렌치를 형성한다. 여기서, 비트라인용 트렌치의 종횡비는 2.5 내지 3.5인 것이 바람직하다.
이어서, 비트라인용 트렌치가 형성된 결과물의 전체 구조 상에 비트라인용 도전막을 형성한다. 이때, 배리어막을 형성한 후에 비트라인용 도전막을 형성하는 것이 바람직하며, 비트라인용 도전막은 구리(Cu)로 이루어지는 것이 바람직하다. 이를 통해, 비트라인용 도전막 매립시 보이드(void)의 발생을 방지할 수 있다.
이어서, 제2층간절연막의 표면이 노출될 때까지 평탄화 공정을 수행한다. 이로써, 제1방향으로 평행하게 확장되는 복수의 비트라인(270)을 형성한다. 이때, 비트라인(270)을 위한 평탄화 공정에서, 제2층간절연막이 일부 두께 연마될 수 있는데, 이러한 경우 제2층간절연막의 연마 두께는 250 내지 350Å인 것이 바람직하다.
전술한 바와 같이, 평탄한 표면을 갖는 결과물 상에 제2층간절연막이 형성되므로, 제2층간절연막 또한 평탄한 표면을 갖게 된다. 따라서, 종래기술과 달리 비트라인 형성을 위한 평탄화 공정시 복수의 비트라인(470)을 완벽히 분리시키기 위해 연마 두께를 증가시킬 필요가 없다.
또한, 연마 두께를 증가시키지 않으므로, 비트라인용 트렌치의 깊이를 증가시킬 필요가 없다. 따라서, 비트라인용 도전막 매립시 보이드가 발생하지 않는다.
본 명세서에서는 일 실시예로서, 플로팅 게이트형 비휘발성 메모리 소자의 콘택 플러그 및 비트라인 형성 방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐이며 본 발명은 이에 제한되지 않는다. 따라서, 본 발명은 패턴의 밀도가 균일하지 못하여 디싱(dishing) 현상 또는 침식(erosion) 현상이 일어나는, 도전막 패턴을 위한 평탄화 공정에 대하여 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하 여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 비휘발성 메모리 소자의 레이아웃도.
도 1a 내지 도 1c는 종래기술에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 레이아웃도.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도.
[도면의 주요 부분에 대한 부호의 설명]
400: 기판, 410: 터널절연막, 420: 플로팅 게이트 전극, 430: 전하차단막, 440: 콘트롤 게이트 전극, 450: 제1층간절연막, 460: 도전막, 460A: 콘택플러그, 460B: 더미 패턴, 470: 비트라인
Claims (14)
- 기판 상에 제1층간절연막을 형성하는 단계;상기 제1층간절연막을 식각하여, 콘택플러그용 트렌치 및 상기 콘택플러그용 트렌치 사이에 위치하는 더미 패턴용 트렌치를 형성하는 단계;상기 콘택플러그용 트렌치 및 더미 패턴용 트렌치가 형성된 결과물의 전체 구조 상에 도전막을 형성하는 단계;상기 도전막이 형성된 결과물에 대해 상기 제1층간절연막이 노출될 때까지 1차평탄화 공정을 수행하여, 콘택플러그 및 더미 패턴을 형성하는 단계; 및상기 콘택 플러그 및 더미 패턴이 형성된 결과물에 대해 상기 더미 패턴이 제거될 때까지 2차평탄화 공정을 수행하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 2차평탄화 공정 수행 단계 후에,상기 콘택플러그와 접하면서 일방향으로 연장되는 비트라인을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제 2 항에 있어서,상기 비트라인 형성 단계는,상기 콘택 플러그가 형성된 결과물 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막을 식각하여 상기 콘택플러그의 표면을 노출시키면서 일방향으로 연장되는 비트라인용 트렌치를 형성하는 단계;상기 비트라인용 트렌치가 형성된 결과물의 전체 구조 상에 비트라인용 도전막을 형성하는 단계; 및상기 제2층간절연막의 표면이 노출될 때까지 상기 비트라인용 도전막을 평탄화하여 비트라인을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 콘택플러그 및 더미 패턴은,균일한 밀도로 형성되는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 콘택플러그 폭과 상기 더미 패턴 폭의 비율은,100:1 내지 500:1인반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 더미 패턴은,400 내지 600Å 의 두께로 형성되는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 도전막 형성 단계는,상기 콘택플러그용 트렌치 및 더미 패턴용 트렌치가 형성된 결과물의 전체 구조 상에, Ti막, TiN막 및 텅스텐막을 차례로 형성하는반도체 소자 제조 방법.
- 제 7 항에 있어서,상기 Ti막 및 TiN막은,50 내지 100Å의 두께로 형성되는반도체 소자 제조 방법.
- 제 7 항에 있어서,상기 텅스텐막은,1500 내지 2500Å의 두께로 형성되는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 비트라인용 도전막은,구리로 이루어지는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 2차평탄화 공정 단계는,500 내지 700Å의 두께를 연마하는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 1차평탄화 공정 단계 및 2차평탄화 공정 단계는,텅스텐막: Ti/TiN막: 층간절연막의 연마 선택비가 3:1:1 내지 1:1:1인 슬러리를 사용하여 수행되는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 2차평탄화 공정 단계는,상기 1차평탄화 공정 단계보다 낮은 연마 압력을 이용하여 수행되는반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 콘택플러그는,비휘발성 메모리 소자의 드레인콘택플러그인반도체 소자 제조 방법.
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|---|---|---|---|---|
| CN110148582A (zh) * | 2019-04-15 | 2019-08-20 | 上海华力集成电路制造有限公司 | 接触孔的制造方法 |
| US10546869B2 (en) | 2017-03-07 | 2020-01-28 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
2008
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