KR20060111221A - 플래쉬 메모리소자의 게이트 패턴 형성방법 - Google Patents

플래쉬 메모리소자의 게이트 패턴 형성방법 Download PDF

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KR20060111221A
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심귀황
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명의 사상은 플로팅 게이트용 도전막, 유전막, 콘트롤 게이트용 도전막이 제공되는 반도체 기판 상에 소스 선택트랜지스터 정의용 포토레지스트 패턴을 포함한 게이트 정의용 패턴들을 형성하되, 상기 소스 선택트랜지스터 정의용 패턴과 인접한 영역에는 식각 어시스트 패턴을 형성하는 단계와, 상기 형성된 게이트 정의용 패턴 및 식각 어시스트 패턴을 식각 마스크로 식각공정을 수행하여, 게이트 패턴을 형성하는 단계를 포함한다.
소스 선택트랜지스터

Description

플래쉬 메모리소자의 게이트 패턴 형성방법{Method of forming a gate pattern in flash memory device}
도 1은 종래 기술에 따른 게이트 패턴 정의용 포토레지스트 패턴 배치도이고,
도 2 및 도 3은 본 발명에 따른 플래쉬 메모리소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이고,
도 4는 본 발명에 따른 게이트 패턴 정의용 포토레지스트 패턴 배치도이다.
*도면의 주요부분에 대한 부호의 설명*
SSLP : 소스 선택트랜지스터 정의용 포토레지스트패턴
W0P, W1P, W2P... WnP : 셀 트랜지스터 정의용 포토레지스트패턴
DSLP : 드레인 선택트랜지스터 정의용 포토레지스트 패턴
A: 하드마스크 식각 어시스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 게이트 패턴 형성방법에 관한 것이다.
플래쉬 메모리소자의 게이트 형성방법에 있어서, 반도체 기판의 소정영역에 게이트 형성용 막 증착 후 게이트 정의용 마스크를 상기 게이트정의용 막 상부 소정영역에 형성한다. 상기 게이트 정의용 패턴을 식각마스크로 상기 게이트정의용 막을 패터닝하여 게이트 패턴을 형성한다.
도 1에 도시된 상기 게이트패턴 형성용 패턴은 소스 선택트랜지스터 정의용 포토레지스트패턴(SSLP), 셀 트랜지스터 정의용 포토레지스트패턴(W0P, W1P, W2P... WnP), 드레인 선택트랜지스터 정의용 포토레지스트 패턴(DSLP)들로 구성되어 있는 데, 상기 패턴들을 식각 마스크로 상기 게이트 패턴을 형성하는 식각 공정을 수행하여, 소스 선택트랜지스터 패턴, 셀 트랜지스터 패턴, 드레인 선택트랜지스터 패턴을 형성한다.
이때, 상기 식각 공정시 로딩 효과(loading effect)가 나타나 상기 소스 선택트랜지스터 패턴들이 형성되는 영역에 소스 선택트랜지스터 패턴들의 사이즈가 증가하여 게이트패턴들 간의 공간 확보가 어려워지는 문제점이 있다.
따라서 게이트 패턴들간의 공간 확보가 용이해지도록 하는 게이트 패턴 형성을 위한 식각공정기술이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 패턴들간의 공간 확보가 용이해질 수 있도록 하는 플래쉬 메모리소자의 게이트 패턴 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 플로팅 게이트용 도전막, 유전막, 콘트롤 게이트용 도전막이 제공되는 반도체 기판 상에 소스 선택트랜지스터 정의용 포토레지스트 패턴을 포함한 게이트정의용 패턴들을 형성하되, 상기 소스 선택트랜지스터 정의용 패턴과 인접한 영역에는 식각 어시스트 패턴을 형성하는 단계와, 상기 형성된 게이트 정의용 패턴 및 식각 어시스트 패턴을 식각 마스크로 식각공정을 수행하여, 게이트 패턴을 형성하는 단계를 포함한다.
상기 게이트 정의용 패턴은 상기 소스 선택 트랜지스터 정의용 패턴, 셀 트랜지스터 정의용 패턴, 드레인 선택 트랜지스터 정의용 패턴들로 형성되는 것을 포함한다.
상기 식각 어시스트 패턴은 상기 게이트 패턴 형성 공정을 위한 식각 공정시 상기 소스 선택 트랜지스터 정의용 패턴에서 발생되는 식각로딩효과가 방지되도록 하는 것을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 2 및 도 3은 본 발명에 따른 플래쉬 메모리소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(10)에 터널 산화막(미도시) 및 플로팅 게이트용 제1 폴리 실리콘막(미도시)을 순차적으로 형성한다.
상기 제1 폴리 실리콘막(미도시) 상부에 패드 질화막(미도시)을 형성한 후 포토레지스트 패턴(미도시)을 형성하여 이를 식각마스크로 패드 질화막(미도시), 제1 폴리 실리콘막(미도시), 터널 산화막(미도시), 반도체기판(10)의 소정 깊이를 식각하여 소자분리영역을 정의하는 트렌치(미도시)를 형성한다. 상기 트렌치(미도시) 내부에 갭필(gap fill)특성이 우수한 HDP(High Density plasma)산화막이 채워지도록 증착한 후 상기 패드 질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화 공정을 수행하여 소자분리막(미도시)을 형성한다. 상기 패드 질화막(미도시)을 식각 공정을 통해 제거한다.
이어서, 상기 결과물 상부에 플로팅 게이트용 제2 폴리 실리콘막(14), 유전 체막(16), 콘트롤 게이트용 제3 폴리 실리콘막(18), 텅스텐막(20) 및 하드마스크용 절연막(22)을 순차적으로 형성한다. 상기 하드마스크용 절연막(22)상의 소정 영역에 게이트 패턴 정의용 포토레지스트 패턴(PR)을 형성한다.
상기 게이트 패턴 정의용 포토레지스트 패턴(PR)은 도 4에 도시된 바와 같이 소스 선택 트랜지스터 정의용 포토레지스트 패턴(SSLP), 셀 트랜지스터 정의용 포토레지스트 패턴(W0P, W1P, W2P... WnP), 드레인 선택 트랜지스터 정의용 포토레지스트 패턴(DSLP)들이 형성된다. 또한, 상기 소스 선택 트랜지스터 정의용 포토레지스트 패턴(SSLP) 사이에, 소정 간격의 하드마스크 식각 어시스트 패턴(A) 2개를 형성한다.
소스 선택 트랜지스터 정의용 포토레지스트 패턴(SSLP)들 사이에 하드 마스크 식각 어시스트 패턴(A)을 형성함으로써, 소스 선택 트랜지스터(SSL)간의 사이즈가 증가하지 않으면서 상기 게이트 패턴 형성 공정을 위한 식각공정시 발생되는 식각로딩효과(etch loading effect)를 방지할 수 있게 된다.
도 1에 도시된 바와 같이, 소스 선택트랜지스터 정의용 포토레지스트패턴(SSLP)과 소스 선택트랜지스터 정의용 포토레지스트패턴(SSLP) 사이의 간극이 크게 존재하는 데, 셀 어레이 에지에 형성되는 상기 식각패턴의 경우 좌우의 슬롭(slop)이 다르게 식각된다. 식각되는 SSL의 한쪽은 셀어레이 패턴들이 열거되어 있지만 SSL의 다른 한 쪽은 넓은 공간으로 남아 있으므로, 이럴 경우 식각 로딩이 발생하게 된다. 따라서 하드 마스크 식각 어시스트 패턴을 형성함으로써, 소스 선택 트랜지스터(SSL)간의 사이즈가 증가하지 않으면서 상기 게이트 패턴 형성 공정을 위한 식각 공정시 발생되는 식각로딩효과(etch loading effect)를 방지할 수 있게 된다.
이어서, 상기 게이트 패턴 정의용 포토레지스트 패턴(PR)을 식각 마스크로 하부의 하드마스크용 절연막을 식각하여, 패터닝된 하드마스크용 절연막(22)을 형성한다.
도 3을 참조하면, 상기 결과물에 형성된 포토레지스트 패턴(PR) 및 상기 하드마스크 식각 어시스트 패턴(A)을 제거하는 에싱 공정을 수행하고, 상기 패터닝된 하드마스크용 절연막(22)을 식각 마스크로 하부에 형성된 텅스텐막(20), 제3 폴리 실리콘막(18), 유전체막(16), 제2 폴리 실리콘막(14)을 식각하여, 게이트 패턴들을 형성한다.
상기 게이트 패턴들에는 소스 선택 트랜지스터(SSL), 셀 트랜지스터(W0, W1, W2... Wn), 드레인 선택 트랜지스터(DSL)들이 형성됨으로써, 본 공정은 완료된다.
본 발명에 의하면, 소스 선택 트랜지스터 정의용 포토레지스트 패턴(SSLP)들 사이에 하드마스크 식각 어시스트패턴(A)을 형성함으로써, 소스 선택트랜지스터(SSL)간의 사이즈가 증가하지 않으면서 상기 게이트 패턴 형성 공정을 위한 식각 공정시 발생되는 식각로딩효과(etch loading effect)를 방지할 수 있게 되어, 게이트 패턴들간의 공간 확보가 용이해질 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 소스 선택 트랜지스터 정의용 포토레지스트 패턴(SSLP)들 사이에 하드마스크 식각 어시스트패턴(A)을 형성함으로 써, 소스 선택트랜지스터(SSL)간의 사이즈가 증가하지 않으면서 상기 게이트 패턴 형성 공정을 위한 식각 공정시 발생되는 식각로딩효과(etch loading effect)를 방지할 수 있게 되어, 게이트 패턴들 간의 공간 확보가 용이해질 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (3)

  1. 플로팅 게이트용 도전막, 유전막, 콘트롤 게이트용 도전막이 제공되는 반도체 기판 상에 소스 선택트랜지스터 정의용 포토레지스트 패턴을 포함한 게이트 정의용 패턴들을 형성하되, 상기 소스 선택트랜지스터 정의용 패턴과 인접한 영역에는 식각 어시스트 패턴을 형성하는 단계와,
    상기 형성된 게이트 정의용 패턴 및 식각 어시스트 패턴을 식각 마스크로 식각공정을 수행하여, 게이트 패턴을 형성하는 단계를 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
  2. 제1 항에 있어서, 상기 게이트 정의용 패턴은
    상기 소스 선택 트랜지스터 정의용 패턴, 셀 트랜지스터 정의용 패턴, 드레인 선택 트랜지스터 정의용 패턴들로 형성되는 것을 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
  3. 제1 항에 있어서, 상기 식각 어시스트 패턴은
    상기 게이트 패턴 형성 공정을 위한 식각 공정시 상기 소스 선택 트랜지스터 정의용 패턴에서 발생되는 식각로딩효과가 방지되도록 하는 것을 포함하는 플래쉬 메모리소자의 게이트 패턴 형성방법.
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US7781275B2 (en) 2006-12-04 2010-08-24 Hynix Semiconductor Inc. Method of manufacturing a flash memory device

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