KR100538076B1 - 플래쉬 메모리소자의 공통 소스라인 형성방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리소자의 공통소스라인 형성방법에 관한 것이고, 본 발명의 사상은 반도체 기판에 DSL용 게이트전극 패턴, 다수의 워드라인용 게이트전극 패턴 및 서로 이웃한 두 개 이상의 SSL용 게이트전극 패턴을 각각 형성하는 단계, 상기 서로 이웃한 두 개의 SSL용 게이트전극 패턴을 이온주입용 마스크로 이온 주입하여 SSL용 게이트 전극 패턴 사이의 상기 반도체 기판 내부 영역에 공통 소스라인을 형성하는 단계 및 상기 결과물 전면에 절연막을 형성하고 상기 절연막을 패터닝한 후 도전물질을 매립하여 상기 공통소스라인과 접촉하는 콘택 플러그를 형성하는 단계를 포함한다. 따라서 서로 이웃한 SSL용 게이트전극 패턴들을 이온주입용 마스크로 이온 주입하여 공통소스라인을 형성함으로써, 공정단계가 축소되고, 수율이 증가하게 되는 효과가 있다.

Description

플래쉬 메모리소자의 공통 소스라인 형성방법{Method of forming common source line in flash memory devices}

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 공통 소스라인의 형성방법에 관한 것이다.

플래쉬 메모리 소자는 메모리에 데이터를 기입과 소거 및 독출하는 동작을 할 수 있는 데, 독출 모드에서는 기능을 발휘하기 위해 기준전위를 잡아주기 위한 공통 소스 라인(common source line: CSL)을 필요로 한다.

종래 기술에 따라 형성된 플래쉬 메모리소자의 공통 소스라인(CSL)은 도 1a 및 도 1b(도 1a는 비트라인 방향(비트라인 방향 중 액티브 영역)으로 절단한 단면도, 도 1b는 워드라인 방향으로 절단한 단면도)에 도시되어 있는 데, 이를 참조하면, 소자분리막(STI)이 구비된 반도체 기판(sub) 상부에 DSL(drain select line)용 게이트전극 패턴, W/L(Word line)용 게이트전극 패턴(W/L), SSL(source select line)용 게이트전극 패턴을 각각 형성하고, 이 결과물 전면에 층간 절연막(8)을 형성한 후, 공통 소스라인이 형성될 영역만을 패터닝하여 트렌치를 형성하고, 이 트렌치에 도전 물질을 증착한 후 평탄화하여 공통 소스라인(CSL)의 형성을 완료한다.

그러나 종래의 공통 소스라인의 형성은 층간 절연막의 패터닝, 도전 물질의 증착, 평탄화 공정과 같은 다단계의 공정을 통해 형성되어 이에 따른 공정부담을 커지게 하여 수율을 저하시키는 문제점이 있다.

상술한 문제점을 설명하기 위한 본 발명의 목적은 플래쉬 메모리소자의 공통 소스라인의 형성시 공정 단계를 단순화하여 공정부담을 감소시켜 수율을 증가시키는 방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 DSL용 게이트전극 패턴, 다수의 워드라인용 게이트전극 패턴 및 서로 이웃한 두 개 이상의 SSL용 게이트전극 패턴을 각각 형성하는 단계, 상기 서로 이웃한 두 개의 SSL용 게이트전극 패턴을 이온주입용 마스크로 이온 주입하여 SSL용 게이트 전극 패턴 사이의 상기 반도체 기판 내부 영역에 공통 소스라인을 형성하는 단계 및 상기 결과물 전면에 절연막을 형성하고 상기 절연막을 패터닝한 후 도전물질을 매립하여 상기 공통소스라인과 접촉하는 콘택 플러그를 형성하는 단계를 포함한다.

상기 DSL용 게이트전극 패턴은 제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것이 바람직하다.

상기 두 개 이상의 SSL용 게이트전극 패턴은 제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것이 바람직하다.

상기 다수의 워드라인용 게이트전극 패턴은 제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것이 바람직하다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.

도 2는 본 발명에 따른 플래쉬 메모리소자의 레이아웃도이고, 도 3a 내지 도 5a는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2의 A-A' 절단면에 대한 단면도들이고, 도 3b 내지 도 5b는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2의 B- B' 절단면에 대한 단면도들이고, 도 3c 내지 도 5c는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2의 C- C' 절단면에 대한 단면도들이다.

도 3a, 도 3b 및 도 3c를 참조하면, 반도체 기판(10)상에 터널 산화막(미도시), 플로팅 게이트 전극용 제1 폴리실리콘막(미도시) 및 패드 질화막(미도시)을 순차적으로 형성한다. 이 패드 질화막(미도시)의 소정영역에 소자분리영역을 정의할 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 패드 질화막(미도시), 제1 폴리실리콘막 (미도시), 터널 산화막(미도시) 및 반도체 기판(10)의 소정 깊이를 식각하여 트렌치를 형성한다. 이 트렌치에 산화막을 매립하여 평탄화 공정을 수행한 후 포토레지스트 패턴(미도시) 및 패드 질화막(미도시)을 제거함으로써 소자 분리막(12)의 형성을 완료한다. 이 소자 분리막(12)은 도 3a에 도시된 공통 소스라인이 형성될 영역(CSL) 및 도 3b에 도시된 게이트 전극 패턴들이 형성될 영역에는 형성되지 않고, 도 3c에 도시된 바와 같이 필드영역 중 워드라인 게이트전극 패턴(W/L)들이 형성되는 영역에만 형성된다. 종래 기술에서는 공통소스라인(CSL)이 형성될 영역에 불필요한 소자분리막(12)의 형성으로 공정과정의 효율이 저하되었지만, 본 발명에서는 소자분리막(12)이 형성되지 않아도 되는 영역 즉, 필드영역 중 공통 소스라인이 형성되는 영역에서의 형성은 방지하게 되어, 공정 과정의 효율이 증가시켰다.

도 4a, 도 4b 및 도 4c를 참조하면, 상기 결과물에 플로팅 게이트전극용 제2 폴리 실리콘막(14), ONO 유전체막(16) 및 콘트롤 게이트 전극용 제3 폴리 실리콘막(18) 및 텅스텐 실리사이드막(20)을 순차적으로 형성한다. 이 텅스텐 실리사이드막(20)의 소정 영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 식각하면, 워드 라인용 게이트전극 패턴(W/L), DSL용 게이트 전극 패턴(DSL) 및 SSL용 게이트 전극 패턴(SSL)이 각각 형성된다. 한편, SSL용 게이트전극 패턴(SSL) 사이에는 공통 소스라인(CSL)이 형성될 영역을 확보해두어야 한다. 이어서 서로 이웃한 SSL용 게이트전극 패턴(SSL)들을 이온 주입용 마스크로 하여 이온주입공정을 실시하여 공통 소스라인(CSL, 22)을 형성한다. 본 발명에 따른 공통 소스라인(CSL, 22)은 종래 기술과 같이 공통 소스 라인(CSL)이 형성될 영역을 패터닝하여 트렌치로 형성한 후 도전물질의 매립, 평탄화공정의 진행과 같은 공정의 진행없이, 형성되어 있는 SSL용 게이트전극 패턴(SSL)들을 이온주입용 마스크로 이온 주입하여 공통 소스 라인(CSL, 22)을 형성함으로써, 3단계 정도의 단계가 축소되어 공정이 단순화되고 수율이 증가하게 된다.

도 5a, 도 5b 및 도 5c를 참조하면, 상기 결과물 전면에 층간 절연막(24)을 형성하고, 이 층간 절연막(24)의 소정 영역에 사진 식각공정을 수행하여 공통소스라인(CSL, 22)과 접촉하는 콘택홀을 형성한다. 이 콘택홀에 도전물질을 매립한 후 평탄화 공정을 수행하여 콘택 플러그(26)를 형성한다. 이 콘택 플러그(26)는 층간절연막(24) 하부에 형성된 공통 소스 라인(CSL)을 외부와 접촉시키기 위해 형성한다. 상기 결과물에 금속배선(28)을 형성한 후 본 공정을 완료한다.

본 발명에 의하면, 서로 이웃한 두 개의 SSL용 게이트전극 패턴을 이온 주입용 마스크로 이온 주입하여 공통소스 라인을 형성함으로써, 공정 단계가 축소되고, 수율이 증가하게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 서로 이웃한 SSL용 게이트전극 패턴들을 이온주입용 마스크로 이온 주입하여 공통소스라인을 형성함으로써, 공정단계가 축소되고, 수율이 증가하게 되는 효과가 있다.

본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

도 1은 종래 기술에 따라 형성된 플래쉬 메모리소자의 공통소스라인을 도시한 단면도이다.

도 2는 본 발명에 따른 플래쉬 메모리소자의 레이아웃도이다.

도 3a 내지 도 5a는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2의 A-A' 절단면에 대한 단면도들이다.

도 3b 내지 도 5b는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2의 B- B' 절단면에 대한 단면도들이다.

도 3c 내지 도 5c는 본 발명에 따른 플래쉬 메모리소자의 공통 소스라인 형성방법을 설명하기 위한 도 2에 대한 C- C' 절단면에 대한 단면도들이다.

*도면의 주요부분에 대한 부호의 설명*

10: 반도체기판 12: 소자분리막

14: 제2 폴리실리콘막 16: ONO 유전체막

18: 제3 폴리실리콘막 20: 텅스텐 실리사이드막

CSL: 공통소스라인 24: 층간절연막

26: 콘택 플러그 28: 금속배선

Claims (4)

1. 반도체 기판 상의 소정 영역에 액티브 영역, 필드 영역 및 공통 소오스 라인 영역을 정의하기 위해 상기 반도체 기판의 상기 액티브 영역 및 공통 소오스 라인 영역에는 형성되지 않으며, 상기 필드 영역에만 소자 분리막을 형성하는 단계;

   상기 반도체 기판에 DSL용 게이트전극 패턴, 다수의 워드라인용 게이트전극 패턴 및 서로 이웃한 두 개 이상의 SSL용 게이트전극 패턴을 각각 형성하는 단계;

   상기 서로 이웃한 두 개의 SSL용 게이트전극 패턴을 이온주입용 마스크로 이온 주입하여 SSL용 게이트 전극 패턴 사이의 상기 반도체 기판 내부 영역에 공통 소스라인을 형성하는 단계; 및

   상기 결과물 전면에 절연막을 형성하고 상기 절연막을 패터닝한 후 도전물질을 매립하여 상기 공통소스라인과 접촉하는 콘택 플러그를 형성하는 단계를 포함하는 플래쉬 메모리소자의 공통소스라인 형성방법.
2. 제1 항에 있어서, 상기 DSL용 게이트전극 패턴은

   제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 공통소스라인 형성방법.
3. 제1 항에 있어서, 상기 두 개 이상의 SSL용 게이트전극 패턴은

   제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 공통소스라인 형성방법.
4. 제1 항에 있어서, 상기 다수의 워드라인용 게이트전극 패턴은

   제1 도전층막, 유전체막, 제2 도전체막 및 금속실리사이드막을 순차적으로 형성하여 패터닝한 후 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 공통소스라인 형성방법.