KR100461665B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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KR100461665B1
KR100461665B1 KR10-2002-0027485A KR20020027485A KR100461665B1 KR 100461665 B1 KR100461665 B1 KR 100461665B1 KR 20020027485 A KR20020027485 A KR 20020027485A KR 100461665 B1 KR100461665 B1 KR 100461665B1
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Abstract

본 발명은 쉘로우 트렌치 아이소레이션 공정 및 자기 정렬 소오스 식각 공정이 적용되는 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 쉘로우 트렌치 아이소레이션 공정으로 각 단위 셀의 소오스와 소오스 사이가 액티브 영역이 되도록 정의되도록 다수의 아이소레이팅 셀 분리막을 형성하므로, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인 부분에 트렌치가 형성되지 않고, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인의 일부가 단위 셀의 소오스와 마찬가지로 워드 라인과 중첩되어, 공통 소오스 라인의 전기적 특성을 균일하게 유지시킬 수 있고, 공정의 단순화로 생산성 및 수율을 향상시킬 수 있고, 셀 사이즈를 감소시킬 수 있다.

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 쉘로우 트렌치 아이소레이션(Shallow Trench Isolation; STI) 공정 및 자기 정렬 소오스(Self Align Source; SAS) 식각 공정이 적용되는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 이이피롬의 공통 소오스 라인(common source line)은 텅스텐 국부 상호연결(Tungsten Local Interconnection; WLI) 공정이나 자기 정렬 소오스(Self Align Source; SAS) 식각 공정을 적용하여 형성한다. 텅스텐 국부 상호연결 공정은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는적절하지 않다. 따라서, 소자의 고집적화를 실현하기 위해 자기 정렬 소오스 식각 공정을 많이 적용하고 있다.
자기 정렬 소오스 식각 공정을 적용하는 플래쉬 메모리 소자의 제조 방법에서, 공통 소오스 라인은 단위 셀의 소오스 사이에 존재하는 셀 격리막(Cell Isolation film)을 제거하기 위한 자기 정렬 식각 공정과, 이웃하는 소오스 사이를 연결하기 위한 불순물 이온 주입 공정을 통해 형성된다. 셀 격리막은 여러 가지 방법에 의해 형성할 수 있으나, 최근에는 반도체 소자의 집적도를 높이기 위해 쉘로우 트렌치 아이소레이션(Shallow Trench Isolation; STI) 공정을 적용하고 있다.
쉘로우 트렌치 아이소레이션 공정 및 자기 정렬 소오스 식각 공정이 적용되는 종래 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이아웃이고, 도 2a 내지 도 2d는 도 1의 2-2'를 따라 절단한 단면도이며, 도 3a 내지 도 3d는 도 1의 3-3'를 따라 절단한 단면도이고, 도 4a 내지 도 4d는 도 1의 4-4'를 따라 절단한 단면도이다.
도 1, 도 2a, 도 3a 및 도 4a를 참조하면, 반도체 기판(10) 상에 패드 산화막(12) 및 패드 질화막(14)을 순차적으로 형성한 후 패터닝하고, 패터닝된 패드 산화막(12) 및 패드 질화막(14)을 식각 마스크로 한 쉘로우 트렌치 아이소레이션 공정을 통해 반도체 기판(10)에 다수의 스트레이트 트렌치(Straight Trench; 16)를 형성한다. 월 산화(Wall Oxidation) 공정을 실시한 후, 다수의 스트레이트 트렌치(16)가 충분히 매립되도록 갭 필 산화막(Gap Fill Oxide Film; 18)을 형성한다.
도 1, 도 2b, 도 3b 및 도 4b를 참조하면, 패드 질화막(14)이 노출될 때까지 화학적 기계적 연마(CMP) 공정으로 갭 필 산화막(18)을 연마하고, 패드 질화막(14) 및 패드 산화막(12)을 제거하고, 이로 인하여 스트레이트 트렌치들(16)에만 갭 필 산화막(18)이 남아 스트레이트 셀 분리막(Straight Cell Isolation film; 18T)이 다수개 형성된다. 스트레이트 셀 분리막들(18T)을 형성하므로 다수의 액티브 영역(Active Region)이 스트레이트 셀 분리막(18T)과 동일한 방향으로 정의(define)된다. 문턱 전압 조절 이온 주입 공정을 실시한 후에 액티브 영역의 반도체 기판(10)에 터널 산화막(20)을 형성한다. 터널 산화막(20)이 형성된 전체 구조상에 플로팅 게이트용 도전층(22)을 형성하고, 플로팅 게이트 마스크를 사용한 식각 공정을 통해 플로팅 게이트용 도전층(22)을 패터닝한다.
도 1, 도 2c, 도 3c 및 도 4c를 참조하면, 패터닝된 플로팅 게이트용 도전층들(22)을 포함한 전체 구조상에 유전체막(24), 컨트롤 게이트용 도전층(26) 및 하드 마스크층(28)을 순차적으로 형성하고, 컨트롤 게이트용 마스크를 사용한 식각 공정을 실시하여 컨트롤 게이트용 도전층(26)을 패터닝하고, 이로 인하여 스트레이트 셀 분리막들(18T)에 교차되는 방향으로 워드라인인 다수의 컨트롤 게이트(26G)가 형성된다. 이어서, 패터닝된 플로팅 게이트용 도전층(22)의 노출된 부분을 자기 정렬 식각 공정으로 식각하고, 이로 인하여 컨트롤 게이트(26G)에 중첩되면서 각 단위 셀마다 하나씩 존재하는 다수의 플로팅 게이트(22G)가 형성된다.
도 1, 도 2d, 도 3d 및 도 4d를 참조하면, 자기 정렬 소오스 식각 공정으로스트레이트 셀 분리막(18T)의 노출된 부분을 제거하고, 이로 인하여 도 4d에 도시된 바와 같이 반도체 기판(10)에 다수의 리세스(30)가 형성된다. 셀 소오스/드레인 임플란테이션(Cell Source/Drain Implantation) 공정으로 반도체 기판(10)의 노출된 부분에 불순물 이온을 주입하고, 이로 인하여 각 단위 셀마다 드레인(32)이 형성되고, 다수의 셀을 공유하는 공통 소오스 라인(34)이 형성된다.
상기한 플래쉬 메모리 소자에서, 셀의 동작(Operation)은 플로팅 게이트에 전자(Electron)를 파울러노드하임 터널링(Fowler-Nordheim Tunneling) 또는 핫 캐리어 인젝션(Hot Carrier Injection)을 통하여 필요한 데이터를 소거(Erase) 또는 저장(Program)하여 정보를 기록한다. 셀 동작을 하기 위해서는 독립된 워드 라인, 비트 라인, 공통 소오스 라인 및 서브 라인(Sub Line)이 필요하다. 그런데, 반도체 소자의 고집적화를 실현하기 위해, 이들 라인의 폭을 줄여 셀 사이즈(Cell Size)를 축소(Shrink)시키고 있다. 이들 라인의 폭을 줄이는 정도에 따라 칩 사이즈(Chip Size)가 결정되지만, 라인 폭을 너무 줄일 경우 셀 특성이 저하되기 때문에 반도체 소자의 고집적화를 실현하는데 한계가 따른다. 특히, 상기한 종래 방법에서와 같이 쉘로우 트렌치 아이소레이션(Shallow Trench Isolation; STI) 공정을 적용하여 공통 소오스 라인을 형성할 경우, 공통 소오스 라인의 전기적 특성은 트렌치의 모양에 따라 영향을 받게되는데, 트렌치를 균일하면서도 공통 소오스 라인에 적합한 형태로 형성하기 위해서는 그 형성 과정이 매우 난해하다. 또한, 자기 정렬 소오스 식각 공정으로 트렌치에 채워진 산화물을 완전히 제거시키기 위해 과도 식각 공정이 필수적인데, 지나친 과도 식각으로 반도체 기판의 표면, 터널 산화막, 게이트 등이 식각 손상을 입게 되고, 이로 인하여 플래쉬 메모리 소자의 전기적 특성 및 신뢰성이 저하되는 문제가 있다. 게다가, 스트레이트 셀 분리막이 제거되어 형성된 리세스에 불순물 이온이 주입되어 공통 소오스 라인을 이루게 되는데, 전기적 특성 문제로 이러한 공통 소오스 라인의 폭을 줄이는데 한계가 있어 소자의 고집적화에 어려움이 따른다.
따라서, 본 발명은 쉘로우 트렌치 아이소레이션 공정으로 각 단위 셀의 소오스와 소오스 사이가 액티브 영역이 되도록 정의되도록 다수의 아이소레이팅 셀 분리막을 형성하므로, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인 부분에 트렌치가 형성되지 않고, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인의 일부가 단위 셀의 소오스와 마찬가지로 워드 라인과 중첩되어, 공통 소오스 라인의 전기적 특성을 균일하게 유지시킬 수 있고, 공정의 단순화로 생산성 및 수율을 향상시킬 수 있고, 셀 사이즈를 감소시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 패터닝하는 단계; 상기 패터닝된 패드 산화막 및 패드 질화막을 식각 마스크로 한 쉘로우 트렌치 아이소레이션 공정을 통해 상기 반도체 기판에 다수의 아이소레이팅 트렌치를 형성하는 단계; 월 산화 공정을 실시한 후, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계; 상기 다수의 아이소레이팅 트렌치가 충분히 매립되도록 상기 반도체 기판 전체구조상에 갭 필 산화막을 형성하는 단계; 상기 갭 필 산화막을 화학적 기계적 연마 공정으로 연마 및 평탄화시키는 단계; 상기 연마된 갭 필 산화막의 일부분을 식각하여 다수의 산화막 라인 패턴 및 다수의 아이소레이팅 셀 분리막을 형성하는 단계; 상기 반도체 기판의 노출된 부분에 터널 산화막 및 플로팅 게이트용 도전층을 형성하는 단계; 플로팅 게이트 마스크를 사용한 식각 공정을 통해 상기 플로팅 게이트용 도전층을 패터닝하는 단계; 상기 패터닝된 플로팅 게이트용 도전층들을 포함한 전체 구조상에 유전체막, 컨트롤 게이트용 도전층 및 하드 마스크층을 순차적으로 형성하는 단계; 컨트롤 게이트용 마스크를 사용한 식각 공정으로 상기 컨트롤 게이트용 도전층을 패터닝하여 다수의 컨트롤 게이트를 형성하는 단계; 자기 정렬 식각 공정을 실시하여 상기 패터닝된 플로팅 게이트용 도전층의 노출된 부분을 식각하여 다수의 플로팅 게이트를 형성하는 단계; 및 자기 정렬 소오스 식각 공정으로 상기 산화막 라인 패턴의 노출된 부분을 제거하고, 셀 소오스/드레인 임플란테이션 공정으로 다수의 드레인 및 다수의 공통 소오스 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이아웃.
도 2a 내지 도 2d는 도 1의 2-2'를 따라 절단한 단면도.
도 3a 내지 도 3d는 도 1의 3-3'를 따라 절단한 단면도.
도 4a 내지 도 4d는 도 1의 4-4'를 따라 절단한 단면도.
도 5는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이아웃.
도 6a 내지 도 6f는 도 5의 6-6'를 따라 절단한 단면도.
도 7a 내지 도 7f는 도 5의 7-7'를 따라 절단한 단면도.
도 8a 내지 도 8f는 도 5의 8-8'를 따라 절단한 단면도.
도 9a 내지 도 9f는 도 5의 9-9'를 따라 절단한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 50: 반도체 기판 12, 52: 패드 산화막
14, 54: 패드 질화막 16, 56: 트렌치
18, 58: 갭 필 산화막 18T, 58T: 셀 분리막
58P: 산화막 라인 패턴 20, 60: 터널 산화막
22, 62: 플로팅 게이트 도전층 22G, 62G: 플로팅 게이트
24, 64: 유전체막 26, 66: 컨트롤 게이트 도전층
26G, 66G: 컨트롤 게이트 28, 68: 하드 마스크층
30: 리세스 32, 72: 드레인
34, 74: 공통 소오스 라인
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하므로써,본 발명이 상세하게 설명된다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
쉘로우 트렌치 아이소레이션 공정 및 자기 정렬 소오스 식각 공정이 적용되는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하면 다음과 같다.
도 5는 본 발명의 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 레이아웃이고, 도 6a 내지 도 6f는 도 5의 6-6'를 따라 절단한 단면도이며, 도 7a 내지 도 7f는 도 5의 7-7'를 따라 절단한 단면도이고, 도 8a 내지 도 8f는 도 5의 8-8'를 따라 절단한 단면도이며, 도 9a 내지 도 9f는 도 5의 9-9'를 따라 절단한 단면도이다.
도 5, 도 6a, 도 7a, 도 8a 및 도 9a를 참조하면, 반도체 기판(50) 상에 패드 산화막(52) 및 패드 질화막(54)을 순차적으로 형성한 후 패터닝하고, 패터닝된 패드 산화막(52) 및 패드 질화막(54)을 식각 마스크로 한 쉘로우 트렌치 아이소레이션 공정을 통해 반도체 기판(50)에 다수의 아이소레이팅 트렌치(Isolating Trench; 56)를 형성한다.
도 5, 도 6b, 도 7b, 도 8b 및 도 9b를 참조하면, 월 산화(Wall Oxidation) 공정을 실시한 후, 패드 질화막(54) 및 패드 산화막(52)을 제거한다. 다수의 아이소레이팅 트렌치(56)가 충분히 매립되도록 반도체 기판(50) 전체구조상에 갭 필 산화막(Gap Fill Oxide Film; 58)을 형성한다.
도 5, 도 6c, 도 7c, 도 8c 및 도 9c를 참조하면, 갭 필 산화막(58)을 화학적 기계적 연마 공정으로 연마 및 평탄화(Planarization)시켜 반도체 기판(50) 표면으로부터의 두께가 200 내지 2000Å이 되도록 하고, 연마 및 평탄화된 갭 필 산화막(58)의 일부분을 식각하여 다수의 산화막 라인 패턴(58P) 및 다수의 아이소레이팅 셀 분리막(Isolating Cell Isolation film; 58T)을 형성한다. 아이소레이팅 트렌치(56) 부분에는 아이소레이팅 셀 분리막(58T)과 산화막 라인 패턴(58P)이 중첩된다.
상기에서, 아이소레이팅 셀 분리막(58T)은 각 단위 셀의 채널, 드레인 및 소오스가 형성될 부분의 액티브 영역을 정의(define)할 뿐만 아니라, 각 단위 셀의 소오스와 소오스 사이인 공통 소오스 라인을 이루는 부분도 액티브 영역이 되도록 정의된다. 산화막 라인 패턴(58P)은 화학적 기상 증착 산화물(CVD Oxide) 계열로 BPSG막, LTO막, SiNX막, TEOS막, MTO막, HTO막, HDP-산화막 등으로 형성한다.
도 5, 도 6d, 도 7d, 도 8d 및 도 9d를 참조하면, 문턱 전압 조절 이온 주입 공정 및 펀치 블로킹 임플란테이션(Punch Blocking Implantation) 공정을 실시한 후에 반도체 기판(50)의 노출된 부분에 터널 산화막(60)을 형성한다. 터널 산화막(60)이 형성된 전체 구조상에 플로팅 게이트용 도전층(62)을 형성하고, 플로팅 게이트 마스크를 사용한 식각 공정을 통해 플로팅 게이트용 도전층(62)을 패터닝한다.
상기에서, 터널 산화막(60)은 50 내지 200Å의 두께로 형성한다. 플로팅 게이트용 도전층(62)은 폴리실리콘을 사용하여 300 내지 3000Å의 두께로 형성한다.
도 5, 도 6e, 도 7e, 도 8e 및 도 9e를 참조하면, 패터닝된 플로팅 게이트용 도전층들(62)을 포함한 전체 구조상에 유전체막(64), 컨트롤 게이트용 도전층(66) 및 하드 마스크층(68)을 순차적으로 형성하고, 컨트롤 게이트용 마스크를 사용한 식각 공정을 실시하여 컨트롤 게이트용 도전층(66)을 패터닝하고, 이로 인하여 아이소레이팅 셀 분리막(58T) 및 산화막 라인 패턴(58P)에 교차되는 방향으로 워드라인인 다수의 컨트롤 게이트(66G)가 형성된다. 이어서, 패터닝된 플로팅 게이트용 도전층(62)의 노출된 부분을 자기 정렬 식각 공정으로 식각하고, 이로 인하여 컨트롤 게이트(66G)에 중첩되면서 각 단위 셀마다 하나씩 존재하는 다수의 플로팅 게이트(62G)가 형성된다.
상기에서, 컨트롤 게이트용 도전층(66)은 폴리실리콘뿐만 아니라 금속이나 MoSiX, TaSiX, TiSi, CoSiX, PtSi 등과 같은 금속합금 을 사용하여 형성한다.
도 5, 도 6f 도 7f, 도 8f 및 도 9f를 참조하면, 자기 정렬 소오스 식각 공정으로 산화막 라인 패턴(58P)의 노출된 부분을 제거하고, 셀 소오스/드레인 임플란테이션(Cell Source/Drain Implantation) 공정으로 반도체 기판(50)의 노출된 부분에 불순물 이온을 주입하고, 이로 인하여 각 단위 셀마다 드레인(72)이 형성되고, 다수의 셀을 공유하는 공통 소오스 라인(74)이 형성된다.
상기에서, 공통 소오스 라인(74)은 그 비저항이 50 내지 400 Ω/square를 유지하도록 한다. 아이소레이팅 셀 분리막(58T)과 이웃하는 아이소레이팅 셀 분리막(58T) 사이의 공통 소오스 라인(74) 부분은 셀 소오스/드레인 임플란테이션 공정 이후에 실시되는 불순물 이온 활성화를 위한 열 공정시 측면 확산이 이루어져 기존의 트렌치가 있는 공통 소오스 라인의 폭과 비교할 때 확산된 만큼 폭이 넓어진다. 이는 넓어진 폭을 고려하여 공통 소오스 라인 전체 폭을 줄이더라도 전기적 특성 저하를 초래하지 않게 되어 결국 기존의 플래쉬 메모리 소자보다 셀 사이즈를 감소시킬 수 있다.
상기한 본 발명에서, 아이소레이팅 셀 분리막(58T)은 고립형태로 단위 셀과 단위 셀간을 전기적으로 격리시키고 있기 때문에 셀간의 누설 전류를 방지할 수 있도록 형성되어야 한다. 셀간의 누설 전류를 방지하면서 셀 격리 역할을 충분히 수행하기 위하여, 아이소레이팅 셀 분리막(58T)의 폭(B)은 플로팅 게이트(62G)의 채널 길이(A)보다 크게해야 하며, 아이소레이팅 트렌치(56)의 측벽의 경사는 90 도 내지 150도 범위, 바람직하게는 90도 내지 120도 범위가 되도록 해야하며, 컨트롤 게이트(66G)와 아이소레이팅 셀 분리막(58T)이 중첩되는 부분(D)의 면적은 공통 소오스 라인(74)과 아이소레이팅 셀 분리막(58T) 사이의 중첩되지 않는 부분(C)의 면적보다 넓어야 한다. 중첩되지 않는 부분(C)의 면적에 대한 중첩되는 부분(D)의 면적을 백분율로 나타낼 경우, 중첩되는 부분(D)의 면적은 60%이상, 바람직하게는 60% 내지 110%, 더욱 바람직하게는 60% 내지 90%의 범위가 되도록 해야한다. 여기서, 중첩되는 부분(D)의 면적이 100%일 경우 아이소레이팅 셀 분리막(58T)은 공통소오스 라인(74)과 맞닿게 되고, 110%일 경우 아이소레이팅 셀 분리막(58T)은 공통 소오스 라인(74)과 일부 중첩됨을 의미한다.
상술한 바와 같이, 본 발명은 쉘로우 트렌치 아이소레이션 공정으로 각 단위 셀의 소오스와 소오스 사이가 액티브 영역이 되도록 정의되도록 다수의 아이소레이팅 셀 분리막을 형성하므로, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인 부분에 트렌치가 형성되지 않고, 아이소레이팅 셀 분리막들 사이의 공통 소오스 라인의 일부가 단위 셀의 소오스와 마찬가지로 워드 라인과 중첩되어, 공통 소오스 라인의 전기적 특성을 균일하게 유지시킬 수 있고, 공정의 단순화로 생산성 및 수율을 향상시킬 수 있고, 기존과 비교하여 공통 소오스 라인의 폭을 줄일 수 있어 반도체 소자의 집적도를 높일 수 있다.

Claims (29)

  1. 반도체 기판에 다수의 산화막 라인 패턴 및 다수의 아이소레이팅 셀 분리막을 형성하는 단계;
    상기 반도체 기판의 노출된 부분에 터널 산화막 및 플로팅 게이트용 도전층을 형성하는 단계;
    상기 플로팅 게이트용 도전층을 패터닝하는 단계;
    상기 패터닝된 플로팅 게이트용 도전층들을 포함한 전체 구조상에 유전체막, 컨트롤 게이트용 도전층 및 하드 마스크층을 순차적으로 형성하는 단계;
    상기 컨트롤 게이트용 도전층 및 상기 패터닝된 플로팅 게이트용 도전층을 패터닝하여 다수의 컨트롤 게이트 및 다수의 플로팅 게이트를 형성하는 단계;
    자기 정렬 소오스 식각 공정으로 상기 산화막 라인 패턴의 노출된 부분을 제거하여 상기 반도체 기판을 노출시키는 단계; 및
    셀 소오스/드레인 임플란테이션 공정으로 다수의 드레인 및 다수의 공통 소오스 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 다수의 산화막 라인 패턴 및 상기 다수의 아이소레이팅 셀 분리막은,
    반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 패터닝하는 단계;
    상기 패터닝된 패드 산화막 및 패드 질화막을 식각 마스크로 한 쉘로우 트렌치 아이소레이션 공정을 통해 상기 반도체 기판에 다수의 아이소레이팅 트렌치를 형성하는 단계;
    월 산화 공정을 실시한 후, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계;
    상기 다수의 아이소레이팅 트렌치가 충분히 매립되도록 상기 반도체 기판 전체구조상에 갭 필 산화막을 형성하는 단계;
    상기 갭 필 산화막을 화학적 기계적 연마 공정으로 연마 및 평탄화시키는 단계; 및
    상기 연마된 갭 필 산화막의 일부분을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 산화막 라인 패턴은 200 내지 2000Å의 두께인 것을 특징으로 하는 플래쉬 메모리 소자 제조 방법.
  4. 제 2 항에 있어서,
    상기 아이소레이팅 트렌치 부분에는 상기 아이소레이팅 셀 분리막과 상기 산화막 라인 패턴이 중첩되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 2 항에 있어서,
    상기 아이소레이팅 트렌치는 그 측벽의 경사가 90 도 내지 150도 범위가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 산화막 라인 패턴은 화학적 기상 증착 산화물(CVD Oxide) 계열로 BPSG막, LTO막, SiNX막, TEOS막, MTO막, HTO막, HDP-산화막중 적어도 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 산화막 라인 패턴을 형성한 후에 문턱 전압 조절 이온 주입 공정 및 펀치 블로킹 임플란테이션 공정을 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 터널 산화막은 50 내지 200Å의 두께로 형성하고, 상기 플로팅 게이트용 도전층은 폴리실리콘을 사용하여 300 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 컨트롤 게이트는 상기 아이소레이팅 셀 분리막 및 상기 산화막 라인 패턴에 교차되는 방향으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 아이소레이팅 셀 분리막은 그 폭이 상기 플로팅 게이트의 채널 길이보다 크게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 컨트롤 게이트용 도전층은 폴리실리콘, 금속 또는 금속합금으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 금속합금은 MoSiX, TaSiX, TiSi, CoSiX및 PtSi 중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 공통 소오스 라인은 그 비저항이 50 내지 400 Ω/square를 유지하도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 컨트롤 게이트와 상기 아이소레이팅 셀 분리막이 중첩되는 부분의 면적은 상기 공통 소오스 라인과 상기 아이소레이팅 셀 분리막 사이의 중첩되지 않는 부분의 면적보다 넓게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 중첩되지 않는 부분의 면적에 대한 상기 중첩되는 부분의 면적은 60% 내지 110%의 범위인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  16. 반도체 기판 상에 패드 산화막 및 패드 질화막을 순차적으로 형성한 후 패터닝하는 단계;
    상기 패터닝된 패드 산화막 및 패드 질화막을 식각 마스크로 한 쉘로우 트렌치 아이소레이션 공정을 통해 상기 반도체 기판에 다수의 아이소레이팅 트렌치를 형성하는 단계;
    월 산화 공정을 실시한 후, 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계;
    상기 다수의 아이소레이팅 트렌치가 충분히 매립되도록 상기 반도체 기판 전체구조상에 갭 필 산화막을 형성하는 단계;
    상기 갭 필 산화막을 화학적 기계적 연마 공정으로 연마 및 평탄화시키는 단계;
    상기 연마된 갭 필 산화막의 일부분을 식각하여 다수의 산화막 라인 패턴 및 다수의 아이소레이팅 셀 분리막을 형성하는 단계;
    상기 반도체 기판의 노출된 부분에 터널 산화막 및 플로팅 게이트용 도전층을 형성하는 단계;
    플로팅 게이트 마스크를 사용한 식각 공정을 통해 상기 플로팅 게이트용 도전층을 패터닝하는 단계;
    상기 패터닝된 플로팅 게이트용 도전층들을 포함한 전체 구조상에 유전체막, 컨트롤 게이트용 도전층 및 하드 마스크층을 순차적으로 형성하는 단계;
    컨트롤 게이트용 마스크를 사용한 식각 공정으로 상기 컨트롤 게이트용 도전층을 패터닝하여 다수의 컨트롤 게이트를 형성하는 단계;
    자기 정렬 식각 공정을 실시하여 상기 패터닝된 플로팅 게이트용 도전층의 노출된 부분을 식각하여 다수의 플로팅 게이트를 형성하는 단계; 및
    자기 정렬 소오스 식각 공정으로 상기 산화막 라인 패턴의 노출된 부분을 제거하고, 셀 소오스/드레인 임플란테이션 공정으로 다수의 드레인 및 다수의 공통 소오스 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 산화막 라인 패턴은 200 내지 2000Å의 두께인 것을 특징으로 하는 플래쉬 메모리 소자 제조 방법.
  18. 제 16 항에 있어서,
    상기 아이소레이팅 트렌치 부분에는 상기 아이소레이팅 셀 분리막과 상기 산화막 라인 패턴이 중첩되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 아이소레이팅 트렌치는 그 측벽의 경사가 90 도 내지 150도 범위가 되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 산화막 라인 패턴은 화학적 기상 증착 산화물(CVD Oxide) 계열로 BPSG막, LTO막, SiNX막, TEOS막, MTO막, HTO막, HDP-산화막중 적어도 어느 하나로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  21. 제 16 항에 있어서,
    상기 산화막 라인 패턴을 형성한 후에 문턱 전압 조절 이온 주입 공정 및 펀치 블로킹 임플란테이션 공정을 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  22. 제 16 항에 있어서,
    상기 터널 산화막은 50 내지 200Å의 두께로 형성하고, 상기 플로팅 게이트용 도전층은 폴리실리콘을 사용하여 300 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  23. 제 16 항에 있어서,
    상기 컨트롤 게이트는 상기 아이소레이팅 셀 분리막 및 상기 산화막 라인 패턴에 교차되는 방향으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  24. 제 16 항에 있어서,
    상기 아이소레이팅 셀 분리막은 그 폭이 상기 플로팅 게이트의 채널 길이보다 크게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  25. 제 16 항에 있어서,
    상기 컨트롤 게이트용 도전층은 폴리실리콘, 금속 또는 금속합금으로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  26. 제 25 항에 있어서,
    상기 금속합금은 MoSiX, TaSiX, TiSi, CoSiX및 PtSi 중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  27. 제 16 항에 있어서,
    상기 공통 소오스 라인은 그 비저항이 50 내지 400 Ω/square를 유지하도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  28. 제 16 항에 있어서,
    상기 컨트롤 게이트와 상기 아이소레이팅 셀 분리막이 중첩되는 부분의 면적은 상기 공통 소오스 라인과 상기 아이소레이팅 셀 분리막 사이의 중첩되지 않는 부분의 면적보다 넓게 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 중첩되지 않는 부분의 면적에 대한 상기 중첩되는 부분의 면적은 60% 내지 110%의 범위인 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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