JP4065414B2 - 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法に係る。又、本発明は、上記形式のフローティングゲートメモリセルの半導体メモリアレーにも係る。
【０００２】
【従来の技術】
フローティングゲートを使用して電荷を蓄積する不揮発性半導体メモリセルや半導体基体に形成されたこのような不揮発性メモリセルのメモリアレーが良く知られている。通常、このようなフローティングゲートメモリセルは、分割ゲート型であるか、又はスタックゲート型である。
【０００３】
【発明が解決しようとする課題】
半導体フローティングゲートメモリセルアレーの製造に直面している問題点の１つは、ソース、ドレイン、制御ゲート及びフローティングゲートのような種々のコンポーネントの整列である。半導体処理の一体化の設計ルールが緩和されて最小リソグラフ特徴部が小さくなるにつれて、正確に整列する必要性が益々重要になった。又、種々の部分の整列は、半導体製品の製造収率も決定する。
【０００４】
自己整列は、この分野で良く知られている。自己整列とは、１つ以上の材料を伴う１つ以上のステップを処理して、そのステップ処理において特徴部が互いに自動的に整列されるようにする行為を指す。従って、本発明は、自己整列の技術を使用して、フローティングゲートメモリセル型の半導体メモリアレーの製造を達成する。
【０００５】
単一ウエハ上のメモリセルの数を最大にするためにメモリセルアレーのサイズを縮小することが絶えず必要である。メモリセルを対に形成し、各対が単一のソース領域を共用し、そして隣接対のセルが共通のドレイン領域を共用するようにして、メモリセルアレーのサイズを減少することが良く知られている。しかしながら、通常は、ドレイン領域へのビットライン接続のためにアレーの広い領域が指定される。このビットライン領域は、メモリセル対間のコンタクト開口、及びコンタクト対ワードライン間隔によってしばしば占有され、この間隔は、リソグラフィの世代、コンタクトの整列及びコンタクトの一体化に大きく依存する。更に、ワードライントランジスタのために著しいスペースが指定され、そのサイズは、リソグラフィの世代及び接合スケーリングにより設定される。
【０００６】
慣習的に、フローティングゲートは、消去動作中にフローティングゲートから電子を移動するのに使用されるファウラー・ノルトハイムのトンネル現象を向上させるために、制御ゲートに面した鋭いエッジで形成される。この鋭いエッジは、通常、フローティングゲートポリの上面を不均一に酸化又は部分的エッチングすることにより形成される。しかしながら、フローティングゲートの寸法が小さくなるにつれて、この鋭いエッジをこのように形成することが益々困難になる。
【０００７】
又、メモリセルアレーのプログラミング効率を改善することも必要である。従来のプログラミング構成では、チャンネル領域の電子がフローティングゲートに平行な経路に流れ、比較的少数の加熱された電子がフローティングゲートに注入される。推定プログラム効率（全電子数に対する注入電子数）は、約１／１０００と推定される。
【０００８】
基体の非プレーナ部分上にメモリセルエレメントを形成することが知られている。例えば、米国特許第５，７８０，３４１号（オグラ氏）は、基体表面に形成されたステップチャンネルを含む多数のメモリデバイス構成を開示している。ステップチャンネルの目的は、ホット電子をフローティングゲートに効率的に注入することであるが、これらメモリデバイス設計は、メモリセルエレメントのサイズ及び形成を最適化するのが困難であると共に、効率的で且つ信頼性のあるオペレーションのために動作パラメータが必要であるという点で依然として欠点がある。
そこで、プログラミング効率を向上しながら、セルサイズを著しく減少した不揮発性のフローティングゲート型メモリセルアレーが要望される。
【０００９】
【課題を解決するための手段】
本発明は、サイズを減少し且つ新規な構造を有するメモリセルを形成する自己整列型方法及びそれにより形成されたメモリセルアレーを提供することにより、上述した問題を解消する。
本発明は、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーであって、表面を有する第１導電型の半導体材料の基体と、この基体上に形成され、互いに実質的に平行で且つ第１方向に延びる離間された分離領域とを備え、隣接分離領域の各対間に活性領域を備え、そして各活性領域が複数のメモリセル対を含むようなメモリデバイスのアレーを提供する。各メモリセル対は、基体の表面へと形成されて一対の対向する側壁を含むトレンチと、このトレンチの下で基体に形成された第１領域と、基体に形成された一対の第２領域とを含み、基体内で第１領域と一方の第２領域との間に一対のチャンネル領域が各々形成され、第１及び第２領域は、第２導電型を有し、そして各チャンネル領域は、実質的に対向するトレンチ側壁の一方に沿って延びる第１部分と、実質的に基体の表面に沿って延びる第２部分とを含み、更に、一対の導電性フローティングゲートを含み、その各々は、少なくともその下部が、トレンチにおいてチャンネル領域の第１部分の１つに隣接配置されてそこから絶縁されて、チャンネル領域のその１つの第１部分の導電率を制御し、そして更に、一対の導電性制御ゲートを含み、その各々は、チャンネル領域の第２部分の１つの上に配置されてそこから絶縁されて、チャンネル領域のその１つの第２部分の導電率を制御し、制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しか存在しない。
【００１０】
本発明の別の特徴において、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーを形成する方法は、実質的に互いに平行で且つ第１方向に延びる離間された分離領域を半導体基体上に形成し、隣接分離領域の各対間には活性領域を設け、上記基体は表面を有しそして第１導電型であり、更に、各活性領域に複数のメモリセル対を形成するという段階を含む。各メモリセル対の形成は、次のことを含み、即ち、一対の対向する側壁を有するトレンチを基体の表面へと形成し、トレンチの下で基体に第１領域を形成し、基体に一対の第２領域を形成し、基体内では第１領域と一方の第２領域との間に一対のチャンネル領域が各々形成され、第１及び第２領域は第２導電型を有し、そして各チャンネル領域は、実質的に対向するトレンチ側壁の一方に沿って延びる第１部分と、実質的に基体の表面に沿って延びる第２部分とを含み、更に、一対の導電性フローティングゲートを形成し、その各々は、少なくともその下部が、トレンチにおいてチャンネル領域の第１部分の１つに隣接配置されてそこから絶縁されて、チャンネル領域のその１つの第１部分の導電率を制御し、そして更に、一対の導電性制御ゲートを形成し、その各々は、チャンネル領域の第２部分の１つの上に配置されてそこから絶縁されて、チャンネル領域のその１つの第２部分の導電率を制御し、制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しかないようにする。
【００１１】
【発明の実施の形態】
本発明の他の目的及び特徴は、以下の説明、請求の範囲及び添付図面から容易に明らかとなろう。
本発明の方法は、図１Ａ−１Ｆ及び図２Ａ−２Ｑ（これらは、本発明のメモリセルアレーを形成する処理ステップを示す）、及び図３Ａ−３Ｑ（これらは、半導体構造体の周辺領域を形成する処理ステップを示す）に示されている。この方法は、この分野で良く知られた好ましくはＰ型の半導体基体１０で始まる。以下に述べる層の厚みは、設計ルール及びプロセス技術の世代に依存する。ここでは、０．１０ミクロンプロセスについて説明する。しかしながら、本発明は、特定のプロセス技術世代にも、以下に述べるプロセスパラメータの特定値にも限定されるものではない。
【００１２】
分離領域の形成
図１Ａ−１Ｆは、基体上に分離領域を形成する公知のＳＴＩ方法を示す。図１Ａは、この分野で良く知られた好ましくはＰ型の半導体基体１０（又は半導体ウェル）の上面図である。第１及び第２の材料層１２及び１４が基体上に形成される（例えば、成長又は付着される）。例えば、第１層１２は、酸化又は酸化物付着（例えば、化学蒸着即ちＣＶＤ）のような良く知られた技術により基体１０上に約５０−１５０Åの厚みに形成された二酸化シリコン（以下、「酸化物」という）である。窒素ドープの酸化物又は他の絶縁誘電体も使用できる。第２層１４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化物層１２上に約１０００−５０００Åの厚みに形成された窒化シリコン（以下、「窒化物」という）である。図１Ｂは、それにより生じる構造体の断面図である。
【００１３】
第１及び第２の層１２／１４が形成されると、適当なホトレジスト材料１６を窒化物層１４に付着し、そしてマスキングステップを実行して、図１Ｃに示すように、Ｙ即ち列方向に延びるある領域（縞１８）からホトレジスト材料を選択的に除去する。ホトレジスト材料１６が除去された場所で、露出された窒化物層１４及び酸化物層１２を、縞１８において標準的なエッチング技術（即ち非等方性窒化物及び酸化物／誘電体エッチングプロセス）を使用してエッチング除去し、構造体にトレンチ２０を形成する。隣接する縞１８間の距離Ｗは、使用するプロセスの最小リソグラフ特徴と同程度に小さい。次いで、シリコンエッチングプロセスを使用して、トレンチ２０を、図１Ｄに示すように、シリコン基体１０まで拡張する（例えば、約５００Åないし数ミクロンの深さまで）。ホトレジスト１６が除去されなかった場所には、窒化物層１４及び酸化物層１２が維持される。図１Ｄに示されたそれにより生じる構造体は、ここで、分離領域２４とインターレースされた活性領域２２を定義する。
【００１４】
この構造体は、残留ホトレジスト１６を除去するように更に処置される。次いで、厚い酸化物層を付着することにより二酸化シリコンのような分離材料をトレンチ２０に形成した後に、化学的−機械的ポリシング即ちＣＭＰエッチングを行って（窒化物層１４をエッチングストッパーとして使用して）、図１Ｅに示すように、トレンチ２０における酸化物ブロック２０を除いて酸化物層を除去する。次いで、窒化物／酸化物エッチングプロセスを使用して、残留窒化物及び酸化物層１４／１２を除去し、図１Ｆに示すように、分離領域２４に沿って延びるＳＴＩ酸化物ブロック２６を残す。
【００１５】
上述したＳＴＩ分離方法は、分離領域２４を形成する好ましい方法である。しかしながら、それとは別に、良く知られたＬＯＣＯＳ分離方法（例えば、くぼみＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を使用することもでき、この場合、トレンチ２０は基体まで延びず、そして基体の表面においてストライプ領域１８に分離材料を形成することができる。図１Ａ−１Ｆは、分離領域２４により分離された活性領域２２にメモリセルの列が形成される基体のメモリセルアレー領域を示している。又、基体１０は、少なくとも１つの周囲領域２８も含み、ここには制御回路が形成され、これを使用して、メモリセルアレー領域に形成されたメモリセルを動作することに注意されたい。又、上述した同じＳＴＩ又はＬＯＣＯＳプロセス中に周囲領域２８に分離ブロック２６も形成されるのが好ましい。
【００１６】
メモリセルの形成
図１Ｆに示す構造体は、更に、次のように処理される。図２Ａ−２Ｑは、図１Ｆに直交する方向から（図１Ｃ及び１Ｆに示された線２Ａ−２Ａに沿って）見た活性領域２２における構造体の断面図であり、そして図３Ａ−３Ｑは、周囲領域２８における構造体の断面図であり、本発明のプロセスにおける次々のステップが両方の領域において同時に実行されるところを示す。
【００１７】
最初に、図２Ａ及び３Ａに示すように、基体１０上に絶縁層３０（好ましくは酸化物又は窒素ドープ酸化物）を形成する。このとき、基体１０の活性領域部分は、周囲領域２８に対してメモリデバイスのセルアレー部分を良好に独立して制御するためにドープすることができる。このようなドーピングは、Ｖtインプラント又はセルウェルインプラントとしばしば称され、この技術でよく知られている。このインプラント中に、周囲領域は、ホトレジスト層により保護され、これは、全構造体上に付着され、そして基体のメモリセルアレー領域のみから除去される。
【００１８】
次いで、窒化物のような硬いマスク材料の厚い層３２を酸化物層３０上に形成する（例えば、〜３５００Å厚み）。次いで、窒化物層３２にホトレジスト（マスキング）材料を付着し、そしてマスキングステップを実行して、選択された平行な縞領域からホトレジスト材料を除去することにより、窒化物層３２に複数の平行な第２トレンチ３４を形成する。非等方性窒化物エッチングを使用して、縞領域における窒化物層３２の露出部分を除去し、酸化物層３０まで延びてそれを露出させる第２トレンチ３４を残す。ホトレジストを除去した後に、非等方性酸化物エッチングを使用して、酸化物層３０の露出部分を除去し、そして第２トレンチ３４を基体１０まで延ばす。次いで、シリコンの非等方性エッチングプロセスを使用して、各活性領域２２において第２トレンチ３４を基体１０まで延ばす（例えば、０．１５μｍ技術では約５００Åないし数ミクロンである約１特徴部サイズの深さまで）。或いは又、トレンチ３４を基体１０まで形成した後にホトレジストを除去することもできる。それにより生じる活性／周囲領域２２／２８が図２Ｂ／３Ｂに示されている。
【００１９】
次いで、第２トレンチ３４の露出シリコンに沿って絶縁材料層３６を形成し（好ましくは熱酸化又はＣＶＤ酸化物プロセスを使用して）、これは、第２トレンチの底及び下部側壁を形成する（例えば、〜６０Åないし１５０Å厚み）。次いで、構造体上に厚いポリシリコン層３８（以下「ポリ」という）を形成し、これは、第２トレンチ３４に充填される。ポリ層３８は、イオンインプラント又は現場でのドープポリプロセスによりドープすることができる（例えば、ｎ＋）。それにより生じる活性／周囲領域２２／２８が図２Ｃ／３Ｃに示されている。
【００２０】
ポリエッチングプロセス（例えば、窒化物層３２をエッチングストッパーとして使用するＣＭＰプロセス）を使用して、第２トレンチ３４に残されたままとなるポリシリコン３８のブロック４０を除いて、ポリ層３８を除去する。次いで、制御型ポリエッチングを使用して、ポリブロック４０の高さを下げ、図２Ｄ／３Ｄに示すように、ポリブロック４０の頂部は、基体の表面より上であるが、分離領域２４におけるＳＴＩブロック２６の頂部より下に配置される。
【００２１】
次いで、別の任意のポリエッチングを実行して、図２Ｅに示すように、ポリブロック４０の頂部に（第２トレンチの側壁に隣接して）傾斜部分４２を形成する。次いで、熱酸化プロセスを実行して、傾斜部分４２の尖端を形成又は増強し、これは、図２Ｆに示すように、ポリブロック４０の露出上面を酸化させる（その上に酸化物層４６を形成する）。次いで、第２トレンチ３４の側壁に沿って酸化物スペーサ４８を形成する。スペーサの形成は公知であり、構造体の輪郭上に材料を付着した後に非等方性エッチングプロセスを行うことを含み、これにより、構造体の水平面から材料が除去される一方、構造体の垂直方向を向いた表面上では材料がほぼそのまま残される（丸み付けされた上面をもつ）。スペーサ４８は、構造体上に酸化物を付着し（例えば、約３００ないし１０００Å厚み）、その後、非等方性酸化物エッチングを行うことにより形成される。又、この酸化物エッチングは、第２トレンチ３４の各々において酸化物層４６の中央部分も除去する。その周囲部分２８は、何ら影響なく残される。それにより生じる活性／周囲領域２２／２８が図２Ｇ／３Ｇに示されている。
【００２２】
その後、非等方性ポリエッチングを、ある酸化物エッチング（トレンチ３４に沿ってＳＴＩ酸化物の高さを調整するための）と組み合わせて実行し、これは、酸化物スペーサ４８により保護されないポリブロック４０の中央部分を除去し、図２Ｈに示すように、第２トレンチ３４の各々に一対の対向するポリブロック４０ａを残す。次いで、絶縁材付着及び非等方性エッチバックプロセスを使用して、第２トレンチ３４内でポリブロック４０ａの露出側面に沿って絶縁層５０を形成する。絶縁材料はいかなる絶縁材でもよい（例えば、ＯＮＯ：酸化物／窒化物／酸化物、又は他の高い誘電体材料）。絶縁材料が酸化物であって、酸化物付着／エッチングプロセスが酸化物スペーサ４８の厚みを増加しそして各第２トレンチ３４の底において酸化物層３６の露出部分を除去して、図２Ｉ／３Ｉに示すように、基体を露出させるのが好ましい。
【００２３】
次いで、基体がＰ型であるかＮ型であるかに基づいて、砒素、燐、硼素及び／又はアンチモン（及び考えられるアニール）を含む適当なイオンインプランテーションを、構造体の表面にわたって行って、第２トレンチ３４の底に露出された基体部分に第１（ソース）領域５２を形成する。このソース領域５２は、第２トレンチ３４に自己整列され、そして基体の第１導電型（例えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）を有する。又、イオンは、窒化物層３２に著しい作用を与えない。それにより生じる活性／周囲領域２２／２８が図２Ｊ／３Ｊに示されている。
【００２４】
ポリ付着ステップ及びそれに続くポリＣＭＰエッチング（窒化物層３２をエッチングストッパーとして使用する）を使用して、図２Ｋに示すように、第２トレンチ３４にポリブロック５４を充填する。その後、窒化物エッチングを行って、窒化物層３２を除去し、ポリブロック４０ａの上縁を露出させる。次いで、熱酸化、酸化物付着又はその両方により、ポリブロック４０ａの露出した上縁にトンネル酸化物層５６を形成する。又、この酸化物形成ステップは、ポリブロック５４の露出した上面に酸化物層５８を形成すると共に、基体１０上の酸化物層３０をおそらく厚くする。このときに、活性領域２２をマスクすることにより、周囲領域２８において任意のＶtインプランテーションを行うことができる。それにより生じる活性／周囲領域２２／２８が図２Ｌ／３Ｌに示されている。
【００２５】
酸化物層３０は、活性領域において両メモリセルに対するゲート酸化物として働くと共に、周囲領域において制御回路として働く。各デバイスに対し、ゲート酸化物の厚みは、その最大動作電圧を指示する。従って、制御回路のあるものが制御回路のメモリセル又は他のデバイスとは異なる電圧で動作することが望まれる場合には、プロセスのこの時点でゲート酸化物３２の厚みを変更することができる。例えば、これに限定されるものではないが、構造体上にホトレジスト６０を形成した後に、マスキングステップを行って、周囲領域においてホトレジストの一部分を選択的に除去し、酸化物層３０の一部分を露出させる。酸化物層３０の露出された部分は、薄くすることもできるし（例えば、制御エッチングを使用することにより）、又は図２Ｍ／３Ｍに示すように、所望の厚みを有する酸化物層３０ａに置き換えることもできる（例えば、酸化物エッチング及び酸化物付着により）。
【００２６】
ホトレジスト６０を除去した後に、ポリ付着ステップを使用して、構造体上にポリ層６２を形成する（例えば、約５００−３０００Å厚み）。その後に、ホトレジスト付着及びマスキングステップを行って、図２Ｎ／３Ｎに示すように、周囲領域２８においてポリ層上にホトレジストブロック６４を形成する。次いで、非等方性ポリエッチングを使用して、ホトレジストブロック６４の下のポリブロック６６（周囲領域２８において）及び酸化物スペーサ４８に隣接するポリスペーサ６８（活性領域２２において）を除いて、ポリ層６２を除去する。適当なイオンインプランテーション（及びアニール）を使用して、デバイスに対し、基体の活性領域に第２（ドレイン）領域７０を形成すると共に、基体の周囲領域２８にソース／ドレイン領域７２／７４を形成する。それにより生じる活性／周囲領域２２／２８が図２Ｏ／３Ｏに示されている。
【００２７】
次いで、ホトレジストブロック６４を除去した後、絶縁材料付着及び非等方性エッチングにより絶縁スペーサ７６を形成し（例えば、窒化物又は酸化物）、そしてポリスペーサ６８、酸化物スペーサ４８及びポリブロック６６に対して配置する。次いで、金属付着ステップを実行して、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を活性及び周囲領域２２／２８に付着する。次いで、構造体をアニールし、ポリスペーサ６８及びポリブロック６６の露出された頂部へ高温金属を流して浸透させ、金属化ポリシリコンの導電層７８（ポリサイド）を形成することができる。残留構造体に付着された金属は、金属エッチングプロセスにより除去される。それにより生じる活性／周囲領域２２／２８が図２Ｐ／３Ｐに示されている。
【００２８】
次いで、ＢＰＳＧ又は酸化物のような絶縁材料８０を全構造体上に形成する。マスキングステップを実行して、ドレイン領域７０／７４上にエッチングエリアを画成する。マスクされた領域において絶縁材料８０を選択的にエッチングし、ドレイン領域７０／７４まで延びるコンタクト開口を形成する。次いで、コンタクト開口に導体金属（例えば、タングステン）を充填して、金属コンタクト８２を形成し、これをドレイン領域７０／７４に電気的に接続する。絶縁材料８０上に金属マスキングを行うことにより活性及び周囲領域２２／２８にドレインラインコンタクト８４／８６（例えば、アルミニウム、銅、等）を各々追加して、各活性領域２２において全てのコンタクト８２（ひいては、全てのドレイン領域７０）を一緒に接続すると共に、周囲領域２８において複数のドレイン領域７４を一緒に接続する。最終的な活性領域メモリセル構造体が図２Ｑに示され、そして最終的な周囲領域制御回路構造体が図３Ｑに示されている。
【００２９】
図２Ｑに示すように、本発明のプロセスは、ポリブロック５４の各側にメモリセルが形成された互いに鏡像関係のメモリセル対を形成する。メモリセルごとに、第１及び第２領域５２／７０が各々ソース及びドレイン領域を形成する（当業者であれば、ソース及びドレインは、動作中に交換可能であることが明らかであろうが）。ポリブロック４０ａは、フローティングゲートを構成し、そしてポリスペーサ６８は、制御ゲートを構成する。各メモリセルに対するチャンネル領域９０は、ソース及びドレイン５２／７０間にある基体の表面部分に画成される。各チャンネル領域９０は、ほぼ直角に一緒に接合された２つの部分を含み、その第１（垂直）部分９２は、充填された第２トレンチ３４の垂直壁に沿って延び、そしてその第２（水平）部分９４は、充填された第２トレンチ３４の側壁とドレイン領域７０との間に延びる。メモリセルの各対は、共通のソース領域５２を共用し、これは、充填された第２トレンチ３４の下に配置されそしてポリブロック５４と電気的接触する。同様に、メモリセルの異なる鏡像セットからの隣接メモリセル間にも各ドレイン領域７０が共用される。
【００３０】
図４は、得られた構造体の上面図で、ビットライン８４及びドレイン領域７０と、活性及び分離領域２２／２４の両方を横切って延びる制御（ワード）ラインとして連続的に形成された制御ゲート６８との間の相互接続を示す。上述したプロセスは、分離領域２４を横切って延びるソース領域５２を形成しない（これは、深いインプラントによるか、又はイオンインプランテーションの前に第２トレンチ３４の分離領域部分からＳＴＩ絶縁材料を除去することにより容易に実行できる）。しかしながら、ポリブロック５４（ソース領域５２と電気的に接触する）は、分離領域を横切って隣接活性領域へ連続的に形成され、そしてソースラインを形成し、その各々は、対にされたメモリセルの各行に対し全てのソース領域を一緒に電気的接続する。
【００３１】
フローティングゲート４０ａは、第２トレンチ３４に配置され、各フローティングゲートは、チャンネル領域の垂直部分９２の１つ、ソース領域５２の１つ、及びポリブロック５４の１つに対向しそしてそこから絶縁される。各フローティングゲート４０ａは、その上部が基体の表面上に延びて、エッジ９６で終わり、これは、制御ゲート６８の１つに対向してそこから絶縁され、従って、酸化物層５６を通るファウラー・ノルトハイムのトンネリングのための経路を与える。各ポリブロック５４は、フローティングゲート４４ａに沿って延びてそこから絶縁され（酸化物層５０により）、それらの間に改善された電圧結合を与える。制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しかなく、それらの間の過剰な容量性結合が、以下に述べるメモリセルの動作を妨げないようにすることが重要である。これは、制御ゲートとフローティングゲートとの間に垂直方向の重畳があった場合に、制御ゲートは、フローティングゲートに完全に重畳する（垂直方向に）に充分なほど延びない（水平方向に）ことを意味する。
【００３２】
メモリセルのオペレーション
メモリセルのオペレーションについて以下に説明する。このようなメモリセルのオペレーション及びオペレーションの理論は、フローティングゲート及び制御ゲートを有する不揮発性メモリセルのオペレーション及びオペレーション理論、ゲートのトンネル現象を制御するためのフローティングゲート、及びそれにより形成されたメモリセルのアレーに関して参考としてここに援用する米国特許第５，５７２，０５４号にも開示されている。
【００３３】
所与の活性領域２２において選択されたメモリセルを最初に消去するために、そのソース５２及びドレイン７０の両方に接地電位が印加される。制御ゲート６８には、高い正の電圧（例えば、＋７ないし＋１５ボルト）が印加される。フローティングゲート４０ａの電子は、ファウラー・ノルトハイムのトンネリングメカニズムにより、フローティングゲート４０ａの上端（主としてエッジ９６）から酸化物層５６を経て制御ゲート６８へトンネル通過するように誘起され、フローティングゲート４０ａを正に荷電されたままにする。このトンネル現象は、エッジ９６の先鋭さにより促進される。制御ゲート６８の各々は、活性及び分離領域を横切って連続的な制御（ワード）ラインとして延びるので、各活性領域における１つのメモリセルが同時に「消去」されることに注意されたい。
【００３４】
選択されたメモリセルをプログラムすることが望まれるときには、小さな電圧（例えば、０．５ないし２．０Ｖ）がそのドレイン領域７０に印加される。その制御ゲート６８には、ＭＯＳ構造体のスレッシュホールド電圧付近の正の電圧レベル（例えば、約＋０．２ないし１ボルト程度）が印加される。そのソース領域５２には、正の高い電圧（例えば、５ないし１２ボルト程度）が印加される。ドレイン領域７０により発生される電子は、ドレイン領域７０からチャンネル領域９０の深い空乏水平部分９４を経てソース領域５２に向かって流れる。電子は、チャンネル領域９０の垂直部分９２に到達すると、フローティングゲート４０ａの高い電位を見る（フローティングゲート４０ａが、正に荷電されたソース領域５２及びポリブロック５４に強力に電圧結合されているために）。電子は、加速されて、加熱状態となり、それらのほとんどは、絶縁層３６へそしてそれを経てフローティングゲート４０ａへ注入される。選択されたメモリセルを含まないメモリセルの行／列については、ソース／ドレイン領域５２／７０及び制御ゲート６８に低い電位又は接地電位が印加される。従って、選択された行及び列におけるメモリセル６４だけがプログラムされる。
【００３５】
フローティングゲート４０ａへの電子の注入は、フローティングゲート４０ａにおける電荷が減少して、ホット電子を発生するために垂直チャンネル領域部分９２に沿って高い表面電位をもはや維持できなくなるまで続く。その点において、フローティングゲート４０ａの電子又は負の電荷が、ドレイン領域７０からフローティングゲート４０ａへの電子の流れを減少させる。
【００３６】
最終的に、選択されたメモリセルを読み取るために、そのソース領域５２に接地電位が印加される。読み取り電圧（例えば、〜０．５ないし２ボルト）がそのドレイン領域７０に印加され、そして約１ないし４ボルト（デバイスの電源電圧に基づく）がその制御ゲート６８に印加される。フローティングゲート４０ａが正に荷電される（即ち、フローティングゲートの電子が放出される）場合には、チャンネル領域の垂直部分９２（フローティングゲート４０ａに直接隣接した）がターンオンされる。制御ゲート６８が読み取り電位に上げられると、チャンネル領域の水平部分９４（制御ゲート６８に直接隣接した）もターンオンされる。従って、全チャンネル領域９０がターンオンされて、ソース領域５２からドレイン領域７０へ電子を通流させる。この感知された電流が「１」状態である。
【００３７】
他方、フローティングゲート４０ａが負に荷電された場合は、チャンネル領域の垂直部分９２が弱くターンオンされるか又は完全にシャットオフされる。制御ゲート６８及びドレイン領域７０が読み取り電位に上昇されたときでも、チャンネル領域の垂直部分９２にはほとんど又は全く電流が流れない。この場合には、電流が「１」状態の場合に比して非常に小さいか又は全く電流が流れない。このようにして、メモリセルは、「０」状態にプログラムされることが感知される。非選択の行列については、ソース／ドレイン領域５２／７０及び制御ゲート６８に接地電位が印加され、従って、選択されたメモリセルだけが読み取られる。
【００３８】
メモリセルアレーは、この技術で良く知られた従来型の行アドレスデコード回路、列アドレスデコード回路、センス増幅回路、出力バッファ回路及び入力バッファ回路を含む周辺回路を備えている。
本発明は、サイズが減少されそしてプログラム効率に優れたメモリセルアレーを提供する。メモリセルのサイズは著しく減少される。というのは、ソース領域５２が基体１０内に埋設されそして第２トレンチ３４に自己整列され、リソグラフ世代、コンタクト整列及びコンタクト一体化の制限によってスペースが浪費されないからである。各フローティングゲート４０ａは、その下部が、基体に形成された第２トレンチ３４に配置され、プログラムオペレーション中にトンネリング電子を受け取ると共に、読み取りオペレーション中にチャンネル領域の垂直部分９２をターンオンする。又、各フローティングゲート４０ａは、その上部が、基体に形成された第２トレンチから延び、そして制御ゲートに対向するエッジで終わり、消去オペレーション中にそこへのファウラー・ノルトハイムのトンネリングを生じさせる。
【００３９】
チャンネル領域９０の水平部分９４をフローティングゲート４０ａに「向ける」ことによりプログラム効率が相当に改善される。従来のプログラミング構成では、チャンネル領域の電子がフローティングゲートに平行な経路に流れ、そこで、比較的少数の加熱された電子がフローティングゲートに注入される。このような従来のプログラミング構成では、推定プログラム効率（全電子数に対する注入電子数）は、約１／１０００と推定される。しかしながら、チャンネル領域の水平部分が、フローティングゲートに直接「向けられた」電子経路を画成するので、本発明のプログラム効率は、１０倍又は１００倍も改善され、ほとんど全ての電子がフローティングゲートに注入される。
【００４０】
又、本発明では、ポリブロック５４（ソース領域５２に電気的に接続された）を経て各フローティングゲート４０ａとそれに対応するソース領域５２との間に改善された電圧結合が得られる。同時に、フローティングゲート４０ａと制御ゲート６８との間には比較的低い電圧結合が得られる。更に、ソース領域５２及びドレイン領域７０を垂直方向及び水平方向に分離させると、セルサイズに影響せずに信頼性パラメータを容易に最適化することができる。
【００４１】
第１の別の実施形態
図５Ａ−５Ｊは、本発明のメモリセルアレーを形成する別の方法について活性領域２２における構造体を示す断面図である。この第１の別のプロセスは、図２Ａに示した構造でスタートする。簡単化のために、上述した第１実施形態と共通した要素は、同じ参照番号を使用して示す。
【００４２】
酸化物層３０の上に厚い窒化物層３２（例えば、〜１０００ないし１００００Åの厚み）を形成する。窒化物層３２にホトレジスト（マスキング）材料を付着し、そしてマスキングステップを実行して、選択された平行な縞領域からホトレジスト材料を除去することにより、平行な第２トレンチ３４を窒化物層３２に形成する。非等方性窒化物エッチングを使用して、縞領域において窒化物層３２の露出部分を除去し、酸化物層３０まで延びてそれを露出させる第２トレンチ３４を残す。ホトレジストを除去した後に、酸化物付着ステップを行い、次いで、酸化物非等方性エッチングステップを行って、第２トレンチ３４に酸化物スペーサ１０２を形成する。第２トレンチの底部中央における酸化物層３０の部分も、この酸化物エッチングステップの間に除去され、その下の基体１０を露出させる。それにより得られた構造体が図５Ａに示されている。
【００４３】
シリコン非等方性エッチングプロセスを使用して、第２トレンチ３４を各活性領域２２において基体１０まで延ばす（例えば、０．１５μｍ技術では約５００Åないし数ミクロンの深さまで）。基体１０における第２トレンチ３４の巾は、本質的に酸化物スペーサ１０２間の間隔である。適当なイオンインプランテーション（及び考えられるアニール）を構造体の表面にわたって行って、第２トレンチ３４の底の露出した基体部分に第１（ソース）領域５２を形成する。このソース領域５２は、第２トレンチ３４に自己整列され、そして基体の第１導電型（例えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）である。イオンは、窒化物層３２に著しい影響を及ぼさない。それにより得られる構造体が図５Ｂに示されている。
【００４４】
次いで、露出されたシリコン基体１０（第２トレンチ３４の底及び下部側壁を形成する）には、好ましくは熱酸化により酸化物層１００を形成する（例えば、〜７０ないし１５０Å厚み）。次いで、構造体上に厚いポリ層を形成し、これが第２トレンチ３４を埋める。窒化物層３２をエッチングストッパーとして使用するポリＣＭＰエッチングプロセスを使用して、第２トレンチ３４に残されるポリブロック５４を除いてポリ層を除去する。次いで、制御ポリエッチングを使用して、ポリブロック５４の高さを窒化物層３２の頂部より低くする。次いで、ポリブロック５４に任意の酸化物層１０４を付着する（例えば、熱酸化により）。その後に、構造体上に薄い窒化物層１０６を付着し、その後、マスキングステップ及び窒化物エッチングを行って、酸化物層１０４及びポリブロック５４上の部分を除いて窒化物層１０６を除去する。これは、構造体上にホトレジストを付着した後に、制御露出を行って、第２トレンチ３４のホトレジストのみが、付着された窒化物を覆ったままであるようにすることにより実行できる。それにより得られた構造体が図５Ｃに示されている。
【００４５】
窒化物層１０６をマスクとして使用して、乾式及び／又は湿式酸化物エッチングを行って、酸化物スペーサ１０２を除去する。それに続いて、熱酸化プロセスを行い、ポリブロック５４の露出側部及び基体の露出部分に酸化物層１０８を形成する。非等方性酸化物エッチングを使用して、基体上に形成された酸化物層１０８を除去する。それにより得られた構造体が図５Ｄに示されている。
窒化物層３２及び１０６をマスクとして使用し、シリコンエッチングを使用して、第２トレンチ３４における露出したシリコン基体を、ポリブロック５４の底と平らになる深さまでエッチング除去する。付加的なイオンインプランテーション（及び考えられるアニール）を使用して、図５Ｅに示すように、第２トレンチ３４の下までソース領域５２を拡張する。
【００４６】
次いで、好ましくは酸化物のＣＶＤ付着により、第２トレンチの側壁に絶縁層１１０を形成する（例えば、〜７０ないし１５０Å厚み）。構造体上に厚いポリ層を形成して第２トレンチ３４を埋め、次いで、ＣＭＰポリエッチング（窒化物層３２をエッチングストッパーとして使用する）及び付加的なポリエッチングを行って、ポリブロック４０ａを形成し、その頂部は、分離領域２４においてＳＴＩ酸化物ブロック２６の頂部より低い。次いで、傾斜エッチング又は酸化を使用して、ポリブロック４０ａの頂部のエッジ９６を先鋭にする。次いで、酸化物付着及びエッチバックプロセスを使用して、第２トレンチ３４の頂部に酸化物１１２を充填し、これは、ポリブロック４０ａをシールすると共に、第２トレンチ３４の頂部に酸化物スペーサを形成する。それにより得られた構造体が図５Ｆに示され、各第２トレンチには３つのポリブロックがあって、酸化物により取り巻かれそしてシールされている。ポリブロック５４は、ソース領域５２と電気的接触し、そして一対のポリブロック４０ａ（これらはソース領域５２から絶縁される）間に配置される。
【００４７】
ポリブロック５４の任意の拡張は、制御窒化物及び酸化物エッチングにより窒化物層１０６及び酸化物層１０４を除去した後に、ポリ付着及びポリＣＭＰエッチバックを行うことにより実行できる。任意のポリエッチングを使用して、ポリブロック５４の新たな頂部を低くした後に、酸化プロセスを使用して、図５Ｇに示すように、ポリブロック５４上に保護酸化物層１１４を形成することができる。次いで、窒化物エッチングを使用して窒化物層３２を除去する。次いで、制御窒化物エッチングを使用して、露出酸化物を約１０ないし数百Åだけくぼませ、それに続いて、熱酸化プロセスを行って、酸化物層３０及び１１４を再形成し、そしてポリブロック４０ａの頂部を取り巻く酸化物に凹みを作る。それにより得られた構造体が図５Ｈに示されている。
【００４８】
ポリ付着及び非等方性ポリエッチングを使用して、酸化物スペーサ１１２に隣接してポリスペーサ６８を形成する。適当なイオンインプランテーション（及びアニール）を行って、基体に第２（ドレイン）領域７０を形成する。次いで、絶縁材付着及び非等方性エッチングにより絶縁スペーサ７６を形成し（例えば、窒化物又は酸化物）、そしてポリスペーサ６８に対して配置する。次いで、金属付着ステップを行って、タングステン、コバルト、チタン、ニッケル、白金又はモリブデンのような金属を構造体上に付着し、これを次いでアニールして、高温金属をポリスペーサ６８の露出頂部へ流して浸透させ、ポリサイド７８を形成することができる。残留構造体に付着された残留金属は、金属エッチングプロセスにより除去する。それにより得られた構造体が図５Ｉに示されている。
【００４９】
図２Ｑを参照して上述したように、絶縁材８０、金属コンタクト８２及びドレインラインコンタクト８４を形成し、図５Ｊに示す最終構造体を形成する。この実施形態の効果は、固体ソースラインポリブロック５４を形成してソース領域５２に電気的接触するのが容易なことである。更に、ポリブロック５４を使用して、後で形成されるフローティングゲートポリブロック４０ａを分離することで、フローティングゲート間の短絡を容易に防止することができる。
【００５０】
第２の別の実施形態
図６Ａ−６Ｇ及び図７Ａ−７Ｇは、本発明のメモリセルアレーを形成する第２の別の方法を示す。この第２の別のプロセスは、図２Ｂ及び３Ｂに示された構造で開始されるが、この実施形態では酸化物層３０が任意であるから、窒化物層３２の下に酸化物層３０が形成されていない。図２Ｃを参照して述べたように絶縁材３６を形成した後、イオンインプランテーション（及び考えられるアニール）プロセスを使用して、第２トレンチ３４の底の露出された基体部分に第１（ソース）領域５２を形成する。次いで、図６Ａ及び７Ａに示すように、構造体上に薄いポリ層１１８を形成する。ポリ層１１８は、イオンインプラント又は現場でのプロセスによりドープすることができる（例えば、ｎ＋に）。ポリ層１１８の厚みは、５０−５００Åであるのが好ましく、これは、最終的なメモリセルデバイスに対するフローティングゲートの最終的な厚みを指示する。
【００５１】
構造体上に酸化物を形成した後に、平坦化酸化物エッチング（例えば、窒化物層３２上のポリ層１１８の部分をエッチングストッパーとして使用するＣＭＰエッチング）を行って、第２トレンチ３４に酸化物ブロック１２０を充填する。それに続いて、ポリエッチングを行って、ポリ層１１８の露出部分（即ち窒化物層３２上の部分）を除去する。次いで、酸化物エッチングを使用して、酸化物ブロック１２０を、分離領域２４においてＳＴＩブロック２６上に配置されたままになっているポリ層１１８の部分と平らになるまで下方にくぼませる（例えば、ＳＴＩブロック２６上の不活性領域におけるポリ層１１８の部分を酸化物エッチングストッパーとして使用して）。それにより得られた活性／周囲領域構造体が図６Ｂ及び７Ｂに示されている。
【００５２】
２つの異なるトポロジーレベルに配置されたポリ層１１８の２つの異なる部分は、酸化物エッチング、ポリエッチング、上述した酸化物エッチングプロセスにおいてエッチングストッパーとして使用されることに注意されたい。より詳細には、図６Ａに示すように、ポリ層１１８は、トレンチ３４の外側で窒化物層３２上に形成された第１部分１１９ａを有する。図６Ｈは、活性領域２２ではなく分離領域２４において、第２トレンチ３４を図６Ａに示したものと同じ方向から見た図である。図６Ｈに示されたように、ポリ層１１８は、ＳＴＩブロック２６上に形成された第２部分１１９ｂを有する。従って、ポリ層部分１１９ａは、ポリ層部分１１９ｂよりも高いトポグラフィーレベルに配置される。活性領域に酸化物ブロック１２０を形成するために、ポリ層部分１１９ａをエッチングストッパーとして使用して第１酸化物エッチングを実行し、活性及び分離領域２２／２４の両方において第２トレンチ３４を均一に埋める。その後の酸化物エッチングは、ポリ層部分１１９ｂをエッチングストッパーとして使用して、活性領域において酸化物ブロック１２０の適切なレベルをセットしそして分離領域２４においてポリ層１１８を完全に露出させる。
【００５３】
次いで、ポリエッチングを使用して、ポリ層１１８の露出部分を除去する（即ち、活性領域では第２トレンチ３４の上部に沿って、そして分離領域２４ではＳＴＩブロック２６上で）。その後、酸化プロセスを実行し、ポリ層１１８の露出端部分に酸化物ブロック１２２を形成する。次いで、第２トレンチ３４内で、酸化物ブロック上及び部分的に酸化物ブロック１２０上に、酸化物付着及びエッチバックにより、酸化物のような誘電体スペーサ１２４を、図６Ｃに示すように形成する。次いで、別の酸化物エッチングを使用して、酸化物ブロック１２０の露出された中央部分を除去し（酸化物エッチングにより高さが減少されるスペーサ１２４間で）、第２トレンチ３４の中央部においてポリ層１１８を露出させる。それに続いて、ポリエッチング及び酸化物エッチングを行って、第２トレンチ３４の底の中央部でポリ層１１８及び酸化物層３６の露出部分を除去し、基体の部分を露出させる。それにより得られた構造体が図６Ｄ／７Ｄに示されている。
【００５４】
次いで、構造体上に窒化物（又は酸化物）を付着した後に、非等方性窒化物エッチングを行うことにより、第２トレンチ３４内に誘電体スペーサ１２５を形成する。次いで、図６Ｅに示すように、ポリ付着及びＣＭＰエッチバックプロセス（窒化物層３２をエッチングストッパーとして使用する）を使用して第２トレンチ３４にポリブロック５４を充填する。次いで、窒化物エッチングを使用して、活性及び分離領域２２／２４並びに周囲領域２８から窒化物層３２を除去する。その後、熱酸化、酸化物付着、又はその両方により、ポリ層１１８の露出された上部エッジにトンネル酸化物層５６を形成する。このプロセスでは酸化物層３２が早期に形成されないので、基体１０の露出部分上には酸化物層５６も延びる。この酸化物形成ステップは、ポリブロック５４の露出された上面に酸化物層５８も形成する。このときには、活性領域２２をマスキングすることにより、周囲領域２８において任意のＶtインプランテーションを行うことができる。それにより得られた活性／周囲領域２２／２８が図６Ｆ／７Ｆに示されている。
【００５５】
次いで、図２Ｍないし２Ｑを参照して上述した残りの処理ステップを、図６Ｆ及び７Ｆに示す構造体において実行し、図６Ｇに示された最終的な活性領域メモリセル構造体、及び図７Ｇに示された最終的な周囲領域制御回路構造体が形成される。
図６Ｇに示すように、Ｌ字型ポリ層１１８は、各メモリセルのフローティングゲートを構成する。各フローティングゲート１１８は、近方端が一緒に接合された一対の直交方向を向いた細長い部分１１８ａ／１１８ｂを含む。フローティングゲートの部分１１８ａは、第２トレンチ３４の基体側壁に沿って延びてそこから絶縁され、基体表面上には上部セグメント１１８ｃが延びている。フローティングゲートの部分１１８ｂは、第２トレンチ３４の底基体壁に沿って延びてそこから絶縁される（即ち、ソース領域５２上に配置されてそこから絶縁される）。制御ゲートスペーサ６８は、フローティングゲートの上部セグメント１１８ｃに横方向に隣接してそこから絶縁された第１部分と、この上部セグメント１１８ｃ上に配置されてそこから絶縁された第２部分とを有する。フローティングゲートのセグメント１１８ｃは、その遠方端が、制御ゲート６８に直面してそこから絶縁されるエッジ９６を有する薄い尖端部分で終わり、従って、フローティングゲート１１８と制御ゲート６８との間にファウラー・ノルトハイムのトンネリングのための経路を形成する。
【００５６】
本発明の第２の別の実施形態は、サイズが減少されそしてプログラム効率に優れたメモリセルアレーを提供する。メモリセルサイズは著しく減少される。というのは、ソース領域５２が基体１０内に埋設され、そしてトレンチ３４に自己整列され、そこでは、リソグラフ世代、コンタクト整列及びコンタクト一体化の制限によりスペースが浪費されることがないためである。プログラム効率は、チャンネル領域９０の水平部分９４をフローティングゲート１１８に「向ける」ことにより著しく改善される。本発明のＬ字型フローティングゲート構成は、多数の効果を与える。フローティングゲート部分１１８ａ／１１８ｂは、薄いポリ材料層から作られるので、その上部尖端は狭く、制御ゲート６８へのファウラー・ノルトハイムのトンネル効果を向上させる。トンネル効果を向上させる鋭いエッジを形成するために広範囲な熱酸化ステップは必要とされない。又、フローティングゲートの水平部分１１８ｂとソース領域５２との接近性（薄い酸化物層３６だけで分離された）が与えられると、各フローティングゲート１１８とそれに対応するソース領域５２との間の電圧結合比も向上される。フローティングゲート部分１１８ａのフローティング上部セグメント１１８ｃの上部尖端は、酸化プロセスを用いて形成されるのではなく、薄いポリシリコン層の付着により形成されるので、より強くドープされたポリシリコンを使用して、オペレーション中のポリ空乏問題を防止することができる。更に、ソース領域５２及びドレイン領域７０を垂直及び水平に分離すると、セルサイズに影響なく、信頼性パラメータを容易に最適化することができる。
【００５７】
この実施形態の場合に、フローティングゲート１１８とソース領域５２との間の電圧結合は充分であり、従って、ポリブロック５４との付加的な電圧結合は好ましいが、必要ではないことに注意されたい。この実施形態のポリブロック５４は、主として、対構成のメモリセルの各行において全てのソース領域５２を電気的に接続するように働く。それ故、ポリブロック５４は、コンタクト８２と同様の電気的コンタクトが各ソース領域５２へと下方に形成される限り、この実施形態から省略することができる。又、各ポリブロック５４は、分離領域を横切るので、基体へと短絡しないように、基体から絶縁する必要があることも注意されたい。これは、分離領域におけるＳＴＩブロック２６の深さを第２トレンチ３４の底より深くするか、又はＳＴＩブロック２６の材料が、酸化物ブロック１２０を形成するのに使用される材料よりゆっくりエッチングされるように確保することにより、達成される。
【００５８】
第３の別の実施形態
図８Ａ−８Ｄ及び図９Ａ−９Ｄは、本発明のメモリセルアレーを形成する第３の別の方法を示す。この第３の別のプロセスは、図２Ｂ及び３Ｂに示された構造で開始される。図２Ｃを参照して上述したように絶縁材３６を形成した後、イオンインプランテーション（及びおそらくはアニール）プロセスを使用して、第２トレンチ３４の底の露出された基体部分に第１（ソース）領域５２を形成する。次いで、図８Ａ及び９Ａに示すように、構造体上にポリシリコンの層を形成した後に、非等方性ポリエッチングを行って、ポリスペーサ１２６を除き、ポリ層を除去することにより、第２トレンチ３４にポリスペーサ１２６を形成する。ポリスペーサは、分離領域２４においてＳＴＩブロック２６以上の高さをもたず（例えば、不活性領域におけるＳＴＩブロック２６をエッチングストッパーとして使用する）、全てのポリシリコンが分離領域から除去されるように確保するのが好ましい。
【００５９】
図８Ａ／９Ａの構造体上に酸化物を形成した後、平坦化酸化物エッチング（例えば、窒化物層３２をエッチングストッパーとして使用するＣＭＰエッチング）を行って、第２トレンチ３４に酸化物ブロック１２８を充填する。次いで、酸化物エッチングを使用して、酸化物ブロック１２８を、ポリスペーサ１２６の頂部と平らになるまで下方にくぼませる（例えば、ポリスペーサ１２６を酸化物エッチングストッパーとして使用して）。図８Ｂに示すように、酸化物付着及びエッチバックにより、第２トレンチ３４内及びポリスペーサ１２６上に酸化物のような誘電体スペーサ１３０を形成する。次いで、別の酸化物エッチングを使用して、酸化物ブロック１２８及び酸化物層３６の露出された中央部分（酸化物エッチングにより高さが減少されるスペーサ１３０間）を除去し、基体の一部分を露出させる。それにより得られた構造体が図８Ｃ／９Ｃに示されている。
【００６０】
次いで、図２Ｋないし２Ｑを参照して上述した残りの処理ステップを、図８Ｃ及び９Ｃに示す構造体において実行し、図８Ｄに示す最終的な活性領域メモリセル構造体と、図９Ｄに示す最終的な周囲領域制御回路構造体を形成する。この実施形態では、ポリスペーサ１２６は、酸化物５６により制御ゲート６８から絶縁されたフローティングゲートを構成する。フローティングゲートをスペーサとして形成することにより、処理ステップの数及び／又は複雑さが減少される。フローティングゲートスペーサ１２６の各々は、制御ゲート６８に直接対向してそこから絶縁された先鋭なエッジ９６で終わり、従って、フローティングゲート１２６と制御ゲート６８との間にファウラー・ノルトハイムのトンネリングのための経路を形成する。
【００６１】
本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲内に入るいかなる全ての変更も包含することを理解されたい。例えば、トレンチ２０／３４は、図示された細長い長方形だけではなく、基体へと延びるいかなる形状で終わることもできる。又、上記方法は、メモリセルを形成するのに使用される導電性材料として適当にドープされたポリシリコンを使用することを述べたが、上記説明及び特許請求の範囲において、「ポリシリコン」とは、不揮発性メモリセルの要素を形成するのに使用できる適当な導電性材料を指すことが当業者に明らかであろう。更に、二酸化シリコン又は窒化シリコンに代わっていかなる適当な絶縁材を使用することもできる。更に、エッチング特性が二酸化シリコン（又は絶縁体）及びポリシリコン（又は導体）とは相違するいかなる適当な材料を、窒化シリコンに代わって使用することもできる。更に、請求の範囲から明らかなように、全ての方法ステップを、図示され又は請求された厳密な順序で実行する必要はなく、本発明のメモリセルを適切に形成できるものであれば、いかなる順序で実行されてもよい。又、上述した本発明のデバイスは、均一にドープされると示された基体に形成されるものとして示したが、メモリセルエレメントは、基体の他部分に比して異なる導電型を有するようにドープされた領域である基体のウェル領域にも形成できることが明らかでありそして本発明によって意図される。最後に、絶縁材料又は導電性材料の単一の層を、このような材料の多数の層として形成することもできるし、又はその逆に形成することもできる。
【図面の簡単な説明】
【図１Ａ】分離領域を形成するために本発明方法の第１ステップに使用される半導体基体を示す上面図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂ線に沿った構造体の断面図で、本発明の初期処理ステップを示す図である。
【図１Ｃ】分離領域が画成された図１Ｂの構造体の処理における次のステップを示す構造体の上面図である。
【図１Ｄ】図１Ｃの１Ｄ−１Ｄ線に沿った構造体の断面図で、構造体に形成された分離トレンチを示す図である。
【図１Ｅ】図１Ｄの構造体の断面図で、分離トレンチにおける材料の分離ブロックの形成を示す図である。
【図１Ｆ】図１Ｅの構造体の断面図で、分離領域の最終構造を示す図である。
【図２Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｋ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｌ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｍ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｎ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｏ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｐ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｑ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ａ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｂ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｃ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｄ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｅ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｆ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｇ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｈ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｉ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｊ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｋ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｌ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｍ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｎ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｏ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｐ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｑ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図４】本発明のメモリセルアレーの上面図である。
【図５Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図６Ａ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｂ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｃ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｄ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｅ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｆ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｇ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｈ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ａ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｂ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｃ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｄ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｅ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｆ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｇ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図８Ａ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｂ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｃ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｄ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ａ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｂ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｃ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｄ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【符号の説明】
１０ 半導体基体
１２ 第１層（酸化物層）
１４ 第２層（窒化物層）
１６ ホトレジスト材料
１８ 縞
２０ トレンチ
２２ 活性領域
２４ 分離領域
２６ 酸化物ブロック
２８ 周囲領域
３０ 絶縁層（酸化物層）
３２ マスク材料
３４ 第２トレンチ
３６ 絶縁層
３８ ポリ層
４０ ポリブロック
４０ａ ポリブロック
４６ 酸化物層
４８ 酸化物スペーサ
５０ 絶縁層
５２ 第１（ソース）領域
５６ トンネル酸化物層
５８ 酸化物層
６０ ホトレジスト
６２ ポリ層
６４ ホトレジストブロック
６６ ポリブロック
６８ ポリスペーサ
７０ 第２（ドレイン）領域
９０ チャンネル領域
９２ 第１部分
９４ 第２部分
【発明の属する技術分野】
本発明は、フローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法に係る。又、本発明は、上記形式のフローティングゲートメモリセルの半導体メモリアレーにも係る。
【０００２】
【従来の技術】
フローティングゲートを使用して電荷を蓄積する不揮発性半導体メモリセルや半導体基体に形成されたこのような不揮発性メモリセルのメモリアレーが良く知られている。通常、このようなフローティングゲートメモリセルは、分割ゲート型であるか、又はスタックゲート型である。
【０００３】
【発明が解決しようとする課題】
半導体フローティングゲートメモリセルアレーの製造に直面している問題点の１つは、ソース、ドレイン、制御ゲート及びフローティングゲートのような種々のコンポーネントの整列である。半導体処理の一体化の設計ルールが緩和されて最小リソグラフ特徴部が小さくなるにつれて、正確に整列する必要性が益々重要になった。又、種々の部分の整列は、半導体製品の製造収率も決定する。
【０００４】
自己整列は、この分野で良く知られている。自己整列とは、１つ以上の材料を伴う１つ以上のステップを処理して、そのステップ処理において特徴部が互いに自動的に整列されるようにする行為を指す。従って、本発明は、自己整列の技術を使用して、フローティングゲートメモリセル型の半導体メモリアレーの製造を達成する。
【０００５】
単一ウエハ上のメモリセルの数を最大にするためにメモリセルアレーのサイズを縮小することが絶えず必要である。メモリセルを対に形成し、各対が単一のソース領域を共用し、そして隣接対のセルが共通のドレイン領域を共用するようにして、メモリセルアレーのサイズを減少することが良く知られている。しかしながら、通常は、ドレイン領域へのビットライン接続のためにアレーの広い領域が指定される。このビットライン領域は、メモリセル対間のコンタクト開口、及びコンタクト対ワードライン間隔によってしばしば占有され、この間隔は、リソグラフィの世代、コンタクトの整列及びコンタクトの一体化に大きく依存する。更に、ワードライントランジスタのために著しいスペースが指定され、そのサイズは、リソグラフィの世代及び接合スケーリングにより設定される。
【０００６】
慣習的に、フローティングゲートは、消去動作中にフローティングゲートから電子を移動するのに使用されるファウラー・ノルトハイムのトンネル現象を向上させるために、制御ゲートに面した鋭いエッジで形成される。この鋭いエッジは、通常、フローティングゲートポリの上面を不均一に酸化又は部分的エッチングすることにより形成される。しかしながら、フローティングゲートの寸法が小さくなるにつれて、この鋭いエッジをこのように形成することが益々困難になる。
【０００７】
又、メモリセルアレーのプログラミング効率を改善することも必要である。従来のプログラミング構成では、チャンネル領域の電子がフローティングゲートに平行な経路に流れ、比較的少数の加熱された電子がフローティングゲートに注入される。推定プログラム効率（全電子数に対する注入電子数）は、約１／１０００と推定される。
【０００８】
基体の非プレーナ部分上にメモリセルエレメントを形成することが知られている。例えば、米国特許第５，７８０，３４１号（オグラ氏）は、基体表面に形成されたステップチャンネルを含む多数のメモリデバイス構成を開示している。ステップチャンネルの目的は、ホット電子をフローティングゲートに効率的に注入することであるが、これらメモリデバイス設計は、メモリセルエレメントのサイズ及び形成を最適化するのが困難であると共に、効率的で且つ信頼性のあるオペレーションのために動作パラメータが必要であるという点で依然として欠点がある。
そこで、プログラミング効率を向上しながら、セルサイズを著しく減少した不揮発性のフローティングゲート型メモリセルアレーが要望される。
【０００９】
【課題を解決するための手段】
本発明は、サイズを減少し且つ新規な構造を有するメモリセルを形成する自己整列型方法及びそれにより形成されたメモリセルアレーを提供することにより、上述した問題を解消する。
本発明は、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーであって、表面を有する第１導電型の半導体材料の基体と、この基体上に形成され、互いに実質的に平行で且つ第１方向に延びる離間された分離領域とを備え、隣接分離領域の各対間に活性領域を備え、そして各活性領域が複数のメモリセル対を含むようなメモリデバイスのアレーを提供する。各メモリセル対は、基体の表面へと形成されて一対の対向する側壁を含むトレンチと、このトレンチの下で基体に形成された第１領域と、基体に形成された一対の第２領域とを含み、基体内で第１領域と一方の第２領域との間に一対のチャンネル領域が各々形成され、第１及び第２領域は、第２導電型を有し、そして各チャンネル領域は、実質的に対向するトレンチ側壁の一方に沿って延びる第１部分と、実質的に基体の表面に沿って延びる第２部分とを含み、更に、一対の導電性フローティングゲートを含み、その各々は、少なくともその下部が、トレンチにおいてチャンネル領域の第１部分の１つに隣接配置されてそこから絶縁されて、チャンネル領域のその１つの第１部分の導電率を制御し、そして更に、一対の導電性制御ゲートを含み、その各々は、チャンネル領域の第２部分の１つの上に配置されてそこから絶縁されて、チャンネル領域のその１つの第２部分の導電率を制御し、制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しか存在しない。
【００１０】
本発明の別の特徴において、電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーを形成する方法は、実質的に互いに平行で且つ第１方向に延びる離間された分離領域を半導体基体上に形成し、隣接分離領域の各対間には活性領域を設け、上記基体は表面を有しそして第１導電型であり、更に、各活性領域に複数のメモリセル対を形成するという段階を含む。各メモリセル対の形成は、次のことを含み、即ち、一対の対向する側壁を有するトレンチを基体の表面へと形成し、トレンチの下で基体に第１領域を形成し、基体に一対の第２領域を形成し、基体内では第１領域と一方の第２領域との間に一対のチャンネル領域が各々形成され、第１及び第２領域は第２導電型を有し、そして各チャンネル領域は、実質的に対向するトレンチ側壁の一方に沿って延びる第１部分と、実質的に基体の表面に沿って延びる第２部分とを含み、更に、一対の導電性フローティングゲートを形成し、その各々は、少なくともその下部が、トレンチにおいてチャンネル領域の第１部分の１つに隣接配置されてそこから絶縁されて、チャンネル領域のその１つの第１部分の導電率を制御し、そして更に、一対の導電性制御ゲートを形成し、その各々は、チャンネル領域の第２部分の１つの上に配置されてそこから絶縁されて、チャンネル領域のその１つの第２部分の導電率を制御し、制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しかないようにする。
【００１１】
【発明の実施の形態】
本発明の他の目的及び特徴は、以下の説明、請求の範囲及び添付図面から容易に明らかとなろう。
本発明の方法は、図１Ａ−１Ｆ及び図２Ａ−２Ｑ（これらは、本発明のメモリセルアレーを形成する処理ステップを示す）、及び図３Ａ−３Ｑ（これらは、半導体構造体の周辺領域を形成する処理ステップを示す）に示されている。この方法は、この分野で良く知られた好ましくはＰ型の半導体基体１０で始まる。以下に述べる層の厚みは、設計ルール及びプロセス技術の世代に依存する。ここでは、０．１０ミクロンプロセスについて説明する。しかしながら、本発明は、特定のプロセス技術世代にも、以下に述べるプロセスパラメータの特定値にも限定されるものではない。
【００１２】
分離領域の形成
図１Ａ−１Ｆは、基体上に分離領域を形成する公知のＳＴＩ方法を示す。図１Ａは、この分野で良く知られた好ましくはＰ型の半導体基体１０（又は半導体ウェル）の上面図である。第１及び第２の材料層１２及び１４が基体上に形成される（例えば、成長又は付着される）。例えば、第１層１２は、酸化又は酸化物付着（例えば、化学蒸着即ちＣＶＤ）のような良く知られた技術により基体１０上に約５０−１５０Åの厚みに形成された二酸化シリコン（以下、「酸化物」という）である。窒素ドープの酸化物又は他の絶縁誘電体も使用できる。第２層１４は、好ましくはＣＶＤ又はＰＥＣＶＤにより酸化物層１２上に約１０００−５０００Åの厚みに形成された窒化シリコン（以下、「窒化物」という）である。図１Ｂは、それにより生じる構造体の断面図である。
【００１３】
第１及び第２の層１２／１４が形成されると、適当なホトレジスト材料１６を窒化物層１４に付着し、そしてマスキングステップを実行して、図１Ｃに示すように、Ｙ即ち列方向に延びるある領域（縞１８）からホトレジスト材料を選択的に除去する。ホトレジスト材料１６が除去された場所で、露出された窒化物層１４及び酸化物層１２を、縞１８において標準的なエッチング技術（即ち非等方性窒化物及び酸化物／誘電体エッチングプロセス）を使用してエッチング除去し、構造体にトレンチ２０を形成する。隣接する縞１８間の距離Ｗは、使用するプロセスの最小リソグラフ特徴と同程度に小さい。次いで、シリコンエッチングプロセスを使用して、トレンチ２０を、図１Ｄに示すように、シリコン基体１０まで拡張する（例えば、約５００Åないし数ミクロンの深さまで）。ホトレジスト１６が除去されなかった場所には、窒化物層１４及び酸化物層１２が維持される。図１Ｄに示されたそれにより生じる構造体は、ここで、分離領域２４とインターレースされた活性領域２２を定義する。
【００１４】
この構造体は、残留ホトレジスト１６を除去するように更に処置される。次いで、厚い酸化物層を付着することにより二酸化シリコンのような分離材料をトレンチ２０に形成した後に、化学的−機械的ポリシング即ちＣＭＰエッチングを行って（窒化物層１４をエッチングストッパーとして使用して）、図１Ｅに示すように、トレンチ２０における酸化物ブロック２０を除いて酸化物層を除去する。次いで、窒化物／酸化物エッチングプロセスを使用して、残留窒化物及び酸化物層１４／１２を除去し、図１Ｆに示すように、分離領域２４に沿って延びるＳＴＩ酸化物ブロック２６を残す。
【００１５】
上述したＳＴＩ分離方法は、分離領域２４を形成する好ましい方法である。しかしながら、それとは別に、良く知られたＬＯＣＯＳ分離方法（例えば、くぼみＬＯＣＯＳ、ポリ緩衝ＬＯＣＯＳ等）を使用することもでき、この場合、トレンチ２０は基体まで延びず、そして基体の表面においてストライプ領域１８に分離材料を形成することができる。図１Ａ−１Ｆは、分離領域２４により分離された活性領域２２にメモリセルの列が形成される基体のメモリセルアレー領域を示している。又、基体１０は、少なくとも１つの周囲領域２８も含み、ここには制御回路が形成され、これを使用して、メモリセルアレー領域に形成されたメモリセルを動作することに注意されたい。又、上述した同じＳＴＩ又はＬＯＣＯＳプロセス中に周囲領域２８に分離ブロック２６も形成されるのが好ましい。
【００１６】
メモリセルの形成
図１Ｆに示す構造体は、更に、次のように処理される。図２Ａ−２Ｑは、図１Ｆに直交する方向から（図１Ｃ及び１Ｆに示された線２Ａ−２Ａに沿って）見た活性領域２２における構造体の断面図であり、そして図３Ａ−３Ｑは、周囲領域２８における構造体の断面図であり、本発明のプロセスにおける次々のステップが両方の領域において同時に実行されるところを示す。
【００１７】
最初に、図２Ａ及び３Ａに示すように、基体１０上に絶縁層３０（好ましくは酸化物又は窒素ドープ酸化物）を形成する。このとき、基体１０の活性領域部分は、周囲領域２８に対してメモリデバイスのセルアレー部分を良好に独立して制御するためにドープすることができる。このようなドーピングは、Ｖtインプラント又はセルウェルインプラントとしばしば称され、この技術でよく知られている。このインプラント中に、周囲領域は、ホトレジスト層により保護され、これは、全構造体上に付着され、そして基体のメモリセルアレー領域のみから除去される。
【００１８】
次いで、窒化物のような硬いマスク材料の厚い層３２を酸化物層３０上に形成する（例えば、〜３５００Å厚み）。次いで、窒化物層３２にホトレジスト（マスキング）材料を付着し、そしてマスキングステップを実行して、選択された平行な縞領域からホトレジスト材料を除去することにより、窒化物層３２に複数の平行な第２トレンチ３４を形成する。非等方性窒化物エッチングを使用して、縞領域における窒化物層３２の露出部分を除去し、酸化物層３０まで延びてそれを露出させる第２トレンチ３４を残す。ホトレジストを除去した後に、非等方性酸化物エッチングを使用して、酸化物層３０の露出部分を除去し、そして第２トレンチ３４を基体１０まで延ばす。次いで、シリコンの非等方性エッチングプロセスを使用して、各活性領域２２において第２トレンチ３４を基体１０まで延ばす（例えば、０．１５μｍ技術では約５００Åないし数ミクロンである約１特徴部サイズの深さまで）。或いは又、トレンチ３４を基体１０まで形成した後にホトレジストを除去することもできる。それにより生じる活性／周囲領域２２／２８が図２Ｂ／３Ｂに示されている。
【００１９】
次いで、第２トレンチ３４の露出シリコンに沿って絶縁材料層３６を形成し（好ましくは熱酸化又はＣＶＤ酸化物プロセスを使用して）、これは、第２トレンチの底及び下部側壁を形成する（例えば、〜６０Åないし１５０Å厚み）。次いで、構造体上に厚いポリシリコン層３８（以下「ポリ」という）を形成し、これは、第２トレンチ３４に充填される。ポリ層３８は、イオンインプラント又は現場でのドープポリプロセスによりドープすることができる（例えば、ｎ＋）。それにより生じる活性／周囲領域２２／２８が図２Ｃ／３Ｃに示されている。
【００２０】
ポリエッチングプロセス（例えば、窒化物層３２をエッチングストッパーとして使用するＣＭＰプロセス）を使用して、第２トレンチ３４に残されたままとなるポリシリコン３８のブロック４０を除いて、ポリ層３８を除去する。次いで、制御型ポリエッチングを使用して、ポリブロック４０の高さを下げ、図２Ｄ／３Ｄに示すように、ポリブロック４０の頂部は、基体の表面より上であるが、分離領域２４におけるＳＴＩブロック２６の頂部より下に配置される。
【００２１】
次いで、別の任意のポリエッチングを実行して、図２Ｅに示すように、ポリブロック４０の頂部に（第２トレンチの側壁に隣接して）傾斜部分４２を形成する。次いで、熱酸化プロセスを実行して、傾斜部分４２の尖端を形成又は増強し、これは、図２Ｆに示すように、ポリブロック４０の露出上面を酸化させる（その上に酸化物層４６を形成する）。次いで、第２トレンチ３４の側壁に沿って酸化物スペーサ４８を形成する。スペーサの形成は公知であり、構造体の輪郭上に材料を付着した後に非等方性エッチングプロセスを行うことを含み、これにより、構造体の水平面から材料が除去される一方、構造体の垂直方向を向いた表面上では材料がほぼそのまま残される（丸み付けされた上面をもつ）。スペーサ４８は、構造体上に酸化物を付着し（例えば、約３００ないし１０００Å厚み）、その後、非等方性酸化物エッチングを行うことにより形成される。又、この酸化物エッチングは、第２トレンチ３４の各々において酸化物層４６の中央部分も除去する。その周囲部分２８は、何ら影響なく残される。それにより生じる活性／周囲領域２２／２８が図２Ｇ／３Ｇに示されている。
【００２２】
その後、非等方性ポリエッチングを、ある酸化物エッチング（トレンチ３４に沿ってＳＴＩ酸化物の高さを調整するための）と組み合わせて実行し、これは、酸化物スペーサ４８により保護されないポリブロック４０の中央部分を除去し、図２Ｈに示すように、第２トレンチ３４の各々に一対の対向するポリブロック４０ａを残す。次いで、絶縁材付着及び非等方性エッチバックプロセスを使用して、第２トレンチ３４内でポリブロック４０ａの露出側面に沿って絶縁層５０を形成する。絶縁材料はいかなる絶縁材でもよい（例えば、ＯＮＯ：酸化物／窒化物／酸化物、又は他の高い誘電体材料）。絶縁材料が酸化物であって、酸化物付着／エッチングプロセスが酸化物スペーサ４８の厚みを増加しそして各第２トレンチ３４の底において酸化物層３６の露出部分を除去して、図２Ｉ／３Ｉに示すように、基体を露出させるのが好ましい。
【００２３】
次いで、基体がＰ型であるかＮ型であるかに基づいて、砒素、燐、硼素及び／又はアンチモン（及び考えられるアニール）を含む適当なイオンインプランテーションを、構造体の表面にわたって行って、第２トレンチ３４の底に露出された基体部分に第１（ソース）領域５２を形成する。このソース領域５２は、第２トレンチ３４に自己整列され、そして基体の第１導電型（例えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）を有する。又、イオンは、窒化物層３２に著しい作用を与えない。それにより生じる活性／周囲領域２２／２８が図２Ｊ／３Ｊに示されている。
【００２４】
ポリ付着ステップ及びそれに続くポリＣＭＰエッチング（窒化物層３２をエッチングストッパーとして使用する）を使用して、図２Ｋに示すように、第２トレンチ３４にポリブロック５４を充填する。その後、窒化物エッチングを行って、窒化物層３２を除去し、ポリブロック４０ａの上縁を露出させる。次いで、熱酸化、酸化物付着又はその両方により、ポリブロック４０ａの露出した上縁にトンネル酸化物層５６を形成する。又、この酸化物形成ステップは、ポリブロック５４の露出した上面に酸化物層５８を形成すると共に、基体１０上の酸化物層３０をおそらく厚くする。このときに、活性領域２２をマスクすることにより、周囲領域２８において任意のＶtインプランテーションを行うことができる。それにより生じる活性／周囲領域２２／２８が図２Ｌ／３Ｌに示されている。
【００２５】
酸化物層３０は、活性領域において両メモリセルに対するゲート酸化物として働くと共に、周囲領域において制御回路として働く。各デバイスに対し、ゲート酸化物の厚みは、その最大動作電圧を指示する。従って、制御回路のあるものが制御回路のメモリセル又は他のデバイスとは異なる電圧で動作することが望まれる場合には、プロセスのこの時点でゲート酸化物３２の厚みを変更することができる。例えば、これに限定されるものではないが、構造体上にホトレジスト６０を形成した後に、マスキングステップを行って、周囲領域においてホトレジストの一部分を選択的に除去し、酸化物層３０の一部分を露出させる。酸化物層３０の露出された部分は、薄くすることもできるし（例えば、制御エッチングを使用することにより）、又は図２Ｍ／３Ｍに示すように、所望の厚みを有する酸化物層３０ａに置き換えることもできる（例えば、酸化物エッチング及び酸化物付着により）。
【００２６】
ホトレジスト６０を除去した後に、ポリ付着ステップを使用して、構造体上にポリ層６２を形成する（例えば、約５００−３０００Å厚み）。その後に、ホトレジスト付着及びマスキングステップを行って、図２Ｎ／３Ｎに示すように、周囲領域２８においてポリ層上にホトレジストブロック６４を形成する。次いで、非等方性ポリエッチングを使用して、ホトレジストブロック６４の下のポリブロック６６（周囲領域２８において）及び酸化物スペーサ４８に隣接するポリスペーサ６８（活性領域２２において）を除いて、ポリ層６２を除去する。適当なイオンインプランテーション（及びアニール）を使用して、デバイスに対し、基体の活性領域に第２（ドレイン）領域７０を形成すると共に、基体の周囲領域２８にソース／ドレイン領域７２／７４を形成する。それにより生じる活性／周囲領域２２／２８が図２Ｏ／３Ｏに示されている。
【００２７】
次いで、ホトレジストブロック６４を除去した後、絶縁材料付着及び非等方性エッチングにより絶縁スペーサ７６を形成し（例えば、窒化物又は酸化物）、そしてポリスペーサ６８、酸化物スペーサ４８及びポリブロック６６に対して配置する。次いで、金属付着ステップを実行して、タングステン、コバルト、チタン、ニッケル、白金、又はモリブデンのような金属を活性及び周囲領域２２／２８に付着する。次いで、構造体をアニールし、ポリスペーサ６８及びポリブロック６６の露出された頂部へ高温金属を流して浸透させ、金属化ポリシリコンの導電層７８（ポリサイド）を形成することができる。残留構造体に付着された金属は、金属エッチングプロセスにより除去される。それにより生じる活性／周囲領域２２／２８が図２Ｐ／３Ｐに示されている。
【００２８】
次いで、ＢＰＳＧ又は酸化物のような絶縁材料８０を全構造体上に形成する。マスキングステップを実行して、ドレイン領域７０／７４上にエッチングエリアを画成する。マスクされた領域において絶縁材料８０を選択的にエッチングし、ドレイン領域７０／７４まで延びるコンタクト開口を形成する。次いで、コンタクト開口に導体金属（例えば、タングステン）を充填して、金属コンタクト８２を形成し、これをドレイン領域７０／７４に電気的に接続する。絶縁材料８０上に金属マスキングを行うことにより活性及び周囲領域２２／２８にドレインラインコンタクト８４／８６（例えば、アルミニウム、銅、等）を各々追加して、各活性領域２２において全てのコンタクト８２（ひいては、全てのドレイン領域７０）を一緒に接続すると共に、周囲領域２８において複数のドレイン領域７４を一緒に接続する。最終的な活性領域メモリセル構造体が図２Ｑに示され、そして最終的な周囲領域制御回路構造体が図３Ｑに示されている。
【００２９】
図２Ｑに示すように、本発明のプロセスは、ポリブロック５４の各側にメモリセルが形成された互いに鏡像関係のメモリセル対を形成する。メモリセルごとに、第１及び第２領域５２／７０が各々ソース及びドレイン領域を形成する（当業者であれば、ソース及びドレインは、動作中に交換可能であることが明らかであろうが）。ポリブロック４０ａは、フローティングゲートを構成し、そしてポリスペーサ６８は、制御ゲートを構成する。各メモリセルに対するチャンネル領域９０は、ソース及びドレイン５２／７０間にある基体の表面部分に画成される。各チャンネル領域９０は、ほぼ直角に一緒に接合された２つの部分を含み、その第１（垂直）部分９２は、充填された第２トレンチ３４の垂直壁に沿って延び、そしてその第２（水平）部分９４は、充填された第２トレンチ３４の側壁とドレイン領域７０との間に延びる。メモリセルの各対は、共通のソース領域５２を共用し、これは、充填された第２トレンチ３４の下に配置されそしてポリブロック５４と電気的接触する。同様に、メモリセルの異なる鏡像セットからの隣接メモリセル間にも各ドレイン領域７０が共用される。
【００３０】
図４は、得られた構造体の上面図で、ビットライン８４及びドレイン領域７０と、活性及び分離領域２２／２４の両方を横切って延びる制御（ワード）ラインとして連続的に形成された制御ゲート６８との間の相互接続を示す。上述したプロセスは、分離領域２４を横切って延びるソース領域５２を形成しない（これは、深いインプラントによるか、又はイオンインプランテーションの前に第２トレンチ３４の分離領域部分からＳＴＩ絶縁材料を除去することにより容易に実行できる）。しかしながら、ポリブロック５４（ソース領域５２と電気的に接触する）は、分離領域を横切って隣接活性領域へ連続的に形成され、そしてソースラインを形成し、その各々は、対にされたメモリセルの各行に対し全てのソース領域を一緒に電気的接続する。
【００３１】
フローティングゲート４０ａは、第２トレンチ３４に配置され、各フローティングゲートは、チャンネル領域の垂直部分９２の１つ、ソース領域５２の１つ、及びポリブロック５４の１つに対向しそしてそこから絶縁される。各フローティングゲート４０ａは、その上部が基体の表面上に延びて、エッジ９６で終わり、これは、制御ゲート６８の１つに対向してそこから絶縁され、従って、酸化物層５６を通るファウラー・ノルトハイムのトンネリングのための経路を与える。各ポリブロック５４は、フローティングゲート４４ａに沿って延びてそこから絶縁され（酸化物層５０により）、それらの間に改善された電圧結合を与える。制御ゲートとフローティングゲートとの間にはせいぜい部分的な垂直方向の重畳しかなく、それらの間の過剰な容量性結合が、以下に述べるメモリセルの動作を妨げないようにすることが重要である。これは、制御ゲートとフローティングゲートとの間に垂直方向の重畳があった場合に、制御ゲートは、フローティングゲートに完全に重畳する（垂直方向に）に充分なほど延びない（水平方向に）ことを意味する。
【００３２】
メモリセルのオペレーション
メモリセルのオペレーションについて以下に説明する。このようなメモリセルのオペレーション及びオペレーションの理論は、フローティングゲート及び制御ゲートを有する不揮発性メモリセルのオペレーション及びオペレーション理論、ゲートのトンネル現象を制御するためのフローティングゲート、及びそれにより形成されたメモリセルのアレーに関して参考としてここに援用する米国特許第５，５７２，０５４号にも開示されている。
【００３３】
所与の活性領域２２において選択されたメモリセルを最初に消去するために、そのソース５２及びドレイン７０の両方に接地電位が印加される。制御ゲート６８には、高い正の電圧（例えば、＋７ないし＋１５ボルト）が印加される。フローティングゲート４０ａの電子は、ファウラー・ノルトハイムのトンネリングメカニズムにより、フローティングゲート４０ａの上端（主としてエッジ９６）から酸化物層５６を経て制御ゲート６８へトンネル通過するように誘起され、フローティングゲート４０ａを正に荷電されたままにする。このトンネル現象は、エッジ９６の先鋭さにより促進される。制御ゲート６８の各々は、活性及び分離領域を横切って連続的な制御（ワード）ラインとして延びるので、各活性領域における１つのメモリセルが同時に「消去」されることに注意されたい。
【００３４】
選択されたメモリセルをプログラムすることが望まれるときには、小さな電圧（例えば、０．５ないし２．０Ｖ）がそのドレイン領域７０に印加される。その制御ゲート６８には、ＭＯＳ構造体のスレッシュホールド電圧付近の正の電圧レベル（例えば、約＋０．２ないし１ボルト程度）が印加される。そのソース領域５２には、正の高い電圧（例えば、５ないし１２ボルト程度）が印加される。ドレイン領域７０により発生される電子は、ドレイン領域７０からチャンネル領域９０の深い空乏水平部分９４を経てソース領域５２に向かって流れる。電子は、チャンネル領域９０の垂直部分９２に到達すると、フローティングゲート４０ａの高い電位を見る（フローティングゲート４０ａが、正に荷電されたソース領域５２及びポリブロック５４に強力に電圧結合されているために）。電子は、加速されて、加熱状態となり、それらのほとんどは、絶縁層３６へそしてそれを経てフローティングゲート４０ａへ注入される。選択されたメモリセルを含まないメモリセルの行／列については、ソース／ドレイン領域５２／７０及び制御ゲート６８に低い電位又は接地電位が印加される。従って、選択された行及び列におけるメモリセル６４だけがプログラムされる。
【００３５】
フローティングゲート４０ａへの電子の注入は、フローティングゲート４０ａにおける電荷が減少して、ホット電子を発生するために垂直チャンネル領域部分９２に沿って高い表面電位をもはや維持できなくなるまで続く。その点において、フローティングゲート４０ａの電子又は負の電荷が、ドレイン領域７０からフローティングゲート４０ａへの電子の流れを減少させる。
【００３６】
最終的に、選択されたメモリセルを読み取るために、そのソース領域５２に接地電位が印加される。読み取り電圧（例えば、〜０．５ないし２ボルト）がそのドレイン領域７０に印加され、そして約１ないし４ボルト（デバイスの電源電圧に基づく）がその制御ゲート６８に印加される。フローティングゲート４０ａが正に荷電される（即ち、フローティングゲートの電子が放出される）場合には、チャンネル領域の垂直部分９２（フローティングゲート４０ａに直接隣接した）がターンオンされる。制御ゲート６８が読み取り電位に上げられると、チャンネル領域の水平部分９４（制御ゲート６８に直接隣接した）もターンオンされる。従って、全チャンネル領域９０がターンオンされて、ソース領域５２からドレイン領域７０へ電子を通流させる。この感知された電流が「１」状態である。
【００３７】
他方、フローティングゲート４０ａが負に荷電された場合は、チャンネル領域の垂直部分９２が弱くターンオンされるか又は完全にシャットオフされる。制御ゲート６８及びドレイン領域７０が読み取り電位に上昇されたときでも、チャンネル領域の垂直部分９２にはほとんど又は全く電流が流れない。この場合には、電流が「１」状態の場合に比して非常に小さいか又は全く電流が流れない。このようにして、メモリセルは、「０」状態にプログラムされることが感知される。非選択の行列については、ソース／ドレイン領域５２／７０及び制御ゲート６８に接地電位が印加され、従って、選択されたメモリセルだけが読み取られる。
【００３８】
メモリセルアレーは、この技術で良く知られた従来型の行アドレスデコード回路、列アドレスデコード回路、センス増幅回路、出力バッファ回路及び入力バッファ回路を含む周辺回路を備えている。
本発明は、サイズが減少されそしてプログラム効率に優れたメモリセルアレーを提供する。メモリセルのサイズは著しく減少される。というのは、ソース領域５２が基体１０内に埋設されそして第２トレンチ３４に自己整列され、リソグラフ世代、コンタクト整列及びコンタクト一体化の制限によってスペースが浪費されないからである。各フローティングゲート４０ａは、その下部が、基体に形成された第２トレンチ３４に配置され、プログラムオペレーション中にトンネリング電子を受け取ると共に、読み取りオペレーション中にチャンネル領域の垂直部分９２をターンオンする。又、各フローティングゲート４０ａは、その上部が、基体に形成された第２トレンチから延び、そして制御ゲートに対向するエッジで終わり、消去オペレーション中にそこへのファウラー・ノルトハイムのトンネリングを生じさせる。
【００３９】
チャンネル領域９０の水平部分９４をフローティングゲート４０ａに「向ける」ことによりプログラム効率が相当に改善される。従来のプログラミング構成では、チャンネル領域の電子がフローティングゲートに平行な経路に流れ、そこで、比較的少数の加熱された電子がフローティングゲートに注入される。このような従来のプログラミング構成では、推定プログラム効率（全電子数に対する注入電子数）は、約１／１０００と推定される。しかしながら、チャンネル領域の水平部分が、フローティングゲートに直接「向けられた」電子経路を画成するので、本発明のプログラム効率は、１０倍又は１００倍も改善され、ほとんど全ての電子がフローティングゲートに注入される。
【００４０】
又、本発明では、ポリブロック５４（ソース領域５２に電気的に接続された）を経て各フローティングゲート４０ａとそれに対応するソース領域５２との間に改善された電圧結合が得られる。同時に、フローティングゲート４０ａと制御ゲート６８との間には比較的低い電圧結合が得られる。更に、ソース領域５２及びドレイン領域７０を垂直方向及び水平方向に分離させると、セルサイズに影響せずに信頼性パラメータを容易に最適化することができる。
【００４１】
第１の別の実施形態
図５Ａ−５Ｊは、本発明のメモリセルアレーを形成する別の方法について活性領域２２における構造体を示す断面図である。この第１の別のプロセスは、図２Ａに示した構造でスタートする。簡単化のために、上述した第１実施形態と共通した要素は、同じ参照番号を使用して示す。
【００４２】
酸化物層３０の上に厚い窒化物層３２（例えば、〜１０００ないし１００００Åの厚み）を形成する。窒化物層３２にホトレジスト（マスキング）材料を付着し、そしてマスキングステップを実行して、選択された平行な縞領域からホトレジスト材料を除去することにより、平行な第２トレンチ３４を窒化物層３２に形成する。非等方性窒化物エッチングを使用して、縞領域において窒化物層３２の露出部分を除去し、酸化物層３０まで延びてそれを露出させる第２トレンチ３４を残す。ホトレジストを除去した後に、酸化物付着ステップを行い、次いで、酸化物非等方性エッチングステップを行って、第２トレンチ３４に酸化物スペーサ１０２を形成する。第２トレンチの底部中央における酸化物層３０の部分も、この酸化物エッチングステップの間に除去され、その下の基体１０を露出させる。それにより得られた構造体が図５Ａに示されている。
【００４３】
シリコン非等方性エッチングプロセスを使用して、第２トレンチ３４を各活性領域２２において基体１０まで延ばす（例えば、０．１５μｍ技術では約５００Åないし数ミクロンの深さまで）。基体１０における第２トレンチ３４の巾は、本質的に酸化物スペーサ１０２間の間隔である。適当なイオンインプランテーション（及び考えられるアニール）を構造体の表面にわたって行って、第２トレンチ３４の底の露出した基体部分に第１（ソース）領域５２を形成する。このソース領域５２は、第２トレンチ３４に自己整列され、そして基体の第１導電型（例えば、Ｐ型）とは異なる第２導電型（例えば、Ｎ型）である。イオンは、窒化物層３２に著しい影響を及ぼさない。それにより得られる構造体が図５Ｂに示されている。
【００４４】
次いで、露出されたシリコン基体１０（第２トレンチ３４の底及び下部側壁を形成する）には、好ましくは熱酸化により酸化物層１００を形成する（例えば、〜７０ないし１５０Å厚み）。次いで、構造体上に厚いポリ層を形成し、これが第２トレンチ３４を埋める。窒化物層３２をエッチングストッパーとして使用するポリＣＭＰエッチングプロセスを使用して、第２トレンチ３４に残されるポリブロック５４を除いてポリ層を除去する。次いで、制御ポリエッチングを使用して、ポリブロック５４の高さを窒化物層３２の頂部より低くする。次いで、ポリブロック５４に任意の酸化物層１０４を付着する（例えば、熱酸化により）。その後に、構造体上に薄い窒化物層１０６を付着し、その後、マスキングステップ及び窒化物エッチングを行って、酸化物層１０４及びポリブロック５４上の部分を除いて窒化物層１０６を除去する。これは、構造体上にホトレジストを付着した後に、制御露出を行って、第２トレンチ３４のホトレジストのみが、付着された窒化物を覆ったままであるようにすることにより実行できる。それにより得られた構造体が図５Ｃに示されている。
【００４５】
窒化物層１０６をマスクとして使用して、乾式及び／又は湿式酸化物エッチングを行って、酸化物スペーサ１０２を除去する。それに続いて、熱酸化プロセスを行い、ポリブロック５４の露出側部及び基体の露出部分に酸化物層１０８を形成する。非等方性酸化物エッチングを使用して、基体上に形成された酸化物層１０８を除去する。それにより得られた構造体が図５Ｄに示されている。
窒化物層３２及び１０６をマスクとして使用し、シリコンエッチングを使用して、第２トレンチ３４における露出したシリコン基体を、ポリブロック５４の底と平らになる深さまでエッチング除去する。付加的なイオンインプランテーション（及び考えられるアニール）を使用して、図５Ｅに示すように、第２トレンチ３４の下までソース領域５２を拡張する。
【００４６】
次いで、好ましくは酸化物のＣＶＤ付着により、第２トレンチの側壁に絶縁層１１０を形成する（例えば、〜７０ないし１５０Å厚み）。構造体上に厚いポリ層を形成して第２トレンチ３４を埋め、次いで、ＣＭＰポリエッチング（窒化物層３２をエッチングストッパーとして使用する）及び付加的なポリエッチングを行って、ポリブロック４０ａを形成し、その頂部は、分離領域２４においてＳＴＩ酸化物ブロック２６の頂部より低い。次いで、傾斜エッチング又は酸化を使用して、ポリブロック４０ａの頂部のエッジ９６を先鋭にする。次いで、酸化物付着及びエッチバックプロセスを使用して、第２トレンチ３４の頂部に酸化物１１２を充填し、これは、ポリブロック４０ａをシールすると共に、第２トレンチ３４の頂部に酸化物スペーサを形成する。それにより得られた構造体が図５Ｆに示され、各第２トレンチには３つのポリブロックがあって、酸化物により取り巻かれそしてシールされている。ポリブロック５４は、ソース領域５２と電気的接触し、そして一対のポリブロック４０ａ（これらはソース領域５２から絶縁される）間に配置される。
【００４７】
ポリブロック５４の任意の拡張は、制御窒化物及び酸化物エッチングにより窒化物層１０６及び酸化物層１０４を除去した後に、ポリ付着及びポリＣＭＰエッチバックを行うことにより実行できる。任意のポリエッチングを使用して、ポリブロック５４の新たな頂部を低くした後に、酸化プロセスを使用して、図５Ｇに示すように、ポリブロック５４上に保護酸化物層１１４を形成することができる。次いで、窒化物エッチングを使用して窒化物層３２を除去する。次いで、制御窒化物エッチングを使用して、露出酸化物を約１０ないし数百Åだけくぼませ、それに続いて、熱酸化プロセスを行って、酸化物層３０及び１１４を再形成し、そしてポリブロック４０ａの頂部を取り巻く酸化物に凹みを作る。それにより得られた構造体が図５Ｈに示されている。
【００４８】
ポリ付着及び非等方性ポリエッチングを使用して、酸化物スペーサ１１２に隣接してポリスペーサ６８を形成する。適当なイオンインプランテーション（及びアニール）を行って、基体に第２（ドレイン）領域７０を形成する。次いで、絶縁材付着及び非等方性エッチングにより絶縁スペーサ７６を形成し（例えば、窒化物又は酸化物）、そしてポリスペーサ６８に対して配置する。次いで、金属付着ステップを行って、タングステン、コバルト、チタン、ニッケル、白金又はモリブデンのような金属を構造体上に付着し、これを次いでアニールして、高温金属をポリスペーサ６８の露出頂部へ流して浸透させ、ポリサイド７８を形成することができる。残留構造体に付着された残留金属は、金属エッチングプロセスにより除去する。それにより得られた構造体が図５Ｉに示されている。
【００４９】
図２Ｑを参照して上述したように、絶縁材８０、金属コンタクト８２及びドレインラインコンタクト８４を形成し、図５Ｊに示す最終構造体を形成する。この実施形態の効果は、固体ソースラインポリブロック５４を形成してソース領域５２に電気的接触するのが容易なことである。更に、ポリブロック５４を使用して、後で形成されるフローティングゲートポリブロック４０ａを分離することで、フローティングゲート間の短絡を容易に防止することができる。
【００５０】
第２の別の実施形態
図６Ａ−６Ｇ及び図７Ａ−７Ｇは、本発明のメモリセルアレーを形成する第２の別の方法を示す。この第２の別のプロセスは、図２Ｂ及び３Ｂに示された構造で開始されるが、この実施形態では酸化物層３０が任意であるから、窒化物層３２の下に酸化物層３０が形成されていない。図２Ｃを参照して述べたように絶縁材３６を形成した後、イオンインプランテーション（及び考えられるアニール）プロセスを使用して、第２トレンチ３４の底の露出された基体部分に第１（ソース）領域５２を形成する。次いで、図６Ａ及び７Ａに示すように、構造体上に薄いポリ層１１８を形成する。ポリ層１１８は、イオンインプラント又は現場でのプロセスによりドープすることができる（例えば、ｎ＋に）。ポリ層１１８の厚みは、５０−５００Åであるのが好ましく、これは、最終的なメモリセルデバイスに対するフローティングゲートの最終的な厚みを指示する。
【００５１】
構造体上に酸化物を形成した後に、平坦化酸化物エッチング（例えば、窒化物層３２上のポリ層１１８の部分をエッチングストッパーとして使用するＣＭＰエッチング）を行って、第２トレンチ３４に酸化物ブロック１２０を充填する。それに続いて、ポリエッチングを行って、ポリ層１１８の露出部分（即ち窒化物層３２上の部分）を除去する。次いで、酸化物エッチングを使用して、酸化物ブロック１２０を、分離領域２４においてＳＴＩブロック２６上に配置されたままになっているポリ層１１８の部分と平らになるまで下方にくぼませる（例えば、ＳＴＩブロック２６上の不活性領域におけるポリ層１１８の部分を酸化物エッチングストッパーとして使用して）。それにより得られた活性／周囲領域構造体が図６Ｂ及び７Ｂに示されている。
【００５２】
２つの異なるトポロジーレベルに配置されたポリ層１１８の２つの異なる部分は、酸化物エッチング、ポリエッチング、上述した酸化物エッチングプロセスにおいてエッチングストッパーとして使用されることに注意されたい。より詳細には、図６Ａに示すように、ポリ層１１８は、トレンチ３４の外側で窒化物層３２上に形成された第１部分１１９ａを有する。図６Ｈは、活性領域２２ではなく分離領域２４において、第２トレンチ３４を図６Ａに示したものと同じ方向から見た図である。図６Ｈに示されたように、ポリ層１１８は、ＳＴＩブロック２６上に形成された第２部分１１９ｂを有する。従って、ポリ層部分１１９ａは、ポリ層部分１１９ｂよりも高いトポグラフィーレベルに配置される。活性領域に酸化物ブロック１２０を形成するために、ポリ層部分１１９ａをエッチングストッパーとして使用して第１酸化物エッチングを実行し、活性及び分離領域２２／２４の両方において第２トレンチ３４を均一に埋める。その後の酸化物エッチングは、ポリ層部分１１９ｂをエッチングストッパーとして使用して、活性領域において酸化物ブロック１２０の適切なレベルをセットしそして分離領域２４においてポリ層１１８を完全に露出させる。
【００５３】
次いで、ポリエッチングを使用して、ポリ層１１８の露出部分を除去する（即ち、活性領域では第２トレンチ３４の上部に沿って、そして分離領域２４ではＳＴＩブロック２６上で）。その後、酸化プロセスを実行し、ポリ層１１８の露出端部分に酸化物ブロック１２２を形成する。次いで、第２トレンチ３４内で、酸化物ブロック上及び部分的に酸化物ブロック１２０上に、酸化物付着及びエッチバックにより、酸化物のような誘電体スペーサ１２４を、図６Ｃに示すように形成する。次いで、別の酸化物エッチングを使用して、酸化物ブロック１２０の露出された中央部分を除去し（酸化物エッチングにより高さが減少されるスペーサ１２４間で）、第２トレンチ３４の中央部においてポリ層１１８を露出させる。それに続いて、ポリエッチング及び酸化物エッチングを行って、第２トレンチ３４の底の中央部でポリ層１１８及び酸化物層３６の露出部分を除去し、基体の部分を露出させる。それにより得られた構造体が図６Ｄ／７Ｄに示されている。
【００５４】
次いで、構造体上に窒化物（又は酸化物）を付着した後に、非等方性窒化物エッチングを行うことにより、第２トレンチ３４内に誘電体スペーサ１２５を形成する。次いで、図６Ｅに示すように、ポリ付着及びＣＭＰエッチバックプロセス（窒化物層３２をエッチングストッパーとして使用する）を使用して第２トレンチ３４にポリブロック５４を充填する。次いで、窒化物エッチングを使用して、活性及び分離領域２２／２４並びに周囲領域２８から窒化物層３２を除去する。その後、熱酸化、酸化物付着、又はその両方により、ポリ層１１８の露出された上部エッジにトンネル酸化物層５６を形成する。このプロセスでは酸化物層３２が早期に形成されないので、基体１０の露出部分上には酸化物層５６も延びる。この酸化物形成ステップは、ポリブロック５４の露出された上面に酸化物層５８も形成する。このときには、活性領域２２をマスキングすることにより、周囲領域２８において任意のＶtインプランテーションを行うことができる。それにより得られた活性／周囲領域２２／２８が図６Ｆ／７Ｆに示されている。
【００５５】
次いで、図２Ｍないし２Ｑを参照して上述した残りの処理ステップを、図６Ｆ及び７Ｆに示す構造体において実行し、図６Ｇに示された最終的な活性領域メモリセル構造体、及び図７Ｇに示された最終的な周囲領域制御回路構造体が形成される。
図６Ｇに示すように、Ｌ字型ポリ層１１８は、各メモリセルのフローティングゲートを構成する。各フローティングゲート１１８は、近方端が一緒に接合された一対の直交方向を向いた細長い部分１１８ａ／１１８ｂを含む。フローティングゲートの部分１１８ａは、第２トレンチ３４の基体側壁に沿って延びてそこから絶縁され、基体表面上には上部セグメント１１８ｃが延びている。フローティングゲートの部分１１８ｂは、第２トレンチ３４の底基体壁に沿って延びてそこから絶縁される（即ち、ソース領域５２上に配置されてそこから絶縁される）。制御ゲートスペーサ６８は、フローティングゲートの上部セグメント１１８ｃに横方向に隣接してそこから絶縁された第１部分と、この上部セグメント１１８ｃ上に配置されてそこから絶縁された第２部分とを有する。フローティングゲートのセグメント１１８ｃは、その遠方端が、制御ゲート６８に直面してそこから絶縁されるエッジ９６を有する薄い尖端部分で終わり、従って、フローティングゲート１１８と制御ゲート６８との間にファウラー・ノルトハイムのトンネリングのための経路を形成する。
【００５６】
本発明の第２の別の実施形態は、サイズが減少されそしてプログラム効率に優れたメモリセルアレーを提供する。メモリセルサイズは著しく減少される。というのは、ソース領域５２が基体１０内に埋設され、そしてトレンチ３４に自己整列され、そこでは、リソグラフ世代、コンタクト整列及びコンタクト一体化の制限によりスペースが浪費されることがないためである。プログラム効率は、チャンネル領域９０の水平部分９４をフローティングゲート１１８に「向ける」ことにより著しく改善される。本発明のＬ字型フローティングゲート構成は、多数の効果を与える。フローティングゲート部分１１８ａ／１１８ｂは、薄いポリ材料層から作られるので、その上部尖端は狭く、制御ゲート６８へのファウラー・ノルトハイムのトンネル効果を向上させる。トンネル効果を向上させる鋭いエッジを形成するために広範囲な熱酸化ステップは必要とされない。又、フローティングゲートの水平部分１１８ｂとソース領域５２との接近性（薄い酸化物層３６だけで分離された）が与えられると、各フローティングゲート１１８とそれに対応するソース領域５２との間の電圧結合比も向上される。フローティングゲート部分１１８ａのフローティング上部セグメント１１８ｃの上部尖端は、酸化プロセスを用いて形成されるのではなく、薄いポリシリコン層の付着により形成されるので、より強くドープされたポリシリコンを使用して、オペレーション中のポリ空乏問題を防止することができる。更に、ソース領域５２及びドレイン領域７０を垂直及び水平に分離すると、セルサイズに影響なく、信頼性パラメータを容易に最適化することができる。
【００５７】
この実施形態の場合に、フローティングゲート１１８とソース領域５２との間の電圧結合は充分であり、従って、ポリブロック５４との付加的な電圧結合は好ましいが、必要ではないことに注意されたい。この実施形態のポリブロック５４は、主として、対構成のメモリセルの各行において全てのソース領域５２を電気的に接続するように働く。それ故、ポリブロック５４は、コンタクト８２と同様の電気的コンタクトが各ソース領域５２へと下方に形成される限り、この実施形態から省略することができる。又、各ポリブロック５４は、分離領域を横切るので、基体へと短絡しないように、基体から絶縁する必要があることも注意されたい。これは、分離領域におけるＳＴＩブロック２６の深さを第２トレンチ３４の底より深くするか、又はＳＴＩブロック２６の材料が、酸化物ブロック１２０を形成するのに使用される材料よりゆっくりエッチングされるように確保することにより、達成される。
【００５８】
第３の別の実施形態
図８Ａ−８Ｄ及び図９Ａ−９Ｄは、本発明のメモリセルアレーを形成する第３の別の方法を示す。この第３の別のプロセスは、図２Ｂ及び３Ｂに示された構造で開始される。図２Ｃを参照して上述したように絶縁材３６を形成した後、イオンインプランテーション（及びおそらくはアニール）プロセスを使用して、第２トレンチ３４の底の露出された基体部分に第１（ソース）領域５２を形成する。次いで、図８Ａ及び９Ａに示すように、構造体上にポリシリコンの層を形成した後に、非等方性ポリエッチングを行って、ポリスペーサ１２６を除き、ポリ層を除去することにより、第２トレンチ３４にポリスペーサ１２６を形成する。ポリスペーサは、分離領域２４においてＳＴＩブロック２６以上の高さをもたず（例えば、不活性領域におけるＳＴＩブロック２６をエッチングストッパーとして使用する）、全てのポリシリコンが分離領域から除去されるように確保するのが好ましい。
【００５９】
図８Ａ／９Ａの構造体上に酸化物を形成した後、平坦化酸化物エッチング（例えば、窒化物層３２をエッチングストッパーとして使用するＣＭＰエッチング）を行って、第２トレンチ３４に酸化物ブロック１２８を充填する。次いで、酸化物エッチングを使用して、酸化物ブロック１２８を、ポリスペーサ１２６の頂部と平らになるまで下方にくぼませる（例えば、ポリスペーサ１２６を酸化物エッチングストッパーとして使用して）。図８Ｂに示すように、酸化物付着及びエッチバックにより、第２トレンチ３４内及びポリスペーサ１２６上に酸化物のような誘電体スペーサ１３０を形成する。次いで、別の酸化物エッチングを使用して、酸化物ブロック１２８及び酸化物層３６の露出された中央部分（酸化物エッチングにより高さが減少されるスペーサ１３０間）を除去し、基体の一部分を露出させる。それにより得られた構造体が図８Ｃ／９Ｃに示されている。
【００６０】
次いで、図２Ｋないし２Ｑを参照して上述した残りの処理ステップを、図８Ｃ及び９Ｃに示す構造体において実行し、図８Ｄに示す最終的な活性領域メモリセル構造体と、図９Ｄに示す最終的な周囲領域制御回路構造体を形成する。この実施形態では、ポリスペーサ１２６は、酸化物５６により制御ゲート６８から絶縁されたフローティングゲートを構成する。フローティングゲートをスペーサとして形成することにより、処理ステップの数及び／又は複雑さが減少される。フローティングゲートスペーサ１２６の各々は、制御ゲート６８に直接対向してそこから絶縁された先鋭なエッジ９６で終わり、従って、フローティングゲート１２６と制御ゲート６８との間にファウラー・ノルトハイムのトンネリングのための経路を形成する。
【００６１】
本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲内に入るいかなる全ての変更も包含することを理解されたい。例えば、トレンチ２０／３４は、図示された細長い長方形だけではなく、基体へと延びるいかなる形状で終わることもできる。又、上記方法は、メモリセルを形成するのに使用される導電性材料として適当にドープされたポリシリコンを使用することを述べたが、上記説明及び特許請求の範囲において、「ポリシリコン」とは、不揮発性メモリセルの要素を形成するのに使用できる適当な導電性材料を指すことが当業者に明らかであろう。更に、二酸化シリコン又は窒化シリコンに代わっていかなる適当な絶縁材を使用することもできる。更に、エッチング特性が二酸化シリコン（又は絶縁体）及びポリシリコン（又は導体）とは相違するいかなる適当な材料を、窒化シリコンに代わって使用することもできる。更に、請求の範囲から明らかなように、全ての方法ステップを、図示され又は請求された厳密な順序で実行する必要はなく、本発明のメモリセルを適切に形成できるものであれば、いかなる順序で実行されてもよい。又、上述した本発明のデバイスは、均一にドープされると示された基体に形成されるものとして示したが、メモリセルエレメントは、基体の他部分に比して異なる導電型を有するようにドープされた領域である基体のウェル領域にも形成できることが明らかでありそして本発明によって意図される。最後に、絶縁材料又は導電性材料の単一の層を、このような材料の多数の層として形成することもできるし、又はその逆に形成することもできる。
【図面の簡単な説明】
【図１Ａ】分離領域を形成するために本発明方法の第１ステップに使用される半導体基体を示す上面図である。
【図１Ｂ】図１Ａの１Ｂ−１Ｂ線に沿った構造体の断面図で、本発明の初期処理ステップを示す図である。
【図１Ｃ】分離領域が画成された図１Ｂの構造体の処理における次のステップを示す構造体の上面図である。
【図１Ｄ】図１Ｃの１Ｄ−１Ｄ線に沿った構造体の断面図で、構造体に形成された分離トレンチを示す図である。
【図１Ｅ】図１Ｄの構造体の断面図で、分離トレンチにおける材料の分離ブロックの形成を示す図である。
【図１Ｆ】図１Ｅの構造体の断面図で、分離領域の最終構造を示す図である。
【図２Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｋ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｌ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｍ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｎ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｏ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｐ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図２Ｑ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ａ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｂ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｃ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｄ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｅ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｆ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｇ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｈ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｉ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｊ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｋ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｌ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｍ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｎ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｏ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｐ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図３Ｑ】半導体構造体の周辺領域の断面図で、本発明のフローティングゲートメモリセルの不揮発性メモリアレーの形成における半導体構造体の処理ステップを示す図である。
【図４】本発明のメモリセルアレーの上面図である。
【図５Ａ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｂ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｃ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｄ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｅ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｆ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｇ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｈ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｉ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図５Ｊ】図１Ｆの２Ａ−２Ａ線に沿った半導体構造体の断面図で、本発明の半導体構造体の第１の別の処理実施形態におけるステップを示す図である。
【図６Ａ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｂ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｃ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｄ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｅ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｆ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｇ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図６Ｈ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ａ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｂ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｃ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｄ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｅ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｆ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図７Ｇ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第２の別の処理実施形態におけるステップを示す図である。
【図８Ａ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｂ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｃ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図８Ｄ】半導体構造体の断面図で、図２Ｂに示した半導体構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ａ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｂ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｃ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【図９Ｄ】半導体構造体の分離領域の断面図で、図３Ｂに示した構造体の第３の別の処理実施形態におけるステップを示す図である。
【符号の説明】
１０ 半導体基体
１２ 第１層（酸化物層）
１４ 第２層（窒化物層）
１６ ホトレジスト材料
１８ 縞
２０ トレンチ
２２ 活性領域
２４ 分離領域
２６ 酸化物ブロック
２８ 周囲領域
３０ 絶縁層（酸化物層）
３２ マスク材料
３４ 第２トレンチ
３６ 絶縁層
３８ ポリ層
４０ ポリブロック
４０ａ ポリブロック
４６ 酸化物層
４８ 酸化物スペーサ
５０ 絶縁層
５２ 第１（ソース）領域
５６ トンネル酸化物層
５８ 酸化物層
６０ ホトレジスト
６２ ポリ層
６４ ホトレジストブロック
６６ ポリブロック
６８ ポリスペーサ
７０ 第２（ドレイン）領域
９０ チャンネル領域
９２ 第１部分
９４ 第２部分
Claims (23)
- 電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーであって、
表面を有する第１導電型の半導体材料の基体を備え、
上記基体上に形成され、互いに実質的に平行で且つ第１方向に延びる離間された分離領域を更に備え、隣接分離領域の各対間に活性領域を備え、
各活性領域は、複数のメモリセル対を含み、各メモリセル対は、
上記基体の表面へと形成され、一対の対向する側壁を含むトレンチと、
上記トレンチの下で上記基体に形成された第１領域と、
上記基体に形成された一対の第２領域と、
上記基体内で上記第１領域と上記一対の第２領域の各々との間に形成された一対のチャンネル領域とを備え、
上記第１及び第２領域は、第２導電型を有し、そして上記一対のチャンネル領域の一方は、実質的に上記トレンチの上記一対の対向する側壁の一方に沿って延びる第１部分と、実質的に上記基体の表面に沿って延びる第２部分とを有し、上記一対のチャンネル領域の他方は、実質的に上記トレンチの上記一対の対向する側壁の他方に沿って延びる第１部分と、実質的に上記基体の表面に沿って延びる第２部分とを有し、
更に、導電性の一対のフローティングゲートを含み、その各々は、少なくともその下部が、上記トレンチにおいて上記一対のチャンネル領域の各々の上記第１部分に隣接配置されてそこから絶縁されて、上記一対のチャンネル領域の各々の上記第１部分の導電率を制御し、そして、
更に、導電性の一対の制御ゲートを含み、その各々は、上記一対のチャンネル領域の各々の上記第２部分の１つの上に配置されてそこから絶縁されて、上記チャンネル領域の各々の上記第２部分の導電率を制御し、上記一対の制御ゲートの各々と上記一対のフローティングゲートの各々との間にはせいぜい部分的な垂直方向の重畳しかないように構成され、
更に、導電性材料のブロックであって、少なくともその下部が上記トレンチにおいて上記一対のフローティングゲートに隣接配置されてそこから絶縁される当該導電性材料のブロックとを含むメモリデバイスのアレー。 - 上記導電性材料のブロックの各々は、上記第１領域の１つに電気的に接続される請求項１に記載のアレー。
- 上記一対の制御ゲートの各々は、上記一対のフローティングゲートの各々に隣接配置され、そしてファウラー・ノルトハイムのトンネリングを許す厚みを有する絶縁材料でそこから絶縁される請求項１に記載のアレー。
- 上記メモリセル対の各々は、更に、一対の絶縁材料スペーサを含み、その各々は、上記導電性材料のブロックと上記一対の制御ゲートの各々との間で上記一対のフローティングゲートの各々の上に配置される請求項１に記載のアレー。
- 上記一対のフローティングゲートの各々は、上記基体の表面より上に延びる上部を含み、
上記一対の制御ゲートの各々は、上記一対のフローティングゲートの各々の上部に横方向に隣接配置されてそこから絶縁された第１部分を有し、そして
上記一対の制御ゲートの各々は、上記一対のフローティングゲートの各々の上部の上に配置されてそこから絶縁された第２部分を有する請求項１に記載のアレー。 - 上記一対の制御ゲートの各々は、その第１及び第２部分により形成されたノッチを含み、そして
上記一対のフローティングゲートの各々の上部は、上記一対の制御ゲートの各々のノッチに対向するエッジを含む請求項５に記載のアレー。 - 上記一対の制御ゲートの各々は、導電性材料のスペーサである請求項６に記載のアレー。
- 上記一対のフローティングゲートの各々は、導電性材料のスペーサである請求項６に記載のアレー。
- 上記一対のチャンネル領域の各々の第１及び第２部分は、互いに非直線的であり、そして上記一対のチャンネル領域の各々の第２部分は、上記一対のフローティングゲートの各々に直接向いた方向に延びて、その上記一対のフローティングゲートの各々をプログラミングするための経路を画成する請求項１に記載のアレー。
- 更に導電性材料の導電性制御ラインを複数備え、その各々は、上記第１方向に垂直な第２方向に上記活性及び分離領域を横切って延びそして各活性領域の上記一対の制御ゲートの各々を一緒に電気的に接続する請求項１に記載のアレー。
- 更に導電性材料の導電性ソースラインを複数備え、その各々は、上記第１方向に垂直な第２方向に上記活性及び分離領域を横切って延び、そして各活性領域の上記導電性材料のブロックを一緒に電気的に接続する請求項２に記載のアレー。
- 電気的にプログラム可能で且つ消去可能なメモリデバイスのアレーを形成する方法において、
実質的に互いに平行で且つ第１方向に延びる離間された分離領域を半導体基体上に形成し、隣接分離領域の各対間に活性領域を備え、上記基体は表面を有し、そして第１導電型であり、
各活性領域に複数のメモリセル対を形成し、各メモリセル対の形成は、次のことを含み、即ち、
一対の対向する側壁を有するトレンチを上記基体の表面へと形成し、
上記トレンチの下で上記基体に第１領域を形成し、
上記基体に一対の第２領域を形成し、上記基体内では上記第１領域と上記一対の第２領域の各々との間に一対のチャンネル領域が形成され、上記第１及び第２領域は第２導電型を有し、そして上記一対のチャンネル領域の一方は、実質的に上記トレンチの上記一対の対向する側壁の一方に沿って延びる第１部分と、実質的に上記基体の表面に沿って延びる第２部分とを有し、上記一対のチャンネル領域の他方は、実質的に上記トレンチの上記一対の対向する側壁の他方に沿って延びる第１部分と、実質的に上記基体の表面に沿って延びる第２部分とを有し、
更に、導電性の一対のフローティングゲートを形成し、その各々は、少なくともその下部が、上記トレンチにおいて上記一対のチャンネル領域の各々の上記第１部分に隣接配置されてそこから絶縁されて、上記一対のチャンネル領域の各々の上記第１部分の導電率を制御し、
そして、
更に、導電性の一対の制御ゲートを形成し、その各々は、上記一対のチャンネル領域の各々の上記第２部分の上に配置されてそこから絶縁されて、上記一対のチャンネル領域の各々の上記第２部分の導電率を制御し、上記一対の制御ゲートの各々と上記一対のフローティングゲートの各々との間にはせいぜい部分的な垂直方向の重畳しかないようにされ、
更に、導電性材料のブロックを形成し、少なくとも上記導電性材料のブロックの下部が上記トレンチにおいて上記一対のフローティングゲートに隣接配置されてそこから絶縁されるようにする方法。 - 上記各メモリセル対の形成において、上記導電性材料のブロックの形成は、上記導電性材料のブロックを、上記第１領域に電気的に接触させて形成することを含む請求項１２に記載の方法。
- 上記各メモリセル対の形成において、上記一対の制御ゲートの各々と上記一対のフローティングゲートの各々との間にファウラー・ノルトハイムのトンネリングを許す厚みで絶縁材料を形成することを更に含む請求項１２に記載の方法。
- 上記各メモリセル対の形成において、一対の絶縁材料スペーサを形成することを更に含み、上記一対の絶縁材料スペーサの各々は、上記導電性材料のブロックと上記一対の制御ゲートの各々との間で上記一対のフローティングゲートの各々の上に形成される請求項１２に記載の方法。
- 上記各メモリセル対の形成において、上記一対のフローティングゲートの形成は、上記基体の表面上に延びる各フローティングゲートの上部を形成することを含み、そして
上記一対の制御ゲートの形成は、
上記一対のフローティングゲートの各々の上部に横方向に隣接配置されてそこから絶縁された上記一対の制御ゲートの各々の第１部分を形成し、そして
上記一対のフローティングゲートの各々の上部の上に配置されてそこから絶縁された上記一対の制御ゲートの各々の第２部分を形成する、
という段階を含む請求項１２に記載の方法。 - 上記一対の制御ゲートの形成は、更に、導電性材料の複数の導電性制御ラインを形成することを含み、各制御ラインは、上記第１方向に垂直な第２方向に上記活性及び分離領域を横切って延び、そして各活性領域の上記一対の制御ゲートの各々を一緒に電気的に接続する請求項１２に記載の方法。
- 上記導電性材料のブロックの形成は、更に、導電性材料の複数の導電性ソースラインを形成することを含み、各ソースラインは、上記第１方向に垂直な第２方向に上記活性及び分離領域を横切って延び、そして各活性領域の上記導電性材料のブロックを一緒に電気的に接続する請求項１２に記載の方法。
- 上記各メモリセル対の形成において、上記トレンチにおける上記一対のフローティングゲートの形成は、
上記トレンチに導電性材料のブロックを形成し、
上記導電性材料のブロックの上に絶縁材料スペーサ対を形成し、該スペーサ対は、上記導電性材料のブロックの一部分を露出状態のままにし、
エッチングプロセスを実行して、上記導電性材料のブロックの上記露出部分を除去すると共に、上記一対のフローティングゲートを構成する上記導電性材料のブロックの部分を上記スペーサ対の下に残す、
という段階を含む請求項１２に記載の方法。 - 上記各トレンチ及びそれに関連した上記各メモリセル対の形成は、次の段階を含み、即ち、
上記基体の表面上に材料を形成し、
上記材料に開口を形成し、
上記開口に一対の対向するスペーサを形成し、
上記一対の対向するスペーサ間で上記基体へとトレンチを形成し、
上記トレンチに上記導電性材料のブロックを形成し、
上記スペーサを除去して、上記基体の一部分を露出させ、
上記基体の露出部分を除去して、上記トレンチの巾を拡張し、そして
上記拡張された上記トレンチに上記一対のフローティングゲートを形成し、各フローティングゲートは、上記基体及び上記導電性材料のブロックから絶縁される請求項１２に記載の方法。 - 上記各メモリセル対の形成において、上記一対の制御ゲートの形成は、
上記基体の上に導電性材料の層を形成し、そして
非等方性エッチングプロセスを実行して、上記一対のフローティングゲートの各々の上部の上及びその横方向に隣接して配置された導電性材料のスペーサを除き、上記導電性材料の層を除去する、
という段階を含む請求項１６に記載の方法。 - 上記各メモリセル対の形成において、上記一対のフローティングゲートの形成は、
上記基体の上に導電性材料の層を形成し、そして
非等方性エッチングプロセスを実行して、上記トレンチに少なくとも部分的に配置された導電性材料のスペーサを除き、上記導電性材料の層を除去する、
という段階を含む請求項１２に記載の方法。 - 上記各メモリセル対の形成において、上記一対のフローティングゲートの形成は、
上記分離及び活性領域の上に導電性材料層を形成し、
上記分離及び活性領域の上に絶縁材料層を形成し、
上記活性領域における上記導電性材料層の一部分をエッチングストッパーとして使用して上記絶縁材料層をエッチングし、そして
上記分離領域における上記導電性材料層の一部分をエッチングストッパーとして使用して上記絶縁材料層をさらにエッチングし、
上記絶縁材料層が上記分離領域から除去され、そして上記トレンチに配置されたそのブロックを除いて上記活性領域から除去される、という段階を含む請求項１２に記載の方法。
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