JP4367979B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、エレクトロンの注入効率を改善、低電圧化、書き込み時間の短縮、不揮発性のランダムアクセスメモリー動作を図る不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【背景技術】
ホットエレクトロンのゲート絶縁膜を通り抜けゲートへのエミッションのメカニズムは、Ａ．フィリップ（Ａ．Ｐｈｉｌｌｉｐｓ ｅｔ ａｌ．１９７５ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｐ．３９）で確認されている。以後その現象はタクニン（Ｔ．Ｎｉｎｇ ｅｔ ａｌ．Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ １９９７ Ｖｏｌ４８，Ｐ．２８６）等多くの科学者によって詳しく調べられている。ホットエレクトロンエミッションの確認前は電気的プログラマブルメモリー（ＥＰＲＯＭ）はチャンネルホットエレクトロンＥＰＲＯＭに大変良く似たメモリー構造を使っていた。しかしそれはフローマン．ベンチカウスキーによる（Ｆｒｏｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｙ：Ｐ−ｃｈａｎｎｅｌ １９７１ ＩＳＳＣＣ Ｐ．８０’ａ Ｆｕｌｌｙ ｄｅｃｏｄｅｄ ２０４８ ｂｉｔ Ｅｌｅｃｔｒｉｃａｎｙ−ＰｒｏｇｒａｍｍａｂｌｅＭＯＳ−ＲＯＭ″）と″ＦＡＭＯＳ−ａ Ｎｅｗ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｈａｎｇｅ Ｓｔｅｒａｇｅ Ｄｅｖ１ｃｅ″，（Ｓｏｌｉｄ ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，１９７４，ｖｏｌ１７，Ｐ．５１７）に示されるように高電界なだれメカニズム（アバランチ ブレークダウン メカニズム）を使ってメモリーセルをプログラムしたが、シリコンゲート上でのホットエレクトロンエミッション機構の発見直後に、この注入機構がｎ−ＭＯＳＦＥＴ ＥＰＲＯＭセルのプログラミングにＪ．バーンス（Ｊ．Ｂａｒｎｅｓ ｅｔ ａｌ，１９７６ ＩＥＤＭ Ｐ．１７７，″Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｎ−ｃｈａｎｎｅｌ ＥＰＲＯＭ ｃｅｌｌ″）とＰ．サルスベリ（Ｐ，Ｓａｌｓｂｕｒｙ １９７７ ＩＳＳＣＣＰ．１８６，″Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＭＯＳＥＰＲＯＭ ｕｓｉｎｇ ａ ｓｔｕｃｋ−ｇａｔｅ ｃｅｌｌ″）によって使われた。Ｊ．バーンズは２つの基本的なタイプのダブルポリシリコンＣＨＥＥＰＲＯＭトランジスタを示した。図１Ａのスタックゲートトランジスタ１００ａと図１Ｂのスプリットゲートトランジスタ１００ｂである。両方共Ｎ＋ソースジャンクション１０４，Ｎ＋ドレインジャンクション１０６、Ｐ−基板１０１，チャンネルゲート絶縁膜１２０，フローティングゲート（浮遊ゲート）１４０，ポリオキサイド１３０，そしてコントロールゲート１４５を持っている。
【０００３】
トランジスタ１００ｂはスプリットチャンネルを持ち、それは電導性がフローティングゲート１４０によってコントロールされる部分１１０とそれにつながった電導性がコントロールゲート１４５によってコントロールされる部分１１８とで成り立っている。図１Ｂでの９００はパッシベーション層である。トランジスタ１００ａと１００ｂのどちらのタイプもプログラミングはシリコン表面に近く、且つドレインジャンクションの近くでホットエレクトロンの注入がおこなわれる。
【０００４】
フローティングゲートへのホットエレクトロンエミッションを正しく予想する数値モデルはケェミン・フー（Ｃｈｅｍｉｎｇ Ｈｕ，ＩＥＤＭ １９７９，Ｐ．２２３″Ｌｕｃｋｙ−Ｅｌｅｃｔｒｏｎ Ｍｏｄｅｌ ｏｆ ＣｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎ Ｅｍｉｓｓｉｏｎ″）によって確立された。図２は、一般的なダブルポリシリコンスタックゲートＥＰＲＯＭトランジスタ２００の断面図であり、ラッキーモデルを説明するのに使われたものである。トランジスタはＮＭＯＳトランジスタでソース２０４、ドレイン２０６，基板２０１，フローティングゲート２４０，コントロールゲート２４５がある。電圧Ｖｃｇがコントロールゲート２４５にかかるとキャパシティブカプリング（容量結合）によりＣｃｇ−ｆｇ／（Ｃｃｇ−ｆｇ＋Ｃｆｇ−ｓｉ）のキャパシタンス比（＝カプリングレシオ（結合率））に応じてフローティングゲートの電圧が増加する。ここでＣｃｇ−ｆｇはコントロールゲート−フローティングゲート間のキャパシタンス（容量）であり、Ｃｆｇ−ｓｉはフローティングゲートとチャンネル，ソース／ドレインのキャパシタンスである。一旦フローティングゲート電圧がしきい電圧を越えるとエレクトロンはソースからドレインに流れ始める。シリコン表面から１０ｎｍ以内の表面に近いチャンネル中のエレクトロンはドレイン・ソース間のポテンシャルにより水平方向に加速する。エレクトロンは水平方向の電界からエネルギーとモーメンタムを得てドレイン端２０６付近で最高エネルギーに達する。ほんの一部のエレクトロンはトンネル絶縁膜（２２０）のバリアの高さより高いエネルギーを得る。エレクトロンのエネルギーが絶縁膜のバリアの高さを超える時、エレクトロンのモーメンタムがエネルギーのロス無く音響フォノンの散乱により上方向に変わりフローティングゲートに向かって行くとエレクトロンが絶縁膜２２０の中に注入されて、フローティングゲートポリシリコン２４０に至達する可能性が生ずる。チャンネルからポリシリコンへの注入の可能性は、ＩＥ−６からＩＥ−９の間のレベルのものである事が観察されている。フローティングゲートへのチャンネルホットエレクトロンエミッションは、どんなにチャンネル長やジャンクションの深さが小さくても、もしＶｄ−Ｖｓが２．５Ｖ以下なら、ほとんど無い事がこのモデルで提案されている。
【０００５】
【発明の開示】
【発明が解決しようとする課題】
チャンネルエレクトロンのフローティングゲートへの注入率は、小さ過ぎて色いろな面で問題を生じる。ＥＰＲＯＭとＥＥＰＲＯＭメモリー動作に対するチャンネルホットエレクトロン注入の問題点は、エレクトロンがフォノン散乱により上方向に方向転換している可能性は、ホットエレクトロンはほとんどがドレイン電圧加速によって作らなければならない為、２．５Ｖ−３Ｖと云う論理上の必要量よりドレイン電圧をずっと高くしなければならない事（たとえば５Ｖ以上）。
【０００６】
コントロール電圧が高くなければならない事（カップリングレシオの０．６〜０．５に対し９−１０Ｖ）。それは注入されたエレクトロンがフローティングゲートポリシリコンに達する為には（フローティングゲート電圧はドレイン電圧を越える必要がある）電界の助けが要るからである。フローティングゲート電圧がドレイン電圧より低い時絶縁膜に注入されたエレクトロンは、チャンネルに押し戻される。
【０００７】
エレクトロンをフローティングゲートに貯めるプログラム時間が長い。読み出し時間がナノ秒単位であるのに比べ、エレクトロンの注入効率がＩＥ−６以下である為普通マイクロ秒の単位である。
【０００８】
注入電流が小さ過ぎる為、注入電流コントロールを、ドレイン電圧とコントロールゲート電圧の両方に頼る為にエレクトロンの蓄積レベルを１度のプログラムサイクルでコントロールするのは難しい。
【０００９】
メモリーアレイでコントロールゲートをデコードする高電圧デバイスが必要な事。コントロールゲートの電圧が高ければ高い程厚いゲート絶縁膜と長いチャンネル長が必要である。これが集積度にペナルティとなりスケーリング技術に障壁となる。
【００１０】
高いドレイン電圧のため、必要以上の高エネルギーのホットエレクトロンが使われオキサイドクリスタルラチスにダメージを与え、トラップを造るので絶縁膜が早く疲弊し、耐性が悪くなる。
【００１１】
低い注入効率のためドレインとコントロールゲートに於いて高電圧が必要な為消費電力とドレイン電流が高い。
【００１２】
電気的消去可能なプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）に於いてはフローティングゲートに貯められたエレクトロンはトランジスタターミナルに適切な電圧を加える事により除かれる。ＥＥＰＲＯＭのフローティングゲートからエレクトロンを除去する消去の方法は２つある。１つは、ダブルポリシリコンＥＥＰＲＯＭセルを使ってエレクトロンをフローティングゲートから下方のシリコンに（つまりソース、ドレイン拡散または基板）除去する方法である。もう１つは、トリプルポリシリコンＥＥＰＲＯＭセルを使ってエレクトロンをフローティングゲートから別の第３のゲートへ除去する方法である。
【００１３】
ダブルポリシリコンセルの方法は、サマチュサ（Ｇ．Ｓａｍｅｃｈｕｓａ ｅｔａｌ．１９８７ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−２２，Ｎｏ．５，Ｐ．６７６，″０／２ Ｆｌａｓｈ ＥＥＰＲＯＭ ｕｓｉｎｇ ｄｏｕｂｌｅ ｐｏｌｙｓｉｌｉｃｏｎｔｅｃｈｎｏｌｏｇｙ″）によって述べられている。このダブルポリシリコンセルの変形はクメ（，Ｈ．Ｋｕｍｅｅｔ ａｌ．″Ｆｌａｓｈ−Ｅｒａｓｅ ＥＥＰＲＯＭ ｃｅｌｌ ｗｉｔｈ ａｎ Ａｓｙｍｍｅｔｒｉｃ Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ，″Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｄｅｃｅｍｂｅｒ １９８７，Ｐ．５６０）とキネット（Ｖ．Ｎ．Ｋｙｎｅｔｔ ｅｔ ａｌ．″Ａｎ Ｉｎ−ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ ２５６Ｋ ＣＭＯＳ ＦｌａｓｈＭｅｍｏｒｙ″，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ１９８８，Ｐ．１３２）によって述べられている。
【００１４】
クメによる一般的なダブルポリシリコンスタックゲート ＥＥＰＲＯＭセルは、図３Ａに示されるようにエレクトロンをフローティングゲートから下方のシリコンに除く。ダブルポリシリコンＥＥＰＲＯＭトランジスタ３００ａに於ける消去は、フローティングゲート３４０とソース拡散ジャンクション３０４の間でトンネルオキサイドの電界がＦ−Ｎトンネリングのクリティカル電界〜１０ＭＶ／ｃｍを越えるとトンネルオキサイド３２０を通して達成される。普通の消去の電圧であるとトンネルオキサイドが１０ｎｍ、拡散ジャンクションが１２Ｖ、コントロールゲートが０Ｖでドレイン電圧はフロートしている。この方法は、ソースジャンクションに高電圧が必要なので、ジャンクションはアバランチブレークダウンになり易い。このブレークダウンから守る為にソースジャンクションは、ドレインジャンクションより深くしてある。（ドレインジャンクションは浅くしておかなければならない。ホットチャンネルエレクトロンの為にドレイン端の高電界を作る為である。）このスタックゲートセルは、図１ＡのＥＥＰＲＯＭセル１００ａのバリエーションであるが、非対称の深いソースジャンクションを持っている。
【００１５】
ダブルポリスプリットゲート トランジスタ１００ｂは、ジャンクションが片方だけしか無いので、非対称の拡散の書き換え回数の多いアプリケーションには使えない事が記録されている。
【００１６】
トリプルポリシリコントランジスタはこの問題を解決する。エレクトロンがジャンクションではなく第３のポリシリコンを通うして除かれるからである。又トリプルポリシリコンＥＥＰＲＯＭセルはスケールダウンメモリー技術用の深いジャンクションの問題を解決する。トリプルポリシリコンデバイスは、キューペック（Ｊ．Ｋｕｐｅｃ ｅｔ ａｌ．１９８０ ＩＥＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，Ｐ．６０２″Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｐｏｌｙｓｉｌｉｃｏｎ ＥＥＰＲＯＭ ｗｉｔｈ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ｐｅｒＢｉｔ″）によって説明されている。このキューペックデバイスの改良がマスオカ（Ｆ．Ｍａｓｕｏｋａ，Ｈ．Ｉｉｚｕｋａ ＵＳ ＰａｔＮｏ．４，５３１，２０３ Ｉｓｓｕｅｄ Ｊｕｌｙ ２３，１９８５）によって提案されている。同じセルのバリエーションがクオ（Ｃ．Ｋ．Ｋｕｏ ａｎｄ Ｓ．Ｃ．ＴｓａｎＵＳ Ｐａｔ．Ｎｏ．４，５６１，００４ ｉｓｓｕｅｄ Ｄｅｃ２４，１９８５）とウー（Ａ．Ｔ．Ｗｕ ｅｔ ａｌ，１９８６ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｐ．５８４″Ｑ Ｎｏｖｅｌ Ｈｉｇｈ−ｓｐｅｅｄ，５−Ｖ ＰｒｏｇｒａｍｍｉｎｇＥＰＲＯＭ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｓｏｕｒｃｅ−ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ″）とハラリ（Ｅ．ＨａｒａｒｉＵＳ Ｐａｔ，Ｎｏ．５，１９８，３８０ｉｓｓｕｅｄ Ｍａｒ３０，１９９３）によって述べられている。
【００１７】
これら全てのトリプルポリシリコンメモリーセルは、ポリシリコンレベルの１つを消去ゲートとして使っている。消去ゲートは、フローティングゲートの近くにあり、薄いトンネル誘電膜によって絶縁されている。トランジスタの全てのエレメントに適切な電圧がかかると、フローティングゲートから消去ゲートに電荷が除去される。色々なトリプルポリシリコンＥＥＰＲＯＭセルの中のキューペックによる第３ポリシリコンを消去用に使ったＥＥＰＲＯＭトランジスタ３００ｂを図３Ｂに示す。
【００１８】
トランジスタ３００ｂでは、フローティングゲート３４０に貯められたエレクトロンはフローティングゲート側壁から第３ポリシリコン３５０へと除去される。消去中に各々のノードにかかる電圧の一般的な例としては、２０ｎｍ ＯＮＯ３２５の為のトリプル消去ポリシリコン上に１２−１５Ｖが、コントロールゲートの第２ポリシリコン３４５上と拡散ジャンクション３０４と３０６に０Ｖがかけられる。プログラム中のドレイン上の電圧は約５Ｖと低いので、トリプルポリシリコンＥＥＰＲＯＭトランジスタでは、ジャンクションでのアバランチブレークダウンやジャンクションリークの問題が存在しない。しかし、トリプルポリシリコントランジスタにも問題はある。問題は次の通りである：
【００１９】
余分な消去用のポリシリコンの堆積が要る事と、トンネル消去用に誘電体層が要る為余分な工程がトリプルポリシリコン形成に必要な事である。これは、工程を複雑にするのみではなくメモリーセルの集積度にも影響する。
【００２０】
消去用の高電圧をつくる為の余分なサーキットが必要である。余分なサーキットが集積度に悪影響を与えるのを極力押さえる為に、消去のブロックサイズを比較的大きなものしなければならない。大きなブロックサイズの消去は、不必要なプログラムと消去サイクルを増やす為メモリーアレイの全体的な寿命を縮める。
【００２１】
本発明は電気的プログラマブルリードオンリーメモリー（ＥＰＲＯＭ）と電気的消去可能なプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）においてに、特にデバイス構造を改良、動作技術を効率的にすることにより不揮発性メモリーの応用を広くするものである。
【００２２】
電気的にプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）はフローティングゲートコンダクティブ（導電的）ゲート（コネクトしていない）をフィールドイフェクト（電界効果）トランジスタ構造に使用し、それをソースとドレイン領域間の半導体基板上のチャンネルの上に絶縁して配置する。コントロールゲートはフローティングゲート上にやはり絶縁して提供される。メモリーの状態はフローティングゲート上に保たれる電荷の量によって決まり、それがトランジスタのしきい値をコントロールする。チャンネルホットエレクトロン（ＣＨＥ）に於ける電荷の蓄積のメカニズムを次に説明する。
【００２３】
フローティングゲート上にあるコントロールゲートに電圧がかけられた時、コントロールゲートからのフローティングゲートへキャパシティブカプリングによりフローティングゲートのポテンシャルが増加する。一旦フローティングゲート電圧がしきい電圧を越えると、エレクトロンはソースからドレインへ流れ始める。水平の電界が、ドレイン−ソース間のポテンシャルの差にチャンネル中のエレクトロンの水平な動きを加速する。エレクトロンはフィールドからエネルギーとモーメンタムを得てドレイン端で最高エネルギーに達する。エレクトロンのエネルギーが絶縁バリアの高さを超える時、エレクトロンが絶縁膜に注入され、もしエレクトロンのモーメンタム（モーション）がフローティングゲートの方向ならばフローティングゲートポリシリコンに到達する可能性がある。しかし、この可能性は大変小さい為、低効率で長いプログラム時間が必要になる。一旦エレクトロンが注入されフローティングゲートに蓄積されると、メモリーのしきい値電圧が増加する。
【００２４】
メモリートランジスタの状態は、ソースとドレインとコントロールゲート上に電圧をかける事により読み取りがなされ、これは普通のＭＯＳＦＥＴトランジスタの動作と同じである。ソースとドレイン間の電流の流れる量は、しきい電圧によって影響される。つまり蓄積されたエレクトロンの量によってきまる。フローティングゲートに蓄積されたエレクトロンが多ければ多い程、しきい電圧が高くなり電流が低くなる。メモリー状態は電流レベルによって決まる。一般的に何百万分の一と云うチャンネルエレクトロンの小さな量がフローティングゲートに注入される為フローティングゲートにエレクトロンを注入するプログラミング時間は、同じメモリートランジスタの読み取り時間に比較すると大変遅いものである。それゆえプログラム時間を少しでも改良する為に高いドレインとコントロールゲート電圧が、ＥＰＲＯＭとフラッシュＥＥＰＲＯＭで使われる。この高電圧の必要性がメモリーアレイのスケールダウンにとって、大きな障害となっている。
【００２５】
本発明の主目的は、新しいメモリーセルのデザインと構造を提供しエレクトロン注入効率を著しく改良する事である。
【００２６】
本発明の他の目的は、新しいメモリーセルのデザインと構造を提供し、信頼性のあるプログラミングと消去を同一のドレインジャンクションから行う事を可能にする事である。
【００２７】
本発明の他の目的は、エレクトロン注入に必要なドレインとコントロールゲートの電圧を減らし、将来のメモリーセルのスケーリングと高集積を可能にすると共に、メモリーセルの信頼性を上げ耐性（書き込み、消去回数）を良くする事である。
【００２８】
本発明の他の目的は、ターゲットレベルのエレクトロン蓄積を早いプログラミング時間で可能にして、それによってエレクトロン注入のコントローラビリティと組み合わせシングルメモリートランジスタのマルチレベル／マルチビットのアプリケーションをもっと効果的に得る事である。
【００２９】
本発明の他の目的は、シングルポリシリコンセル内のＥＰＲＯＭ機能にプログラム読み出しの新しい構造と動作技術を提供する事を特徴とする。
【００３０】
本発明の他の目的は、フローティングゲートからコントロールゲートへのトンネリング消去の為の動作技術を従来技術によるトリプル（３重）ポリシリコンＥＥＰＲＯＭの代わりに、ダブル（２重）ポリシリコンＥＥＰＲＯＭセルで可能とする新しい構造を提供する。
【００３１】
本発明の他の目的は、新しい構造を持ったスプリットゲートセルの不揮発性ＲＡＭの機能の特徴を提供し、ワードライン（コントロールゲート）が選択されたとき、「０」（プログラム）か「１」（消去）を書く動作技術を提供する事である。
【００３２】
本発明の他の目的は、ＥＰＲＯＭやフラッシュＥＥＰＲＯＭや不揮発性メモリーアプリケーション用のもっと簡単でコントロール性のある製造工程を提供する事である。
【００３３】
【課題を解決するための手段】
本発明によって達成される色々な特徴は単一で使われても、組み合わせても良い。主な特徴を以下に簡単にまとめる。
【００３４】
従来技術によるチャンネルホットエレクトロン注入タイプのＥＰＲＯＭとＥＥＰＲＯＭの問題はこれ迄、水平だったチャンネル構造にフローティングゲートの下に段差のあるチャンネル／ドレイン部を加えた段差部チャンネル／ドレイン構造を提供する事により解決出来る。これにより、チャンネルからフローティングゲートへのエレクトロン注入の効率性は著しく向上する。水平チャンネルで加速されたエレクトロンが直接進行方向のフローティングゲートの段差部分に突入するからである。これと反対に、従来の技術はフォトンによるエレクトロンの散乱とフローティングゲートへの９０度の上方向への方向転換と云う非直接的方法に頼っていた。段差による注入の特徴は高注入効率、プログラミング時間を短縮しマルチレベルのストレージを容易にし、コントロール性を向上し動作を低電圧で動作する事を可能にし信頼性と全工程の簡易化を達成する。
【００３５】
ドレインオーバーラップ領域を水平チャンネルの長さより少し長めに調整するだけで段差部チャンネル／ドレイン構造の本発明の第１の特徴を使って、従来技術のダブルポリシリコンの代わりに５Ｖの低電圧プログラム可能なシングルポリシリコンＥＰＲＯＭセルが達成される。その構造と生産工程の簡素さと低電圧動作のためロジック或いはＤＲＡＭのプロセスを使いそのチップ上にＥＰＲＯＭをインテグレーションするといったアプリケーションに使われうる、又ＤＲＡＭチップ上の冗長パーソナライゼーション用のアルミ線、ポリシリコンフェーズを置き換えることが出来る。
【００３６】
段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於いて消去とプログラム動作が同一のジャンクションを使い信頼性を持って行えると云う新しい特徴を達成出来る。注入効率に大きな悪影響を与えずにフローティングゲートから拡散へとＦ−Ｎトンネリングを起こすのに必要な高電圧に耐えるように、Ｎ−ドレインの長さをより長くし、ジャンクションの深さをより深くし、ドース量を軽くしたり調整する。従来技術のＥＥＰＲＯＭはトンネリングから拡散への信頼性の高い消去動作は、深いソース側のジャンクションでのみ行う事が出来たが、プログラミングに使われる浅いドレインジャンクションでは出来なかった。従来型のスプリットゲートセルでは、フローティングゲートは一方にジャンクションがあるだけでなので、同じサイドでの消去とプログラムはできない。しかし、スプリットゲート構造もスタックゲート構造でもこの新しい特徴を使うことにより同一のジャンクションを使いＥＥＰＲＯＭトランジスタ可能にする。段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於けるフローティングゲートからコントロールゲートへのトンネリングによる消去動作の他の新しい特徴も、Ｎ−ドレイン拡散上のオーバラップ（重複）したフローティングゲートの長さを調整する事によって可能になる。
【００３７】
従来技術では、フローティングゲートから他のポリシリコンへのトンネリングによるエレクトロンの除去は、ＥＥＰＲＯＭトランジスタではトリプルポリシリコン構造が必要だった。この新しいダブルポリシリコンＥＥＰＲＯＭトランジスタの特徴は、浅いドレインジャンクション（フローティングゲートから拡散への）、工程の複雑さをシンプルにし（ダブルポリシリコン対トリプルポリシリコン）、ワードライン（コントロールライン）レベルのような小さなブロックサイズの消去を可能にし、不必要なプログラム／消去サイクルが減らされる事による長寿命性等を提供する事である。従来技術のＥＥＰＲＯＭでは出来なかったことであるが、段差部チャンネル／ドレイン構造のあるスプリットゲートダブルポリシリコントランジスタを使った不揮発性ＲＡＭ動作は、低電圧プログラミングとポリからポリへのトンネル消去の動作特徴を組み合わせて可能にされる。ランダムアクセスメモリーの定義は選択されたコントロールゲートに対して同時に違った場所にある（異なるビツト）トランジスタに″０″（プログラム）と″１″（消去）書き込める事である。最適化されたデザインとドレインとソース上の電圧の課し方で、段差部チャンネル／ドレイン構造のあるスプリットゲートダブルポリシリコントランジスタはこのＲＡＭ機能を達成出来る。この注入段差部チャンネルのあるダブルポリシリコンスプリットゲートトランジスタは、不揮発性である上しかもＲＡＭのように動作するので、ずっと広いアプリケーションにつかえる。又、ビット毎のプログラムと消去が可能な為プログラム／消去時間を短くすると共にプログラム／消去への耐性が延びる。
【００３８】
水平チャンネルと段差部チャンネル（しかしＮ−ドレイン領域の無い）があるトリプルポリシリコンＥＥＰＲＯＭトランジスタを提供する。これは段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタのバリエーションであり、エレクトロンの直進走方向がフローティングゲートに略垂直である為高注入効率があると云う同じ概念を使っている。
【００３９】
本発明の主目的は、段差部チャンネルデバイス構造が生産可能な事をデモンストレートする事である。まず、段差にセルフアラインしたＮ−ドレインを持つ段差部チャンネルを形成する簡単な方法を示す。その中でフローティングポリシリコンゲートは段差部チャンネルをセルフアラインでない工程で覆う。段差を作るこの簡単な方法を使いＥＲＰＲＯＭ／ＥＥＰＲＯＭに於けるスタックとスプリットゲートトランジスタを形成する基本的な工程が示されている。
【００４０】
スプリットゲートトランジスタの別の形成方法も提供されている。その中でフローティングゲート下のチャンネルと段差の長さは正確に形成出来、スペーサ技術をフルに使って誤差はほとんど無視できる。
【００４１】
図４Ａ，図４Ｂは段差注入チャンネルトランジスタの断面図である。図４Ａのトランジスタ４００ａはＰタイプのシリコン基板４０１（Ｐ＋を添加した半導体基板上のｐタイプのエピタキシャル層でも良い）、Ｎ＋ソース拡散４０４、４１０の水平チャンネル部、ドレイン拡散４０６、水平チャンネルと段差部チャンネルの両方を均一に覆うフローティングゲート４４０、コントロールゲート４４５を持っている。フローティングゲートは半導体基板表面より熱生成されたダイオキサイドである誘電層４２０により誘電的に分離されている。コントロールゲート４４５はフローティングゲート４４０に誘電膜４３０を通じキャパシティブリーにカップル（容量結合）されており、その誘電膜は熱生成のシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドのコンビネーション層のどちらでも良い。ｐタイプ４０１は一般的に約１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加される。誘電膜４２０は一般に５から１０ナノメートルの厚さで、フローティングゲート４４０は、普通ポリシリコンの厚いＮ＋添加膜で厚さは１００ｎｍでも３００ｎｍでも良い。コントロールゲート４４５は厚いＮ＋添加膜の付いたポリシリコンシリサイドの様な低抵抗の配線材料か他のリフラクトリー（不反応）材料又はメタルでも良い。パッシベーションは層９００で示され既知のシリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライドかその組み合わせの様なもので作れる。Ｎ＋ソース拡散４０４はヒ素、リン、アンチモン、イオン注入で作られる。段差形成前にボロンヘイロー（ポケット）を浅く注入してコーナ４１５の電界を増し注入効率を高めても良いＮチャンネルドレイン４０２は同じイオン不純物材料が使われるが、段差部チャンネル端４１３に段差が形成された直後でオキサイドレイヤの作られる前にセルフアラインで注入される。
【００４２】
図４Ｃに示されるように半導体基板のオリジナル表面の水平面から計られた段差の角度はの際にそんなにクリティカルではなく略垂直の深さにして２０ｎｍ以上のある限り高注入条件を満たす。この角度が小さ過ぎると段差部チャンネル部の長さが長くなり過ぎ、集積度が悪くなる。其れ故、段差角度が３０度以上が良い。この段差４１３の深さは少なくとも２０ｎｍかそれ以上である。段差４１３の目的はフローティングゲート４４０にホットエレクトロンを効率的に注入する事である。
【００４３】
コントロールゲート４４５に適切な電圧を加えると容量結合（キャパシティブリーカップルド）によりフローティングゲートのポテンシャルは上がりエレクトロン層がチャンネル部４１０に形成される。そのエレクトロンは、その後ＭＯＳＦＥＴトランジスタで見られるようにドレイン拡散４０６が正電圧をかけられたとき、その水平ドレイン電界により加速される。エレクトロンはシリコン表面の水平チャンネル部４１０のインバージョンレイヤー内（普通１０ｎｍ程度）を流れる。もしＮ−ドレインがチャンネル４１５の角（かど）を適度の添加濃度で（普通ｃｍ-3に付ＩＥ１８以下であるが）であると、最高の電界がサイドチャンネル４１３にそって角４１５近辺に作られる事が出来エレクトロンがそこで最高スピードに達し、エレクトロンの進行がまだ水平に近いのでこれが注入点になる。従来のＣＨＥ ＥＰＲＯＭではチャンネルで加速されたエレクトロンはフォノン散乱後、フローティングゲート方向へ９０度上方転換されたうちでもエネルギーが３ｅＶ以上のものがフローティングゲートへ注入されると云う非直接的な方法に頼っていた。フローティングゲートへのエレクトロンの注入の段差構造において、トランスポートで得られたエレクトロンのチャンネルエネルギーがバリアの高さ（シリコンダイオキサイドなら３ｅＶ）より高いものは全て、フローティングゲートポテンシャルが角４１５のポテンシャルより高いと、フローティングゲートに真っ直ぐフォノン散乱の必要なく注入される。又コントロールゲートからの容量結合によるフローティングゲートポテンシャルは、トンネルオキサイドのバリアの高さをショトキ効果で下げる一方、水平方向の電界を増しチャンネルエレクトロンを加速する。このようにして、段差構造の構成はチャンネルからフローティングゲートへのエレクトロンの注入効率を著しく向上させる。
【００４４】
フローティングゲート電圧がエレクトロン蓄積の為に下がり、しきい電圧より下がるとチャンネルエレクトロンは消え電流は流れない。読み取りモードの際パワーノイズによる電圧サージの為フローティングゲートへエレクトロンの注入が起こるのを防ぐ為にドレインとソースを切り替えるのが好ましい；つまり段差側をソースにし、もう一方の端をドレインにする。
【００４５】
チャンネルホットエレクトロンプログラムで段差ドレイン／チャンネルＥＰＲＯＭトランジスタを使い低電圧で高い注入効率を得る為の条件を次にまとめる：
【００４６】
構造条件：（１）段差の深さは２０ｎｍ以上で水平チャンネル面からの角度は３０度以上が好ましい。（２）ドレインジャンクション端はチャンネルの角にとどくのが好ましいがｐタイプ段差部チャンネルでも高い注入効率を達成する。
【００４７】
選択随意条件：（１）段差部チャンネル角の注入点のポテンシャル（ソースジャンクションに比べて）は２．５〜３．０Ｖ以上である。（２）フローティングゲートのポテンシャルは注入点角のポテンシャルより少なくとも大きい事。
【００４８】
従来のＥＰＲＯＭに比べ上記のＥＰＲＯＭ構造は、ＥＰＲＯＭセルの低注入効率で必要とされた５Ｖよりずっと低い３Ｖ程のドレイン電圧によって得られ、ホットエレクトロンのフローティングゲートへの注入効率が高い事を特徴とする。それで従来のＥＰＲＯＭセルに必要とされるコントロールゲート電圧も相対的に大幅に減らされ得る。低電圧での高注入は″従来技術の説明″のセクションで説明された多くの問題点を解決出来る。
【００４９】
ドレイン電圧は、ホットエレクトロンエミッションが高い注入効率で既に達成される為、理論限界の２．５−３．０Ｖ程に下げる事が出来、従来のＥＰＲＯＭに必要とされる電圧のほぼ半分に近いものである。
【００５０】
【発明の効果】
上記の構成によれば、コントロール電圧もドレイン電圧の削減と相対的に減らすことができ、高い注入効率の為ターゲットレベルの注入エレクトロンをフローティングゲートに貯めるプログラム時間が減る。ゲートに貯めるプログラム時間が減り、フローティングゲート上のマルチレベルストレージがコントロールゲート電圧によって決められたターゲットレベルを達成するプログラム時間が短い為に簡単になり、従来のＥＥＰＲＯＭセルに於けるホットエレクトロンを書き込む為の電界が高くなくて済む為、メモリーセルの信頼性と耐性が良くなり、コントロールゲート用の電圧の高さが低くなる為支援回路オキサイドの厚さとチャンネル長が大きく減らされ、高注入効率と低電圧動作の為プログラミング中の電力消費が著しく減り、ポータブルオペレーションに大変魅力的である。
【００５１】
【発明を実施するための最良の形態】
[シングルポリシリコン段差部チャンネル ドレインＥＰＲＯＭトランジスタとその動作]
【００５２】
段差注入チャンネル／ドレインを使うことで、従来技術より低電圧プログラマビリティーを達成できるシングルポリシリコンンチャンネルＥＰＲＯＭセルを可能にした。
【００５３】
５Ｖ以下の低電圧動作は高圧デバイス用の厚い絶縁膜とドレインエンジニアリングプロセスが必要ないので魅力的である。図５Ａ，５Ｂと５Ｃは第２の特徴であるシングルポリシリコンのチャンネルＥＰＲＯＭトランジスタの断面図である。このトランジスタはトランジスタ４００ａを改造したもので第２のポリシリコンが除かれドレインＬｎ領域に重複するゲートのサイズが調整される。トランジスタ５００ａはｐタイプの基板５０１、Ｎ＋ソース拡散５０４、水平チャンネル部５１０、段差５１３（ボロンヘイローを入れても良い）、Ｎドレイン拡散５０２、Ｎ＋ドレイン５０６、（水平及び段差部チャンネルを均一に覆う）フローティングゲート５４０より成る。フローティングゲート５４０は半導体基板表面より熱生成によって作られた誘電的な絶縁膜５２０によって誘電的に分離されている。パッシシベーション層９００は第１の特徴で説明されているものと同じである。良くなった（エンハンストされた）デバイスには普通ｐタイプ５０１がＩＥ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加されている。誘電膜５２０は普通５−１０ｎｍ厚でフローティングゲート５４０は普通ポリシリコンの厚いＮ＋膜が添加され厚さは１００ｎｍから４００ｎｍの間である。Ｎ＋ソース拡散５０４はヒ素、リン、アンチモンのイオン注入で作られる。Ｎチャンネルドレイン５０２は同じ注入材料で作られるがオキサイド層５２０生成前で段差作りの直後に段差部チャンネル端５１３にセルフアラインさせる。フローティングゲート部の下の５０２の濃度はＩＥ１７〜５Ｅ１９ｃｍ-3の間で５Ｅ２０ｃｍ-3以上の拡散ジャンクション５０４と５０６の濃度より少し低めである。段差の角度は水平面から測って３０度以上が好ましい。段差５１３の深さは３０ｎｍ以上である。
【００５４】
段差５１３の目的は段差部チャンネル５１５の角でフローティングゲート６０４により効率よくホットエレクトロンを注入する事である。
【００５５】
フローティングゲートへのエレクトロン注入の条件は、前記の第１の特徴のセクション″ドレイン端に段差部チャンネルのあるＥＰＲＯＭ Ｎ−チャンネルトランジスタ″で説明したのと同じである：（１）注入点５１５のポテンシャルが２．５Ｖ〜３．０Ｖより高い事。
（２）フローティングゲートポテンシャル２．５Ｖ〜３．０Ｖが注入点の電圧より高い事。
【００５６】
第１の条件（１）は３Ｖ以上のドレイン電圧を加える事により簡単に達成出来る。第２の条件（２）のフローティングゲートポテンシャルが２．５Ｖ〜３．０Ｖ以上でなければならない事は２つの方法で得られる。
【００５７】
第１の方法はＬｎ（５０２）の長さを水平チャンネル部の長さ（５１０）より少し長くする。それによりドレインからフローティングゲートへのカップリングキャパシタンスが増える。この場合５Ｖがドレイン５０６に加えられた時フローティングゲート電圧が２．５〜３．０Ｖになる。注入点のポテンシャルが約３Ｖにとどまるようにジャンクション端５０２を注入点５１５から段差底の角へとオフセットする事も良い。第２の方法は図５Ａで示されるようにフローティングゲート５４０と同じポリシリコンで電気的にお互いに接続したキャパシター５４１のゲートとＥＰＲＯＭトランジスタの外側のカップリングキャパシタンス５００ｂを作る事である。カップリングキャパシタンスの部分は０．６ａカップリングレシオを得る為にＥＰＲＯＭトランジスタゲート領域より少し大きくデザインされている。このように５Ｖがキャパシタージャンクション５５６の拡散に加えられた時にフローティングゲートポテンシャルはキャパシターを通して結合され約３Ｖになる。一旦条件（１）と（２）が満たすとチャンネルホットエレクトロンは効率よく直接に（フォノン散乱を必要とせずに）フローティングゲートに注入される。
【００５８】
第２の方法は外のキャパシターがダブルポリシリコンＥＥＰＲＯＭメモリーセルのコントロールゲートと同じ機能をする。第１の方法ではトランジスタはストレージの役割を果たすが選択の機能がない。その為ＥＥＰＲＯＭメモリーセルとしてこのデバイスを使用する為には図５Ａに示されているように従来のｎ−チャンネルＦＥＴデバイス５００ｃがこのシングルＥＰＲＯＭトランジスタ５００ａに直列に加えられる。この従来のＦＥＴトランジスタ５００ｃのゲートはストレージトランジスタ５００ａの情報をアクセスする為の選択機能（コントロールゲート）を提供する。この方法ではストレージＥＰＲＯＭトランジスタは普通‘オン’になっている。（５Ｅ１６／ｃｍ3〜５Ｅ１７／ｃｍ3の間の濃度でヒ素かリンをチャンネル領域５１０に使ったデプリーションデバイス）注入したエレクトロンを貯めた後しきい電圧は増加され‘オフ’の状態を得られる。
【００５９】
上記の段差注入チャンネル／ドレインを使い、シングルポリシリコンンチャンネルＥＰＲＯＭセルは、５Ｖ程度の低電圧プログラミングを提供する。このシングルポリＥＰＲＯＭから得られる利点は、（ｉ）ダブルポリシリコンの必然性が除去される事 （ｉｉ）高電圧デバイスが要らない事（ｉｉｉ）工程簡易化によるダブルポリシリコンと高電圧デバイスの除去によりロジック或いはＤＲＡＭとＥＰＲＯＭコンバタビリティーが出来る事（ｉｖ）ＥＰＲＯＭをロジックチップ上にインテグレーションする広域のアプリケーションが生まれること、ＤＲＡＭチップのフューズを置き換えリダンダンシーパーソナナライゼーションに使えることである。
【００６０】
[段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭに於けるフローティングゲートから拡散へのトンネリングによる電気消去]
【００６１】
ダブルポリシリコンＥＥＰＲＯＭに於いては消去はフローティングゲートから拡散へのエレクトロントンネリングによりなされ、第３の特徴は同じ段差ドレイン−拡散での消去とプログラムが可能になることである。
【００６２】
図４Ａのトランジスタ４００ａは図３ＡのダブルポリシリコンＥＥＰＲＯＭトランジスタ３００ａを改造したものであり、ドレインジャンクションが段差部チャンネル／ドレインによって置き換えられ、ソースジャンクション４０４の深さが減っている。ソースジャンクションの深さが減らせるのは、消去がソース側でなく段差部チャンネル／ドレインの側壁でなされるからである。この段差ジャンクションはすでに軽く添加されたｎ−ジャンクションを持っており、ブレークダウン迄１０−１２Ｖは耐えられるようにデザインされている。トランジスタ４００ｂ（図４Ｂ）はＥＥＰＲＯＭのスプリットゲートのものであり、拡散へトンネル消去を行う。従来では出来なかったことである。従来では拡散へのトンネル消去は消去とプログラムが同じジャンクションでなされなければならない、それは相反する性格のものであったため不可能だった。二つともトランジスタ４００ａと４００ｂはＰ型半導体基板４０１、Ｎ＋ソース拡散４０４、導電性がフローティングゲート４４０でコントロールされている水平な４１０のチャンネル領域、コントロールゲート４４５、段差４１３、Ｎ−ドレイン拡散４０４、Ｎ＋ドレイン拡散、水平なチャンネルと段差部チャンネルの両方を覆うフローティングゲート４４０、コントロールゲート４４５からなる。
【００６３】
スプリットゲート４００ｂは余分なチャンネル領域４１８を持ちその伝導性はチャンネル４１０の一部と直列なゲート４４５によってコントロールされる。フローティングゲートは半導体基板表面から誘電膜４２０によって誘電的に分離されており、誘電膜４２０は熱処理で成長させたダイオキサイドである。コントロールゲート４４５は絶縁膜４３０を通じフローティングゲート４４０にキャパシティブにカップリングされており、その絶縁膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの組み合わせたものかのどちらでも良い。Ｐタイプ４０１は普通１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加され、誘電膜４２０は普通５から１０ナノメートル厚で、フローティングゲート４４０はＮ＋添加されたポリシリコン膜でありその厚さは１００ｎｍ〜３００ｎｍの間が良い。コントロールゲート４４５は厚くＮ＋添加したポリシリコン膜かシリサイドのような低抵抗の配線材料または、リフラクトリーメタル材料のいずれかである。Ｎ＋拡散４０４と４０６はヒ素、リンかアンチモンのイオン注入で作られる。Ｎ−ドレイン４０２は段差形成の直後かオキサイド層４２０の形成前に段差部チャンネル端４１３にセルフアラインで同じイオン注入で作られる。この時点でヘイローのｐ−タイプの添加して電界を高くして注入を高めることも良い。Ｎジャンクション４０２は１０Ｖの消去に普通１Ｅ１７から１Ｅ１８ｃｍ-3の間の添加（ドーピング）がなされ、その深さは２５０から３００ｎｍを選び、ソースジャンクション１５０から２００ｎｍより少し深めである。
【００６４】
プログラミングの必要条件と説明はセクションＩ．ａ“段差部チャンネルがドレイン端にあるＥＥＰＲＯＭｎ−チャンネルトランジスタと全く同一である。この段差の角度は水平面より計って一般的に３０度以上である。
【００６５】
段差４１３の深さは最低３０ｎｍである。この段差４１３の目的はホットエレクトロンをもっと効率的に段差部チャンネル４１５の角のフローティングゲート４４０に注入する事である。
【００６６】
消去動作は基本的にはトランジスタ３００ａの説明と同一であり業界でもっとも一般的に使われているトランジスタと同じである。トンネルオキサイド４１０が９ｎｍ、ＯＮＯ４３０が２０ｎｍ、カップリングレシオが０．５５と仮定すると約１０Ｖがドレインジャンクションに加えられトランジスタ４００ａか４００ｂのどちらにおいてもコントロールゲートが０Ｖにされると、オキサイド４２２の電界はＦ−Ｎトンネリングのクリティカル値（約１０ＭＶ／ｃｍ）を越える。フローティングゲートに蓄えられたエレクトロンは３００ａではＦＮトンネルによりソース側にのぞかれるが、ここではドレイン側に作られた段差部チャンネル／ドレインでＦ−Ｎトンネリングによって除かれる。この方法ではドレインジャンクションに高圧が必要なので、ドレインジャンクションはアバランチブレークダウンにかかり易い。消去中のブレークダウンをなくすにはＮ−ジャンクション４０２はより軽くドーピングされ、ソースジャンクション４０４より深くなっている。このようにしてデザインを最適化することにより段差部チャンネル／ドレインジャンクションを使ったプログラムと消去の動作が達成出来る。スプリットゲート構造もスタックゲート構造と同様にダブルポリシリコンＥＥＰＲＯＭトランジスタで作ることが出来る。
【００６７】
[段差部チャンネルのあるダブルポリシリコンＥＥＰＲＯＭに於けるフローティングゲートからコントロールゲートへのトンネリングによる電気消去]
【００６８】
従来の説明において、フローティングゲートから他のポリシリコンへのエレクトロンのトンネリング除去は三重ポリシリコン構造を必要とした。二層ポリシリコンのスタック、スプリットゲートトランジスタセルに於いて、コントロールゲートに電圧がかけられると、フローティングゲート上にコントロールゲート電圧の半分以上の電圧が誘導されるようにデザインされていた。その為トンネルオキサイドの厚さは上部のポリ層間の誘電膜よりも著しく薄いため、トンネルオキサイドにかかる電界は上部にかかる電界より何倍も大きくなる。ということはトンネルがまず上方向にトンネルオキサイドで始まり、消去でなくプログラミング（注入）が起こり、ポリ消去が出来なかつた。それで第３ポリシリコンを消去の為に加え、フローティングゲートと第３消去ゲートの間のトンネリングによって消去を行った。しかし、段差部チャンネル／ドレイントランジスタでは、適当なＮＯの厚さとＬＧの長さを選ぶことによりフローティングゲートからコントロールゲートへのトンネル消去がダブルポリシリコンでも安全に達成できる。
【００６９】
段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於けるフローティングゲートからコントロールゲートへの消去動作の他の新しい特徴は第４の特徴である。ダブルポリシリコンＥＥＰＲＯＭトランジスタ６００ａと６００ｂに於いて、電気消去とプログラムの必要条件は （ｉ）トンネルゲートオキサイド６２０が５〜１０ｎｍの間である事。（ｉｉ）ＯＮＯ或いはナイトライドオキサイドのような誘電膜６３０はトンネルオキサイドと同等か、より厚いものである事。普通８−１５ｎｍである。（ｉｉｉ）チャンネル領域６１０の長さとオーバーラップ拡散（重複拡散）Ｌｎ６０２が大体同じか以上である事。
【００７０】
ポリシリコン上の熱酸化膜又はＣＶＤで堆積されたオキサイド／ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約６−７ＭＶ／ｃｍとされている。（ハラリとマスオカ（Ｅ．Ｈａｒａｒｉ ａｎｄ Ｆ．Ｍａｓｕｏｋａ）によると熱処理された基板のオキサイドの電界は１０ＭＶ／ｃｍとされ、これより低い。）それで誘電膜６３０の電界はフローティングゲートからコントロールゲートへのトンネルを消去するには６ＭＶ／ｃｍより高くなければならない。一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は３ＭＶ／ｃｍ以下に保たれなければならない。トランジスタ６００ａと６００ｂに於けるダブルポリシリコンＥＥＰＲＯＭのデザインと動作を簡単なモデルを使って図示する。図７Ａにトランジスタ６００ａと６００ｂの簡略化したキャパシタンスモデルが示されている。キャパシターＣｃｇ−ｆｇはコントロールゲート６４５とフローティングゲート６４０の間のキャパシタンスである。Ｃｆｇ−Ｌｎはフローティングゲート６４０とｎ−拡散領域６０２の間のキャパシタンスである。Ｃｆｇ−ｃｈはフローティングゲート６４０とチャンネル領域６１０の間のキャパシタンスである。（もっと正確にはＣｆｇ−ｃｈのソースからフローティングゲートへのオーバーラップキャパシタンスも含まれるべきである。）ここで説明を簡単にするために３つのキャパシタンスが同じおおきさに仮定されるが、この選択は現実的な想定である。どのターミナルノードにでも電圧が加圧されるとその１／３の電圧がフローティングゲートノードにキャパシティブカプリングによりかかり、各電圧は加算（スーパーインポーズ）される。
【００７１】
フローティングゲートへのエレクトロン注入のプログラム条件は上記の第１セクションで述べられたが（１）フローティングゲート電圧＞３Ｖ（２）注入点ポテンシャルが＞２．５〜３．０Ｖである。全てのキャパシタンスが同じとする仮定に基づくと（フラットチャンネル長＝Ｌｎ）コントロールゲートとドレインノードに５Ｖが荷電された時、フローティングゲート電圧はキャパシティブカプリングの為３．３Ｖになりプログラム条件を満たす。例えばトンネルゲートオキサイド８ｎｍとＯＮＯ１１ｎｍを例に取るとＯＮＯ１１ｎｍのポテンシャルは１．７Ｖ＝５Ｖ−３．３Ｖであり、電界は１．５５ＭＶ／ｃｍ（＝１．７Ｖ／１１ｎｍ）である。コントロールゲートが５Ｖであったとして、ソース／ドレインが接地されていてもフローティング電圧は１．７ＶでありＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１１ｎｍ）である。それでプログラミング中はＯＮＯの電界はデザインターゲットの３ＭＶ／ｃｍ以下に保たれている。消去動作ではコントロールゲート電圧はもっと増加される、一方ソースとドレインは０Ｖに保たれる。コントロールゲート電圧が１０Ｖに増圧されたときキャパシティブカプリングによりフローティングゲート電圧は３．３Ｖになり、ＯＮＯにかかる電位差は６．７Ｖ＝１０Ｖ−３．３Ｖとなる。ＯＮＯの電界は６ＭＶ／ｃｍ（＝６．７Ｖ／１１ｎｍ）になりフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲット条件を満たす。このようにしてポリからポリへのトンネリング消去が１０Ｖで及びチャンネルホットエレクトロン注入によるプログラミングが５Ｖが達成される。この消去電圧の条件は従来のトリプル（三層）ポリシリコンＥＥＰＲＯＭセルに必要とされる電圧レベルとほとんど変わらない。
【００７２】
トランジスタ６００ｃ、６００ｄと６００ｅは図６Ｃに示されトランジスタ６００ｃの段差部チャンネルのあるダブルポリスプリットゲートトランジスタで６００ｂを少し改造したものである。これらのトランジスタのバリエーションは全て前記のトランジスタ６００ｂと同じエレクトロン注入メカニズムを使っている。トランジスタエレメントラベル番号は前記のトランジスタ６００ｂの構造と機能の説明と一致するものを６００ｃ、６００ｄと６００ｅにも使用している。
【００７３】
トランジスタ６００ｃのフローティングゲートは図６Ｃに示したように、スプリットゲートの側壁に形成されている。６００ｃに於いては、カプリングキャパシタはスプリットゲートとフローティングゲート間の側壁を通して得られる。消去はその側壁を通してトンネリングによりなされる。図６（Ｄ）に示したトランジスタ６００ｄのフローティングゲートは、シリコン基板に埋め込まれている。図６（Ｅ）に示したトランジスタ６００ｅは、トランジスタ６００ｄの埋め込まれたフローティングゲートを持っているが、Ｎ＋ドレイン６０６の機能はより高いシート抵抗のペナルティを持って６０２領域に連結されている。トランジスタ６００ｅを並べて高集積のメモリーアレイを作ることが出来る。
【００７４】
ポリ消去使用の段差部チャンネル／ドレインのある電気消去可能なプログラマブル読み出し専用メモリートランジスタで得られる利点をまとめる：１）段差部チャンネル／ドレインを備えたダブルシリコンＥＥＰＲＯＭセルはポリシリコンからポリシリコンへの消去を可能にする。プログラムコントロールゲートと消去ゲートが別々になる三層ポリシリコンＥＥＰＲＯＭと異なり、同じコントロールゲートを使ってのＣＨＥプログラミングと消去を可能にする。このスプリットゲートトランジスタはドレインとソースが低電圧で動作するためメモリーセルに浅いジャンクションを使う利点を達成できる。またポリシリコン層が３層から２層になった事により工程が簡単になる。
【００７５】
２）各々のコントロールゲート（＝ワードライン）が消去動作とプログラミング動作に使える為三層ポリシリコンＥＥＰＲＯＭにみられる大きなブロックサイズ消去のかわりにワードラインレベルの小さな単位の消去が可能になる。その為不必要な大ブロックの消去のかわりに小単位のローカルメモリーデータの消去が出来るようになる。プログラム／消去サイクルを必要以上に使わなく済むのでＥＥＰＲＯＭの寿命を長くする。
【００７６】
[ダブルポリシリコンスプリットゲート構造に於ける不揮発性ランダムアクセスメモリー動作]
【００７７】
従来のフラッシュＥＥＰＲＯＭ動作ではプログラムと消去はシーケンシャルになされた。プログラムと消去動作条件がコンパチブルでなかったからである。プログラム動作はまず全メモリーチップ又はメモリーチップの一部分が消去されてその部分が再プログラムされた。選ばれたコントロールゲート（ワードライン）上で「０」と「１」を任意に異なる（ビット）トランジスタに同時に書き込むことが出来なかった為である。その為ＥＥＰＲＯＭは順番に「０」と「１」を書き込めたがＲＡＭとは呼ばれずＲＯＭとよばれた。
【００７８】
段差部チャンネル６００ｂの二層ポリシリコンスプリットゲートトランジスタに於けるポリからポリへの消去機能と低電圧プログラミングを組み合わせることにより、電気的に接続されたコントロールゲートを持つ限り任意のトランジスタロケーションにプログラムと消去が同時に出来るようになる。こうしてＥＥＰＲＯＭに欠けていたランダムアクセスメモリーの特徴が段差部チャンネルのあるスプリットゲートトランジスタを適切なデザインと動作を使うことにより達成できる。
【００７９】
第４の特徴であるスプリットゲートトランジスタ６００ｂを使ってランダムアクセスメモリーの動作とデザインの概念が第５の特徴である。
【００８０】
プログラムと消去の動作の原則は前記と同じである。電気消去はフローティングゲートからコントロールゲートへのエレクトロンのトンネリングによって達成でき、プログラミングは段差部チャンネルへの進行方向の注入によって達成出来る。説明を正確にする為に同じモデルとそのトランジスタの説明をくりかえす。二層ポリシリコンＥＥＰＲＯＭトランジスタ６００ｂでは不揮発性動作の条件は（ｉ）トンネルゲートオキサイド６２０の厚さが５から１０ｎｍの間であること。（ｉｉ）ＯＮＯやナイトライドオキサイドのような絶縁層６３０はトンネルオキサイドの厚さよりももうすこし厚いか同じで普通８から１５ｎｍの間である。（ｉｉｉ）チャンネル領域６１０の長さとオーバーラップ拡散Ｌｎ６０２は同じ長さまたわそれ以上である。
【００８１】
ポリシリコン上の熱酸化オキサイド又はＣＶＤで堆積されたオキサイド／ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約６−７ＭＶ／ｃｍとされている。（ハラリとマスオカ（Ｅ．Ｈａｒａｒｉ ａｎｄ Ｆ．Ｍａｓｕｏｋａ）によると熱処理された基板のオキサイドの電界は１０ＭＶ／ｃｍとされ、これより低い。）それで誘電膜６３０の電界はフローティングゲートからコントロールゲートへのトンネル消去するには６ＭＶ／ｃｍより高くなければならない。一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は３ＭＶ／ｃｍ以下に保たれなければならない。トランジスタ６００ｂに於けるダブルポリシリコンＥＥＰＲＯＭのデザインと動作を簡単なモデルを使って図示する。図７Ａにトランジスタ６００ｂの簡略化したキャパシタンスモデルが示されている。キャパシターＣｃｇ−ｆｇはコントロールゲート６４５とフローティングゲート６４０の間のキャパシタンスである。Ｃｆｇ−Ｌｎはフローティングゲート６４０とｎ−拡散領域６０２の間のキャパシタンスである。Ｃｆｇ−ｃｈはフローティングゲート６４０とチャンネル領域６１０の間のキャパシタンスである。この概念を使いもっと正確なモデルで適切な電圧とキャパシターのパラメーターを選択することにより、もっと細かくオプティマイズ出来るのであるが、ここで説明を簡単にするために３つのキャパシタンスが同じおおきさであると仮定する。（この選択は現実的な想定である。）どのターミナルのノードにでも電圧が加圧されるとその１／３の電圧がフローティングゲートノードにキャパシティブカプリングにより誘起され、各電圧は加算（スーパーインポーズ）される。
フローティングゲートへのエレクトロン注入のプログラム条件は下記の通りで（ｉ）フローティングゲート電圧＞３Ｖ（ｉｉ）注入ポイントポテンシャルは６１５の注入ポイントで＞２．５〜３．０Ｖである。チャンネル長とＬｎのサイズは下記の設計要求を満たすように調整される。
【００８２】
トンネルゲートオキサイドが８ｎｍ、ＯＮＯが１１ｎｍ、そして書込動作電圧条件が満たされたときの例を図７Ｂの表に、書き込み「０」、「１」、そして「変化なし（非選択）」を満たすフローティングゲートポテンシャルとＯＮＯの電界を表した。ここで使われた最低電圧のゼロボルトをレファレンスとしてある。コントロールゲート電圧は５Ｖが選択されない時、１０Ｖが選択された時である。ドレインとソース電圧は書き込み「０」（エレクトロン注入により高いＶｔを得る）の時、Ｖｓ＝５ＶとＶｄ＝１０Ｖ、そして書き込み「１」（ＯＮＯを通じてトンネル消去による低いＶｔ）に対してＶｓ＝０ＶとＶｄ＝０Ｖ、そして「変化なし」の時Ｖｓ＝５ＶでＶｄ＝５Ｖである。１０Ｖがコントロールゲートとドレインノードにかかるとフローティングゲート電圧はキャパシティブカプリングで８．３Ｖ（その結果Ｖｄｓ＝３．３Ｖ，Ｖｇｓ＝５Ｖ）になり、プログラム条件を満たす。その時、１１ｎｍのＯＮＯにかかるポテンシャルは１．７Ｖ＝１０Ｖ−８．３Ｖで、電界は１．５５ＭＶ／ｃｍ（１．７Ｖ／１１ｎｍ）である。コントロールゲートが１０Ｖで、ソース／ドレインが５Ｖの場合にはフローティング電圧は（浮遊電圧）６．７ＶでＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１１ｎｍ）である。それでプログラミング中のＯＮＯの電界は３ＭＶ／ｃｍ以下に保たれターゲット条件を満たすことが出来る。
【００８３】
消去動作にはコントロール電圧は１０Ｖに保たれるがソースとドレインは０Ｖに減圧される。フローティングゲート電圧はキャパシティブカプリングで３．３Ｖになり、ＯＮＯの電圧は６．７Ｖ＝１０Ｖ−３．３Ｖになる。ＯＮＯの電界は６ＭＶ／ｃｍ（＝６．７Ｖ／１１ｎｍ）になり、これはフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲットを満たしフローティングゲート上に貯められたエレクトロンはコントロールゲートに除去される。ＯＮＯの電界はいつも３ＭＶ／ｃｍ以下に保たれている。コントロールゲートが選択されないＶｆｇ＝５Ｖ、Ｖｄ＝１０Ｖ、Ｖｓ＝５Ｖの非選択時にフローティングゲートは６．７Ｖ即ちＶｇｓ＝１．７Ｖになりこれはドレインとソースがオンになる電圧に近い。この非選択時の誤動作はスプリットゲートをフローティングゲートに直列に設置する事により防ぐことが出来る。
【００８４】
コントロールゲートをアクセスするにあたり「０」か「１」を書き込む事はコントロールゲートが１０Ｖに選ばれている時、ドレイン（ビット）とソースに適切な電圧を選ぶことによりいつでも出来る。選ばれたコントロールゲートに電気的に接続されているメモリーセルのうち、同時に任意のロケーションに「０」と「１」とを書き込む事は、ランダムアクセスメモリーの動作そのものである。こうして従来技術のＥＥＰＲＯＭでは達成できなかったことが、スプリットゲートダブルポリシリコントランジスタによって不揮発性ＲＡＭも出来るようになる。
【００８５】
段差部チャンネル／ドレインのあるダブルポリシリコンスプリットゲートトランジスタの動作で得られる利点をつぎに上げる。
１）ビット単位でプログラミングと消去が必要に応じて出来る。従来のトリプルポリシリコンＥＥＰＲＯＭに於いてデータ書き換えの際の不必要な消去サイクルが省かれる。ビット単位の書き込みが可能なためプログラム／消去サイクルへの耐性が向上する。
２）段差部チャンネル／ドレインのあるダブルポリシリコンスプリットセルと適切な動作とデザインが不揮発性ＲＡＭを提供する。この技術は、不揮発性でありながらＲＡＭのように振るまう事を提供する為広い分野のアプリケーションに使われ得る。
【００８６】
[段差フローティングゲートチャンネルのあるトリプルポリシリコンＥＥＰＲＯＭ]
【００８７】
もう一つの特徴は段差注入チャンネルのあるＥＰＲＯＭトランジスタ８００ａと８００ｂのバリエーションで第６の特徴に関連する。図８Ａと８Ｂは任意の段差のフローティングゲートチャンネルと水平チャンネルとが直列に繋いだトリプルポリシリコンＥＥＰＲＯＭトランジスタの断面図である。トランジスタ８００ａと８００ｂはＰ型シリコン基板８０１、Ｎ＋ソース拡散８０４；水平のチャンネル領域８１８（選択ワードゲートの第３のポリシリコンによって導性がコントロールされている）で出来ている。段差部チャンネル８１０はフローティングゲート８４０とコントロールゲート８４５によって制御される。
【００８８】
フローティングゲート８４０は段差部チャンネルと垂直トレンチの底のドレイン拡散８０６とを覆っている。このフローティングゲートは熱成長させたシリコンダイオキサイド８２０により誘電的に分離されている。コントロールゲート８４５はフローティングゲート８４０に誘電膜８３０を通じて誘電結合（キャパシティブリーにカップルされている）されており誘電膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの薄膜のどちらでも良い。Ｐタイプ８０１は普通１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間でドーピングされており水平のチャンネルゲートオキサイドは８から１５ｎｍの間で少し厚めで、フローティングゲート８４０は普通Ｎ＋でドーピングされたポリシリコン膜であり厚さは１００ｎｍから３００ｎｍの間で良い。コントロールゲート８４５はＮ＋でドーピングされたポリシリコン膜である。選択ゲート８５０はポリシリコンか低抵抗のシリサイド或いはリフラクトリ材料でも良い。Ｎ＋ソース拡散８０４はヒ素、リン、アンチモニのイオン注入によって形成する。Ｎ＋ドレイン８０６は同じイオン注入材料で形成されるが段差のチャンネル端８１０にセルフアラインされており、これは段差形成直後、フローティングゲートポリシリコン８４０の堆積の直前に行われる。Ｎ＋ジャンクション８０６が消去に使われるときジャンクション８０６はジャンクションのブレークダウンをより高くなるようジャンクションの深さを増すためにリンをドーピングする。フローティングゲート８４０と選択ゲート８５０の間でトンネリングにより消去がなされる時、ドレインジャンクションの深さは普通のヒ素でドーピングされたジャンクションで良い。ここでチャンネルエレクトロンがＮ＋ジャンクション８０４から提供されるが、エレクトロンが選択ゲートチャンネルに提供されるならばＮ＋ジャンクションのかわりにチャンネルエレクトロンの反転層（インバーテッドレイヤ）を使っても良い。
【００８９】
コントロールゲート８４５にある一定レベル以上の電圧がかかるとコントロールゲートからキャパシティブリーにカップルされたフローティングゲートのポテンシャルは段差部チャンネル領域８１０のしきい値電圧より高くなる。もし選択ゲート８５０もしきい電圧より高くするとエレクトロンがソースジャンクション８０４からドレインジャンクション８０６に流れ始める。エレクトロンはＭＯＳＦＥＴトランジスタで見られる様に水平の電界により加速される。
【００９０】
コントロールゲート８４５ポテンシャルが充分高く、フローティングゲートのポテンシャルがドレインとしきい電圧を加えた値より高くなると同時に、選択ゲート８５０がしきい電圧より少し高めで水平チャンネル抵抗が段差部チャンネル抵抗に比べて高くなっている限り、８１５に於けるチャンネルポーテンシャルはドレイン８０６に加えられた電圧に近づいて行く。そうすると水平と段差部チャンネルの交差点８１５で最高の電界が作られ、エレクトロンが最高スピードになり、エレクトロンの動きはまだ水平なので８１５のコーナーが注入点になる。チャンネルで加速されたエレクトロンのエネルギーレベルがバリアの高さより高くなると、高エネルギーのエレクトロンはフローティングゲートにオキサイドを真っ直ぐに通し注入される。これと反対に、従来はエレクトロンのフォノン散乱により上方９０度の方向転換いう非直接的プロセスによりフローティングゲートへ注入された。このようにして、段差部チャンネル構造を用いてチャンネルからフローティングゲートへのエレクトロン注入効率を何桁も向上する。
【００９１】
[段差部チャンネル／ドレインのあるＥＥＰＲＯＭ ＮＶＲＡＭトランジスタの製造方法]
【００９２】
主目的はＥＥＰＲＯＭデバイス構造の新しい構造を示すこと、新構造のＥＰＲＯＭ、ＥＥＰＲＯＭとＮＶＲＡＭトランジスタのデバイス動作を示すこと、もう一つその構造を作る方法を示すことである。段差部チャンネルをドレイン端に作るには多くの方法があるが、その中からいくつかを選んで説明する。第１の方法は、チャンネル段差をフローティングゲートポリシリコンで覆うセルフアラインを使わない簡単な方法である。第２の方法は、第１のセルフアラインでない方法によるマスク工程中のミスアラインメントを最小限に抑える方法である。
【００９３】
[簡単な段差部チャンネルドレイン形成方法]
【００９４】
図９Ａと９Ｂは、第７の特徴である段差部チャンネル／ドレイン構造を第１の方法で作る方法を示す。ＬＯＣＯＳのデバイス分離かシャロートレンチ分離４５４の直後に、段差作りは図９Ａに示された様に始まる。このデバイスの領域は、まだ薄いシリコンオキサイドとＣＶＤ堆積したナイトライドの誘電膜４２５で覆われている。図９Ｂのフォトレジスト４６２は、設定された段差領域定義するのに使われる。フォトレジスト層４６２をマスクとして使い、誘電層４５２がドライＲＩＥ又はＫＯＨのようなウエットエッチでエッチされる。それから、シリコン基板が少なくとも３０ｎｍの深さに注意深くエッチされる。段差の角度は水平のシリコンの表面より計って３０度以上に保持されるべきであり、これは高注入効率を達成する為で、エレクトロンを水平方向にフローティングゲートへと注入する為である。この角度はＲＩＥにおけるエッチ条件を設定することでコントロール出来る。それからｎ−領域４０２は、チャンネルドレイン端４１５にヒ素、リンかアンチモンでセルフアライメントによって注入される。ｎ−領域の注入量は段差４１３上のチャンネルオキサイド厚さをコントロールし、良好のゲート酸化膜の質を保つ為に５Ｅ１９ｃｍ-3より少ない。ｎ−ジャンクションの構造は段差部チャンネル／ドレイン領域にセルフアラインと云う簡単なプロセスで達成出来る。フォトレジスト４６２と誘電体層４５２を除去した後、トンネルオキサイド４２０を熱成長させる。この段差部チャンネル／ドレイン形成後、普通のＥＥＰＲＯＭの工程が続けられる。
【００９５】
[簡単な段差形成法を用いたスタックゲートトランジスタの製造方法]
【００９６】
図４Ａに於けるトランジスタ４００ａと図６Ａのトランジスタ６００ａの形成方法を次に提供する。この２つのトランジスタの違いは、単にＮ−ドレインジャンクションにある。フローティングゲートからＮ−ドレインへのトンネル消去の為の高電圧の為、トランジスタ４００ａのＮ−ドレインジャンクションは６００ａのそれより深い。これはリンのような高拡散不純物の注入によって得られ、５Ｅ１３／ｃｍ２〜５Ｅ１４／ｃｍ２の量のリンを１００ＫｅＶ〜１８０ＫｅＶ のエネルギーで注入したものである。一方Ｎ−ドレイントランジスタ−６００ａはリンのイオン注入を３０ＫｅＶ〜１００ＫｅＶのエネルギーで作られる。トランジスタ６００ａにはＮ−ドレイン用にヒ素も使える。その時トランジスタ６００ａのＮドレインジャンクションの深さはヒ素のソースジャンクション位浅くなる。フローティングゲートポリシリコン４４０は熱成長させたトンネルオキサイド４２０上に堆積され、ポリシリコン層上に薄いオキサイドが成長される。それからフォトレジストマスク４６４がつけられ、図９Ｃに示されるようにフローティングゲートを隣のセルから分離させる。
【００９７】
ＯＮＯやナイトライドを加えたオキサイドのようなコンポジットの（合成の）誘電層４３０が堆積で作られ、その上に第２のコントロールゲートポリシリコン４４５を作る。誘電層４５５をコントロールゲートポリシリコン上に作成後、図９Ｄに於けるフォトレジストマスク４６６を使い、注意深くリアクティブイオンエッチングでコントロールゲートとフローティングゲートをエッチングする。その次にステップのソース／ドレインジャンクション領域にイオン注入をする。普通のＦＥＴ工程での側壁スペーサ形成、拡散アニーリング、パッシベーション、コンタクトホール穴開け、配線用の金属工程等が続く。こうして図に示されるスタックトランジスタ４００ａや図６Ａに示されるトランジスタ６００ａの最終的デバイス構造が得られる。
【００９８】
[簡単な段差形成法を用いたスプリットゲートトランジスタの製造方法]
【００９９】
段差部チャンネル形成後は段差部チャンネル／ドレインのあるスプリットゲートトランジスタ４００ｂと６００ｂの製造工程は一般的に作られているスプリットゲート工程と少しも異ならない。段差部チャンネル形成中はＮ−ドレインジャンクションの要求条件は２つのトランジスタで異なる。トランジスタ４００ｂのＮ−ドレインはフローティングゲートからＮ−ドレインへのトンネル消去のため高電圧用にデザインされており、その為トランジスタ−４００ｂのＮ−ドレインジャンクションは６００ｂのそれより深く、高拡散リンの注入によって得られるが、５Ｅ１３／ｃｍ3〜５Ｅ１４／ｃｍ3の量のリンを１００ＫｅＶ〜１８０ＫｅＶ間のエネルギーで注入する。一方トランジスタ６００ｂのＮ−ドレインは３０ＫｅＶ〜１００ＫｅＶと云ったリンイオン注入の小さいエネルギーによって形成される。トランジスタ６００ｂにはＮ−ドレインの為のヒ素を使っても良い。こうしてトランジスタ６００ｂのＮ−ドレインジャンクションの深さはヒ素ソースジャンクションと同じくらい浅い。
【０１００】
図１０Ｂに於いてフォトレジストマスク４６５がＮ＋ジャンクション形成のために使われる、そしてヒ素、リン或いはアンチモンの種類を使ったＮ＋イオンを注入する。そして隣接したセル間のフローティングゲートを図９Ｃのようにフィールドオキサイド上で分離する。チャンネル４１８上の薄いオキサイドを除去した後、スプリットゲートチャンネルゲートオキサイドとポリオキサイドを熱成長させる。それからＯＮＯやナイトライドオキサイドと云ったコンポジットの誘電層、その後図１０Ｃに示された第２コントロールゲートポリシリコン４４５が堆積される。４０４のＮ＋のイオン注入量は５Ｅ２０から５Ｅ２１ｃｍ-3云ったかなり高いものが選ばれているが、これはオキサイド４２４を図１０Ｃに於けるスプリットチャンネルゲート４１８上のゲート酸化膜４２８と比較しＮ＋拡散４０４上に厚く成長させる為である。
【０１０１】
誘電コンポジット層４３０（合成誘電層）とスプリットチャンネル領域４２８を作成後、コントロールゲートポリシリコンは除去され、フォトレジストマスクを使い注意深いリアクティブィオンエッチングによりコントロールゲートとフローティングゲートを同時にエッチングする。それから側壁スペーサ作成、拡散アニーリング、パッシベーション、コンタクトホール穴開けと配線メタライゼーション等の普通のＦＥＴ工程が続く。こうしてスプリットゲートトランジスタ（図４Ａの）４００ｂと図６Ａのトランジスタ６００ｂの最終的なデバイス構造が得られる。
【０１０２】
各々の方法により簡易な工程によりセルフアラインの拡散領域を持った高注入段差部チャンネル構造を持つトランジスタ４００ａ、４００ｂ、６００ａと６００ｂが得られる。一旦段差部チャンネル／ドレインが形成されると従来のスタックゲートトランジスタやスプリットゲートトランジスタの工程が続く。
【０１０３】
[大きな側面ゲートを持つ段差スプリットゲートトランジスタの製造および大きな側面ゲートを持つ段差スプリットゲートトランジスタの製造方法]
【０１０４】
スプリットゲートトランジスタ６００ｃの第２の製造方法は水平チャンネルとフローティングゲート下のオーバーラップしたＬｎの長さを正確にコントロールする方法である。２つの製造方法を次に説明する；第１は比較的に大きな水平チャンネルをフローティングゲートの下に作るもので、第２は水平チャンネルの長さが短いものである。図１１Ａ〜１１Ｇは、本発明の特徴に関連した段差部チャンネル／ドレイン構造のあるスプリットゲートトランジスタ６００ｃの製造方法のバリエーションを示す。ＬＯＣＯＳのデバイス分離又は浅いトレンチの分離の後、ワードラインゲート６４５（トランジスタ６００ｂに於けるスプリットゲートチャンネル６１８の機能にあたるもの）が図１１Ａに示されている。そこでポリシリコン６４５の高さは約２５０ｎｍから４００ｎｍの間で、ポリシリコンは１００から２００ｎｍの誘電層６５５で覆われている。ポリシリコンが定義された後薄いオキサイド（１０〜２０ｎｍ）６５６がポリ側壁上に熱成長され、その後薄いナイトライド６５７がＣＶＤ堆積によって作られる（図１１Ｂ）。フォトレジスト６６１はコンタクト領域を設定するのに使われる。フォトレジストマスクを使ってナイトライド膜６５７がＲＩＥによって等方的にエッチされ、Ｎ＋ソースジャンクションの為にヒ素等のイオンが注入される。フォトレジストを除去した後、図１１Ｃの側壁オキサイド（５０〜８０ｎｍ）６５８を反対側のポリシリコンゲート６４５の６５６のそれより数倍厚い熱酸化膜をコンタクトホール領域に選択的に熱成長させる。
【０１０５】
コンタクトホールの底部のオキサイドは垂直なＲＩＥによってエッチされる。その間、フローティングゲート側のナイトライド６５６が下部の酸化を防ぎジャンクションＮ＋６０４上の酸化膜のエッチ時のエッチストップともなる。ポリシリコン６７０は１８０〜２００ｎｍの厚さがあり、堆積された時点では図１１Ｄの点線で示される。
【０１０６】
フローティングゲート上の水平チャンネル長６１０を決める側壁スペーサ６７２を形成する為に垂直ドライエッチがなされる。０．３μｍのリソグラフィーが使われる時、ゲート幅とスペース６４５は０．３μｍであり、厚い側壁オキシデーション６５８の後のコンタクト穴は０．２５μｍ位である。それ故コンタクトホール６７１はポリシリコン６７０が１５０ｎｍより厚いときにはポリ側壁エッチ後でさえまだこのポリシリコンで完全に埋まっている。埋まったポリシリコンはセルフアラインしたコンタクトを形成するのに使われる。ポリシリコンスペーサを除去した後Ｎ−ドレイン６０２用のリンが１ｃｍ2につき１Ｅ１４−７Ｅ１５の量が５０．１００ＫｅＶで注入される。それから薄いナイトライド層６５７がポリスペーサ６７２をエッチマスクとして略垂直方向にエッチされる。ここに於ける断面は図１１Ｄのようになる。１回のポリシリコン堆積で水平チャンネル部を作ると同時に、コンタクト穴を埋めるセルフアラインしたボーダーレスコンタクトを提供することがこの工程のユニークな特徴の一つである。図１１Ｅのフォトレジスト６６２はセルフアラインで作られた側壁ポリシリコンの除去中コンタクトホール内のポリシリコンを守る為に使われる。側壁ポリシリコンをマスクとして薄いナイトライド６５７を除去する。つぎに薄いナイトライド６５７をマスクとして熱オキサイドの６５６を除去し、引き続き基板をドライエッチして約５０ｎｍの略垂直な段差を作る。次に熱オキサイドを形成、その後選択的且つ等方的に化学ドライエッチによりナイトライド６５７を除去する。この点で断面図が１１Ｅである。フォトレジスト６６２を除去した後オキサイド６５６はＨＦ液の薄い液でウエットエッチする。再び熱オキサイド（５０−１００ｎｍ）をチャンネル領域とポリシリコン６３０の側壁に成長させ（側壁ポリ上のオキサイドはシングルクリスタルシリコン基板上より少々厚めである）。このオキサイド層にＮ2Ｏ環境でナイトライド化を加えてその後酸化を繰り返してピンホールを最小にとどめる。
【０１０７】
ナイトライゼーションのかわりに薄いＣＶＤのナイトライド層（約６ｎｍ）を堆積しても良い。それからフローティングゲートポリシリコンをＣＶＤによりコンフォーマルに堆積し、図１１Ｆに示されるようにＲＩＥによって略垂直にエッチする。ポリシリコンの厚さが側壁の寸法を決め、それがフローティングゲートの長さを決める。ＣＶＤの厚さは大変正確にコントロールされ得るので（５％以内）水平チャンネル長とＬｎ長の寸法は非常に正確に設定される。この２つの側壁工程を使い正確にデザインゴールを満たすことが出来る。ナイトライデーションとポリの側壁オキサイド６３０上のナイトライド層の存在の目的はリテンションタイムをよくするためで、ワードゲート６４５とフローティングゲート６４０の間のリーク電流を減らす事にある。トンネル消去電圧減少のためにシリコンナイトライドをシリコンに富んだシリコンオキサイドに代えても良い。側壁ポリのフローティングゲートの隣接セル分離、コンタクトポリの分離は同時にフォトレジストマスク（従来のフローティングゲートＥＥＰＲＯＭ工程に使われるスリットマスクに相当）を使い図１１Ｈの６４０Ｓと６７１Ｓで示されるようにリアクティブイオンエッチにより分離される。 その後ポリシリコンフローティングゲートの熱酸化とＣＶＤオキサイドの堆積とナイトライドコンポジット層６２９が続く。コンポジット層６２９の目的はフローティングゲートポリシリコン６４０をコンタミネーションと湿気から守るためである。ここより普通の工程に入る：フォスフォシリケートガラス（ＰＳＧ）のようなパッシベーション層の堆積、ＣＭＰによる平坦化、コンタクトホールの穴開け、タングステンかアルミニウムか銅を使ったコンタクトホール埋め込み、そして配線用メタライゼーションである。この工程が終わった後の断面図を図１１Ｇに示す。図１１Ｈにメモリーセルを上から見た図を示す。この簡単なプロセスでセルフアラインで段差部チャンネル／ｎ−ドレイン領域の構造が達成できる。
【０１０８】
このようにしてチャンネル長、水平チャンネル及びスプリットゲートのフローティングゲート下の段差Ｎ−ドレインの長さを側壁技術を使って正確に細かく形成することが出来る。そしてフローティングゲート下の水平チャンネルを設定するために使われるポリシリコンはセルフアラインされるコンタクトホールを埋め込むためにも使われている。
【０１０９】
[小さな側面ゲートを持つ段差スプリットゲートトランジスタの製造方法]
【０１１０】
図１２Ａから図１２Ｃ迄に段差部チャンネル／ドレイン構造のあるスプリットゲートトランジスタ６００ｃのバリエーションの製造方法を示す。ここでフローティングゲート下の水平チャンネル長は１００ｎｍ以下で従来の水平チャンネル長（１５０ｎｍ以上）と比べて大変小さい。これらの２つのトランジスタの工程は大変似ている。
【０１１１】
ＬＯＣＯＳ分離か浅いトレンチ分離によるデバイス分離の後、ワードラインゲート６４５（トランジスタ６００ｂのスプリットゲートチャンネル６１８の機能に相当する）は図１１Ａに示されているように設定されているがポリシリコン６４５の高さは約２５０ｎｍから４００ｎｍの間である。そのポリシリコンは１００から２００ｎｍの誘電層６５５で覆われている。そして薄い酸化膜（１０−２０ｎｍ）６５６がポリシリコン側壁上に熱成長され、薄いシリコンナイトライド６５７が図１１Ｂで示されるようにＣＶＤで堆積される。ここでナイトライドの厚さが水平チャンネルの長さ（１００ｎｍ以下）を決定する。フォトレジスト６６１はコンタクト領域を保護するのに使用される。フォトレジストマスクを使ってナイトライド膜６５７はＲＩＥにより等方的にエッチされヒ素等のイオンが注入されてＮ＋ソースジャンクションを形成する。
【０１１２】
フォトレジストを除去した後側壁オキサイド（５０−８０ｎｍ）、図１１Ｃの６５８は反対側のポリシリコンゲート６４５の６５６より数倍厚いコンタクト領域に選択的に熱成長させる。コンタクトホールの底のオキサイドはＲＩＥで略垂直にエッチされる。その間ナイトライド６５７がその他の領域の酸化を防ぐと共にジャンクションＮ＋６０４上のオキサイドのエッチング中のエッチストップともなる。そして図１１Ｄの点線で示されるように１８０−２００ｎｍ厚のポリシリコン６７０が堆積される。側壁スペーサ６７２を形成するため方向性のドライエッチをする。０．３μｍリソグラフィーを使うとゲート幅とスペース６４５が０．３μｍになる。それで厚い側壁オキシデーション６５８の後のコンタクトホールは約０．２５μｍになる。それでコンタクトホール６７１はポリシリコン６７０が１５０ｎｍ以上であればポリ側壁エッチの後、まだ完全に埋め込まれている。この埋め込まれたポリシリコンはセルフアラインコンタクトを形成するのに使われる。フォトレジスト６６２は側壁ポリシリコンを除去する時にコンタクトホールの中のポリシリコンを守るために提供されている。そしてナイトライド６５７が略垂直にエッチされ図１２Ｂの点線で示されたナイトライドスペーサが層６５６の下の熱オキサイドの設定に使われる。それからナイトライド６５７が選択的に化学ドライエッチによって除去される。ナイトライドスペーサの設定後にＮ−ドレイン６０２の為にリンがｃｍ2に付き１Ｅ１４．７Ｅ１５の間のドーズ量で５０−１００ＫｅＶのエネルギーで注入される。シリコンの基板のドライエッチを続けて５０ｎｍの段差を作る。Ｎ−ドレインのイオン注入は段差形成後でも良い。ここでの断面図が図１２Ｂである。フォトレジスト６６２を除去した後オキサイド６６５は薄められたＨＦバッファー液でウエットエッチされる。熱酸化膜（５０−１００ｎｍ）はチャンネル領域上と側壁ポリシリコン６３０に成長させられる。（ポリ上の側壁酸化膜はシングルクリスタルシリコン基板上より少々厚めである。）
【０１１３】
オキサイド層はＮ2Ｏ環境でナイトライド化されオキシデーションを繰り返しピンホールを最小限にとどめる。ナイトライドの代わりに薄いＣＶＤのシリコンナイトライド層（約６ｎｍ）にしても良い。それからフローティングゲートポリシリコンが図１２Ｃに示されるようにＣＶＤでコンフォーマルに堆積され、その後ＲＩＥによる略垂直なエッチをほどこす。ポリシリコンの厚さが側壁の寸法をコントロールし、側壁の寸法がフローティングゲート長をコントロールする。ＣＶＤの厚さは（５％以内）大変正確にコントロールされるので、ナイトライドとポリシリコンのＣＶＤを使う２つの側壁工程により水平チャンネルの長さとＬｎの長さを大変正確に設定することが出来る。窒化とポリ側壁オキサイド６３０上のナイトライド層を作る目的はワードゲート６４５とフローティングゲート６４０の間のリーク電流を減少し、リテンションタイムを良くすることにある。窒化膜はトンネル消去電圧を減らす為にシリコンに富んだオキサイドに変えても良い。側壁ポリエッチの後フローティングゲートと隣接のセル間のコンタクトポリは同時にフォトレジストマスクを使って（従来のＥＥＰＲＯＭフローティングゲート工程に使われるスリットマスクのように）図１１Ｈの６４０Ｓと６７１Ｓに示される様に注意深いリアクティブイオンエッチで分離する。それからポリシリコンフローティングゲートの熱酸化とナイトライドコンポジット層６２９が続く。コンポジット層６２９の目的はフローティングゲートポリシリコン６４０をコンタミネーションと湿気から守る事である。
【０１１４】
それから普通の工程が続く：ＰＳＧの様なパッシベーション層の堆積、ＣＭＰによる平坦化、コンタクトホールの穴埋め、そして配線金属工程である。そのメモリーセルを上から見るとちようど図１０Ｈの様に見える。こうしてセルフアラインで水平段差部チャンネル／ｎ−ドレイン領域を達成できる。
【０１１５】
こうしてチャンネル長とスプリットゲートのフローティングゲート下の水平チャンネル長とＮ−ドレイン長は２つの側壁技術を使って正確に設定できる。ポリシリコンで埋め込まれたセルフアラインしたコンタクトも提供されている。
【０１１６】
[トレンチスプリットゲートトランジスタの製造方法]
【０１１７】
図１３Ａから図１３Ｇはトランジスタ−６００ｄと６００ｅの製造方法を示すが６００ｅはトランジスタ−６００ｄのバリエーションである。デバイス分離形成（浅いトレンチかＬＯＣＯＳ）直後、図１３Ａに示されたデバイス領域に５０ｎｍ厚のナイトライド層６５２がまだ残っている。このナイトライド層のソース６０４とドレイン６０６領域（図１３Ｂ）はフォトレジストマスクを使って除去される。それから窒化膜より少し厚めにＣＶＤ酸化膜を図１３Ｃの点線で示すように堆積してＣＭＰをする。平坦化は拡散層上の穴を埋め少なくとも５０ｎｍの厚さのオキサイドを提供する。段差領域に埋め込みフローティングゲートを形成するために図１３Ｄで示されるようにフォトレジストマスク６６２を使ってフローティングゲート領域を露出し緩やかなＲＩＥでシリコンを１００ｎｍ〜３００ｎｍエッチする。複数のヒ素注入を違った量、注入の傾斜角度を調整しながら浅いジャンクション６０３を達成する。段差側壁６１３では、１Ｅ１７ｃｍ3から５Ｅ１７ｃｍ3の間の表面濃度になり段差６０２の底面ではもっと高い添加レベルを持つが、それは５Ｅ１９ｃｍ3以下である。オプションとして水平面と段差面の角に於ける電界を高くする為に浅いヒ素化側壁ジャンクションよりも少し深めにボロンヘイローを注入しても良く、その場合ここが注入点になる。
【０１１８】
フォトレジストマスク６６２除去後は段差シリコン表面をクリーンにし、図１３Ｅに示される様に薄い７〜１２ｎｍの酸化膜を熱成長させる。それからポリシリコン層を段差の深さより少し厚めにすべきだが図１３Ｅの点線で示されるようにＣＶＤでコンフォーマルに堆積する。そのポリシリコン層は化学研磨（ＣＭＰ）によって平坦化されドライＲＩＥによって表面を少しだけ低くする。図１３Ｅの段差領域の残りの埋め込まれたポリシリコンはフローティングゲートになる。薄い酸化膜を熱成長させた後窒化膜６５２をリン酸（フォスフォリックアシッド）か化学研磨で選択的に除く。表面をクリーンにした後、酸化膜６２８（７ｎｍ〜１５ｎｍ厚）を選択チャンネルゲート６１８とフローティングゲート上のカプリングオキサイド６３０上に熱成長する。ポリシリコン上の酸化膜６３０はシリコン基板上の酸化膜より少し厚めである。これはポリシリコンのドーピングの成長率が高い為である。酸化膜はＮＯ環境で窒化され、ピンホールを最小限にとどめる為にもう一度軽く酸化を繰り返す。窒化のかわりにＣＶＤでナイトライド層（約６ｎｍ）又はシリコンリツチオキサイドを図１３Ｆに示すように堆積しても良い。選択ゲートのポリシリコンはＣＶＤでコンフォーマルに堆積する。図１３Ｇに示すように隣接したＳＴＩ領域上で選択ゲートを分離する為にポリシリコン層をエッチする。このようにしてメモリートランジスタ６００ｄが得られる。それからパッシベーション、コンタクトホール設定、配線と云った普通のＦＥＴ工程が続く。上から見たメモリーセルが図１３Ｈである。同じ工程を使い前記のデザインのＮ＋ドレイン形成部分を除くと高集積のセル６００ｅのバリエーションが得られる。高集積のメモリーアレイは多くの６００ｅタイプのトランジスタをへいれつに並べることにより実現できる。
【０１１９】
【発明の効果】
チャンネルホツトエレクトロンの速度方向の水平面に対し、略垂直にフローティングゲートを置くと同時に略垂直面の段差部チャンネルの不純物分布を最適化した、段差トランジスタ構造を構成することにより、段差ゲートとドレイン電圧の水平電界相乗効果と非散乱直進注入はエレクトロンのフローティングゲートへの注入効率を著しく高める事が出来る。それは低電圧、高速のＥＥＰＲＯＭ、Ｆｌａｓｈメモリーに応用され得るが、ビット線の電圧選択時に同時に書き込み消去も出来るＮＶＲＡＭをも可能とする。
【０１２０】
【図面の簡単な説明】
【図１Ａ】 チャンネルホットエレクトロンをフローティングゲートに注入してプログラムする従来のＥＰＲＯＭセルの断面図である。
【図１Ｂ】 従来技術によるスプリットＥＰＲＯＭセルの断面図であり、チャンネルホットエレクトロンをフローティングゲートへ注入することによりプログラムされる。
【図２】 従来技術によるスタックＥＰＲＯＭセルの断面図であり、「ラッキーエレクトロンモデル」のフローティングゲートへのチャンネルホットエレクトロン注入の説明に使われている。
【図３Ａ】 従来技術によるスタックＥＥＰＲＯＭセルの断面図であり、フローティングゲートからソース領域へのエレクトロンのトンネリングによって消去する。
【図３Ｂ】 従来技術のトリプルポリシリコンフラッシュＥＥＰＲＯＭの断面図であり、フローティングゲートから消去ゲートへのトンネリングによって消去する。
【図４Ａ】 第１特徴に関連する段差部チャンネル／ドレイン構造のあるスタックゲートＥＥＰＲＯＭセルの断面図（その１）であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図４Ｂ】 第１特徴に関連する段差部チャンネル／ドレイン構造のあるスタックゲートＥＥＰＲＯＭセルの断面図（その２）であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図４Ｃ】 段差の角度測定図であり、集積度を考慮に入れる為チャンネルシリコン表面より測って３０度以上が適切な角度である。
【図５Ａ】 第２の特徴に関連する段差部チャンネル／ドレイン構造を持つシングルポリシリコンＥＰＲＯＭセルの断面図であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図５Ｂ】 キャパシターの断面図であり、ポリシリコンゲートは図５ＡのＥＰＲＯＭセルのフローティングゲートポリシリコンに電気的に接続されコントロール／セレクトゲートの機能を提供する。
【図５Ｃ】 ＥＰＲＯＭメモリーセルの断面図であり、図５ＡのＥＰＲＯＭトランジスタ５００ａがメモリートランジスタの選択機能を提供する普通のＦＥＴトランジスタ５００ｃに直列につながれている。
【図６Ａ】 第４の特徴に関連する段差部チャンネル／重複ドレインの大きい構造をもつスタックＥＥＰＲＯＭセルの断面図に於いてトンネル消去を行うものである。フローティングゲート上のエレクトロンは段差部チャンネルオキサイドを通じて進行方向に真っ直ぐに注入される第１特徴に加えてフローティングゲート上のエレクトロンはフローティングゲートからコントロールゲートへのトンネリングによって除去される。
【図６Ｂ】 第４特徴に関連する段差部チャンネル／大重複ドレイン構造のあるスプリットゲートＥＥＰＲＯＭの断面図においてトンネル消去を行うものである。ここでフローティングゲート上のエレクトロンはトンネリングによりフローティングゲートからコントロールゲートへと除去される。又このトランジスタは第５の特徴である適切なデザインと条件により不揮発性ＲＡＭとして動作する。
【図６Ｃ】 段差部チャンネルを持つ他のスプリットゲートＥＥＰＲＯＭセル構造の断面図であり、図６Ｂのトランジスタ６００ｂと同一の動作機能を持つバリエーションである。
【図６Ｄ】 段差部チャンネルのある図６Ｂのダブルポリシリコンスプリットゲートトランジスタのバリエーション（その１）である。
【図６Ｅ】 段差部チャンネルのある図６Ｂのダブルポリシリコンスプリットゲートトランジスタのバリエーション（その２）である。
【図７Ａ】 図６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのトランジスタの簡略化されたキャパシタンスモデルでポリトンネル消去ＥＥＰＲＯＭと不揮発性ＲＡＭの動作の説明の為のものである。
【図７Ｂ】 第５の特徴に関連する不揮発性ＲＡＭの「０」と「１」との書き込みの電圧条件の例を示すテーブルである。
【図８Ａ】 トリプルポリシリコンスプリットゲートＥＥＰＲＯＭセルの断面図であり、第６の特徴に関連するフローティングゲートにおいて段差の長いチャンネルをもち、チャンネルホットエレクトロンはエレクトロンの直進行方向に略垂直なチャンネルオキサイドを通ってフローティングゲートへ注入される。フローティングゲートのエレクトロンはトンネリングによってフローティングゲートからドレイン拡散或いはフローティングゲートから選択ゲートへと除かれる。
【図８Ｂ】 トリプルポリシリコンスプリットゲートＥＥＰＲＯＭセルの断面であり、図８Ａのトランジスタのバリエーションであり、第６の特徴に関連する普通ゲート用の段差部チャンネルであり、ここでもホットエレクトロンは真っ直ぐに進行方向のフローティングゲートへと水平チャンネルオキサイドを通して注入される。フローティングゲートのエレクトロンはフローティングゲートからドレイン拡散へとトンネリングによって除去される。
【図９Ａ】 第７の特徴に於いて段差部チャンネル形成段階中にセルフアラインのドレインｎ−拡散をつくる工程を示す断面図（その１）である。
【図９Ｂ】 第７の特徴に於いて段差部チャンネル形成段階中にセルフアラインのドレインｎ−拡散をつくる工程を示す断面図（その２）である。
【図９Ｃ】 図４Ａ、図５Ａ、図６Ａの生産工程の色々な段階のスタックゲートセル形成の断面図（その１）である。
【図９Ｄ】 図４Ａ、図５Ａ、図６Ａの生産工程の色々な段階のスタックゲートセル形成の断面図（その２）である。
【図１０Ａ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その１）である。
【図１０Ｂ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その２）である。
【図１０Ｃ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その３）である。
【図１１Ａ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その１）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｂ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その２）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｃ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その３）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｄ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その４）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｅ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その５）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｆ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その６）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｇ】 図１１Ｈのライン１１Ｇ−１１Ｇ’に沿った断面図である。
【図１１Ｈ】 段差注入チャンネルのあるスプリットゲートトランジスタを上から見た図である。
【図１２Ａ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その１）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１２Ｂ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その２）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１２Ｃ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その３）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１３Ａ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その１）である。
【図１３Ｂ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その２）である。
【図１３Ｃ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その３）である。
【図１３Ｄ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その４）である。
【図１３Ｅ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その５）である。
【図１３Ｆ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その６）である。
【図１３Ｇ】 図１３Ｈのライン１３Ｇ−１３Ｇ’に沿った断面図である。
【図１３Ｈ】 工程完了後のメモリーアレイのトランジスタ６００ｄを上方から見た図である。
【技術分野】
本発明は、不揮発性半導体記憶装置の製造方法に係り、エレクトロンの注入効率を改善、低電圧化、書き込み時間の短縮、不揮発性のランダムアクセスメモリー動作を図る不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【背景技術】
ホットエレクトロンのゲート絶縁膜を通り抜けゲートへのエミッションのメカニズムは、Ａ．フィリップ（Ａ．Ｐｈｉｌｌｉｐｓ ｅｔ ａｌ．１９７５ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｐ．３９）で確認されている。以後その現象はタクニン（Ｔ．Ｎｉｎｇ ｅｔ ａｌ．Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ １９９７ Ｖｏｌ４８，Ｐ．２８６）等多くの科学者によって詳しく調べられている。ホットエレクトロンエミッションの確認前は電気的プログラマブルメモリー（ＥＰＲＯＭ）はチャンネルホットエレクトロンＥＰＲＯＭに大変良く似たメモリー構造を使っていた。しかしそれはフローマン．ベンチカウスキーによる（Ｆｒｏｍａｎ−Ｂｅｎｔｃｈｋｏｗｓｋｙ：Ｐ−ｃｈａｎｎｅｌ １９７１ ＩＳＳＣＣ Ｐ．８０’ａ Ｆｕｌｌｙ ｄｅｃｏｄｅｄ ２０４８ ｂｉｔ Ｅｌｅｃｔｒｉｃａｎｙ−ＰｒｏｇｒａｍｍａｂｌｅＭＯＳ−ＲＯＭ″）と″ＦＡＭＯＳ−ａ Ｎｅｗ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｈａｎｇｅ Ｓｔｅｒａｇｅ Ｄｅｖ１ｃｅ″，（Ｓｏｌｉｄ ＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ，１９７４，ｖｏｌ１７，Ｐ．５１７）に示されるように高電界なだれメカニズム（アバランチ ブレークダウン メカニズム）を使ってメモリーセルをプログラムしたが、シリコンゲート上でのホットエレクトロンエミッション機構の発見直後に、この注入機構がｎ−ＭＯＳＦＥＴ ＥＰＲＯＭセルのプログラミングにＪ．バーンス（Ｊ．Ｂａｒｎｅｓ ｅｔ ａｌ，１９７６ ＩＥＤＭ Ｐ．１７７，″Ｏｐｅｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｎ−ｃｈａｎｎｅｌ ＥＰＲＯＭ ｃｅｌｌ″）とＰ．サルスベリ（Ｐ，Ｓａｌｓｂｕｒｙ １９７７ ＩＳＳＣＣＰ．１８６，″Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＭＯＳＥＰＲＯＭ ｕｓｉｎｇ ａ ｓｔｕｃｋ−ｇａｔｅ ｃｅｌｌ″）によって使われた。Ｊ．バーンズは２つの基本的なタイプのダブルポリシリコンＣＨＥＥＰＲＯＭトランジスタを示した。図１Ａのスタックゲートトランジスタ１００ａと図１Ｂのスプリットゲートトランジスタ１００ｂである。両方共Ｎ＋ソースジャンクション１０４，Ｎ＋ドレインジャンクション１０６、Ｐ−基板１０１，チャンネルゲート絶縁膜１２０，フローティングゲート（浮遊ゲート）１４０，ポリオキサイド１３０，そしてコントロールゲート１４５を持っている。
【０００３】
トランジスタ１００ｂはスプリットチャンネルを持ち、それは電導性がフローティングゲート１４０によってコントロールされる部分１１０とそれにつながった電導性がコントロールゲート１４５によってコントロールされる部分１１８とで成り立っている。図１Ｂでの９００はパッシベーション層である。トランジスタ１００ａと１００ｂのどちらのタイプもプログラミングはシリコン表面に近く、且つドレインジャンクションの近くでホットエレクトロンの注入がおこなわれる。
【０００４】
フローティングゲートへのホットエレクトロンエミッションを正しく予想する数値モデルはケェミン・フー（Ｃｈｅｍｉｎｇ Ｈｕ，ＩＥＤＭ １９７９，Ｐ．２２３″Ｌｕｃｋｙ−Ｅｌｅｃｔｒｏｎ Ｍｏｄｅｌ ｏｆ ＣｈａｎｎｅｌＨｏｔＥｌｅｃｔｒｏｎ Ｅｍｉｓｓｉｏｎ″）によって確立された。図２は、一般的なダブルポリシリコンスタックゲートＥＰＲＯＭトランジスタ２００の断面図であり、ラッキーモデルを説明するのに使われたものである。トランジスタはＮＭＯＳトランジスタでソース２０４、ドレイン２０６，基板２０１，フローティングゲート２４０，コントロールゲート２４５がある。電圧Ｖｃｇがコントロールゲート２４５にかかるとキャパシティブカプリング（容量結合）によりＣｃｇ−ｆｇ／（Ｃｃｇ−ｆｇ＋Ｃｆｇ−ｓｉ）のキャパシタンス比（＝カプリングレシオ（結合率））に応じてフローティングゲートの電圧が増加する。ここでＣｃｇ−ｆｇはコントロールゲート−フローティングゲート間のキャパシタンス（容量）であり、Ｃｆｇ−ｓｉはフローティングゲートとチャンネル，ソース／ドレインのキャパシタンスである。一旦フローティングゲート電圧がしきい電圧を越えるとエレクトロンはソースからドレインに流れ始める。シリコン表面から１０ｎｍ以内の表面に近いチャンネル中のエレクトロンはドレイン・ソース間のポテンシャルにより水平方向に加速する。エレクトロンは水平方向の電界からエネルギーとモーメンタムを得てドレイン端２０６付近で最高エネルギーに達する。ほんの一部のエレクトロンはトンネル絶縁膜（２２０）のバリアの高さより高いエネルギーを得る。エレクトロンのエネルギーが絶縁膜のバリアの高さを超える時、エレクトロンのモーメンタムがエネルギーのロス無く音響フォノンの散乱により上方向に変わりフローティングゲートに向かって行くとエレクトロンが絶縁膜２２０の中に注入されて、フローティングゲートポリシリコン２４０に至達する可能性が生ずる。チャンネルからポリシリコンへの注入の可能性は、ＩＥ−６からＩＥ−９の間のレベルのものである事が観察されている。フローティングゲートへのチャンネルホットエレクトロンエミッションは、どんなにチャンネル長やジャンクションの深さが小さくても、もしＶｄ−Ｖｓが２．５Ｖ以下なら、ほとんど無い事がこのモデルで提案されている。
【０００５】
【発明の開示】
【発明が解決しようとする課題】
チャンネルエレクトロンのフローティングゲートへの注入率は、小さ過ぎて色いろな面で問題を生じる。ＥＰＲＯＭとＥＥＰＲＯＭメモリー動作に対するチャンネルホットエレクトロン注入の問題点は、エレクトロンがフォノン散乱により上方向に方向転換している可能性は、ホットエレクトロンはほとんどがドレイン電圧加速によって作らなければならない為、２．５Ｖ−３Ｖと云う論理上の必要量よりドレイン電圧をずっと高くしなければならない事（たとえば５Ｖ以上）。
【０００６】
コントロール電圧が高くなければならない事（カップリングレシオの０．６〜０．５に対し９−１０Ｖ）。それは注入されたエレクトロンがフローティングゲートポリシリコンに達する為には（フローティングゲート電圧はドレイン電圧を越える必要がある）電界の助けが要るからである。フローティングゲート電圧がドレイン電圧より低い時絶縁膜に注入されたエレクトロンは、チャンネルに押し戻される。
【０００７】
エレクトロンをフローティングゲートに貯めるプログラム時間が長い。読み出し時間がナノ秒単位であるのに比べ、エレクトロンの注入効率がＩＥ−６以下である為普通マイクロ秒の単位である。
【０００８】
注入電流が小さ過ぎる為、注入電流コントロールを、ドレイン電圧とコントロールゲート電圧の両方に頼る為にエレクトロンの蓄積レベルを１度のプログラムサイクルでコントロールするのは難しい。
【０００９】
メモリーアレイでコントロールゲートをデコードする高電圧デバイスが必要な事。コントロールゲートの電圧が高ければ高い程厚いゲート絶縁膜と長いチャンネル長が必要である。これが集積度にペナルティとなりスケーリング技術に障壁となる。
【００１０】
高いドレイン電圧のため、必要以上の高エネルギーのホットエレクトロンが使われオキサイドクリスタルラチスにダメージを与え、トラップを造るので絶縁膜が早く疲弊し、耐性が悪くなる。
【００１１】
低い注入効率のためドレインとコントロールゲートに於いて高電圧が必要な為消費電力とドレイン電流が高い。
【００１２】
電気的消去可能なプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）に於いてはフローティングゲートに貯められたエレクトロンはトランジスタターミナルに適切な電圧を加える事により除かれる。ＥＥＰＲＯＭのフローティングゲートからエレクトロンを除去する消去の方法は２つある。１つは、ダブルポリシリコンＥＥＰＲＯＭセルを使ってエレクトロンをフローティングゲートから下方のシリコンに（つまりソース、ドレイン拡散または基板）除去する方法である。もう１つは、トリプルポリシリコンＥＥＰＲＯＭセルを使ってエレクトロンをフローティングゲートから別の第３のゲートへ除去する方法である。
【００１３】
ダブルポリシリコンセルの方法は、サマチュサ（Ｇ．Ｓａｍｅｃｈｕｓａ ｅｔａｌ．１９８７ ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−２２，Ｎｏ．５，Ｐ．６７６，″０／２ Ｆｌａｓｈ ＥＥＰＲＯＭ ｕｓｉｎｇ ｄｏｕｂｌｅ ｐｏｌｙｓｉｌｉｃｏｎｔｅｃｈｎｏｌｏｇｙ″）によって述べられている。このダブルポリシリコンセルの変形はクメ（，Ｈ．Ｋｕｍｅｅｔ ａｌ．″Ｆｌａｓｈ−Ｅｒａｓｅ ＥＥＰＲＯＭ ｃｅｌｌ ｗｉｔｈ ａｎ Ａｓｙｍｍｅｔｒｉｃ Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ Ｓｔｒｕｃｔｕｒｅ，″Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ ｔｈｅ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｄｅｃｅｍｂｅｒ １９８７，Ｐ．５６０）とキネット（Ｖ．Ｎ．Ｋｙｎｅｔｔ ｅｔ ａｌ．″Ａｎ Ｉｎ−ｓｙｓｔｅｍ Ｒｅｐｒｏｇｒａｍｍａｂｌｅ ２５６Ｋ ＣＭＯＳ ＦｌａｓｈＭｅｍｏｒｙ″，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｆｅｂｒｕａｒｙ１９８８，Ｐ．１３２）によって述べられている。
【００１４】
クメによる一般的なダブルポリシリコンスタックゲート ＥＥＰＲＯＭセルは、図３Ａに示されるようにエレクトロンをフローティングゲートから下方のシリコンに除く。ダブルポリシリコンＥＥＰＲＯＭトランジスタ３００ａに於ける消去は、フローティングゲート３４０とソース拡散ジャンクション３０４の間でトンネルオキサイドの電界がＦ−Ｎトンネリングのクリティカル電界〜１０ＭＶ／ｃｍを越えるとトンネルオキサイド３２０を通して達成される。普通の消去の電圧であるとトンネルオキサイドが１０ｎｍ、拡散ジャンクションが１２Ｖ、コントロールゲートが０Ｖでドレイン電圧はフロートしている。この方法は、ソースジャンクションに高電圧が必要なので、ジャンクションはアバランチブレークダウンになり易い。このブレークダウンから守る為にソースジャンクションは、ドレインジャンクションより深くしてある。（ドレインジャンクションは浅くしておかなければならない。ホットチャンネルエレクトロンの為にドレイン端の高電界を作る為である。）このスタックゲートセルは、図１ＡのＥＥＰＲＯＭセル１００ａのバリエーションであるが、非対称の深いソースジャンクションを持っている。
【００１５】
ダブルポリスプリットゲート トランジスタ１００ｂは、ジャンクションが片方だけしか無いので、非対称の拡散の書き換え回数の多いアプリケーションには使えない事が記録されている。
【００１６】
トリプルポリシリコントランジスタはこの問題を解決する。エレクトロンがジャンクションではなく第３のポリシリコンを通うして除かれるからである。又トリプルポリシリコンＥＥＰＲＯＭセルはスケールダウンメモリー技術用の深いジャンクションの問題を解決する。トリプルポリシリコンデバイスは、キューペック（Ｊ．Ｋｕｐｅｃ ｅｔ ａｌ．１９８０ ＩＥＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，Ｐ．６０２″Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｐｏｌｙｓｉｌｉｃｏｎ ＥＥＰＲＯＭ ｗｉｔｈ Ｓｉｎｇｌｅ Ｔｒａｎｓｉｓｔｏｒ ｐｅｒＢｉｔ″）によって説明されている。このキューペックデバイスの改良がマスオカ（Ｆ．Ｍａｓｕｏｋａ，Ｈ．Ｉｉｚｕｋａ ＵＳ ＰａｔＮｏ．４，５３１，２０３ Ｉｓｓｕｅｄ Ｊｕｌｙ ２３，１９８５）によって提案されている。同じセルのバリエーションがクオ（Ｃ．Ｋ．Ｋｕｏ ａｎｄ Ｓ．Ｃ．ＴｓａｎＵＳ Ｐａｔ．Ｎｏ．４，５６１，００４ ｉｓｓｕｅｄ Ｄｅｃ２４，１９８５）とウー（Ａ．Ｔ．Ｗｕ ｅｔ ａｌ，１９８６ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，Ｐ．５８４″Ｑ Ｎｏｖｅｌ Ｈｉｇｈ−ｓｐｅｅｄ，５−Ｖ ＰｒｏｇｒａｍｍｉｎｇＥＰＲＯＭ ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ ｓｏｕｒｃｅ−ｓｉｄｅ ｉｎｊｅｃｔｉｏｎ″）とハラリ（Ｅ．ＨａｒａｒｉＵＳ Ｐａｔ，Ｎｏ．５，１９８，３８０ｉｓｓｕｅｄ Ｍａｒ３０，１９９３）によって述べられている。
【００１７】
これら全てのトリプルポリシリコンメモリーセルは、ポリシリコンレベルの１つを消去ゲートとして使っている。消去ゲートは、フローティングゲートの近くにあり、薄いトンネル誘電膜によって絶縁されている。トランジスタの全てのエレメントに適切な電圧がかかると、フローティングゲートから消去ゲートに電荷が除去される。色々なトリプルポリシリコンＥＥＰＲＯＭセルの中のキューペックによる第３ポリシリコンを消去用に使ったＥＥＰＲＯＭトランジスタ３００ｂを図３Ｂに示す。
【００１８】
トランジスタ３００ｂでは、フローティングゲート３４０に貯められたエレクトロンはフローティングゲート側壁から第３ポリシリコン３５０へと除去される。消去中に各々のノードにかかる電圧の一般的な例としては、２０ｎｍ ＯＮＯ３２５の為のトリプル消去ポリシリコン上に１２−１５Ｖが、コントロールゲートの第２ポリシリコン３４５上と拡散ジャンクション３０４と３０６に０Ｖがかけられる。プログラム中のドレイン上の電圧は約５Ｖと低いので、トリプルポリシリコンＥＥＰＲＯＭトランジスタでは、ジャンクションでのアバランチブレークダウンやジャンクションリークの問題が存在しない。しかし、トリプルポリシリコントランジスタにも問題はある。問題は次の通りである：
【００１９】
余分な消去用のポリシリコンの堆積が要る事と、トンネル消去用に誘電体層が要る為余分な工程がトリプルポリシリコン形成に必要な事である。これは、工程を複雑にするのみではなくメモリーセルの集積度にも影響する。
【００２０】
消去用の高電圧をつくる為の余分なサーキットが必要である。余分なサーキットが集積度に悪影響を与えるのを極力押さえる為に、消去のブロックサイズを比較的大きなものしなければならない。大きなブロックサイズの消去は、不必要なプログラムと消去サイクルを増やす為メモリーアレイの全体的な寿命を縮める。
【００２１】
本発明は電気的プログラマブルリードオンリーメモリー（ＥＰＲＯＭ）と電気的消去可能なプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）においてに、特にデバイス構造を改良、動作技術を効率的にすることにより不揮発性メモリーの応用を広くするものである。
【００２２】
電気的にプログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）はフローティングゲートコンダクティブ（導電的）ゲート（コネクトしていない）をフィールドイフェクト（電界効果）トランジスタ構造に使用し、それをソースとドレイン領域間の半導体基板上のチャンネルの上に絶縁して配置する。コントロールゲートはフローティングゲート上にやはり絶縁して提供される。メモリーの状態はフローティングゲート上に保たれる電荷の量によって決まり、それがトランジスタのしきい値をコントロールする。チャンネルホットエレクトロン（ＣＨＥ）に於ける電荷の蓄積のメカニズムを次に説明する。
【００２３】
フローティングゲート上にあるコントロールゲートに電圧がかけられた時、コントロールゲートからのフローティングゲートへキャパシティブカプリングによりフローティングゲートのポテンシャルが増加する。一旦フローティングゲート電圧がしきい電圧を越えると、エレクトロンはソースからドレインへ流れ始める。水平の電界が、ドレイン−ソース間のポテンシャルの差にチャンネル中のエレクトロンの水平な動きを加速する。エレクトロンはフィールドからエネルギーとモーメンタムを得てドレイン端で最高エネルギーに達する。エレクトロンのエネルギーが絶縁バリアの高さを超える時、エレクトロンが絶縁膜に注入され、もしエレクトロンのモーメンタム（モーション）がフローティングゲートの方向ならばフローティングゲートポリシリコンに到達する可能性がある。しかし、この可能性は大変小さい為、低効率で長いプログラム時間が必要になる。一旦エレクトロンが注入されフローティングゲートに蓄積されると、メモリーのしきい値電圧が増加する。
【００２４】
メモリートランジスタの状態は、ソースとドレインとコントロールゲート上に電圧をかける事により読み取りがなされ、これは普通のＭＯＳＦＥＴトランジスタの動作と同じである。ソースとドレイン間の電流の流れる量は、しきい電圧によって影響される。つまり蓄積されたエレクトロンの量によってきまる。フローティングゲートに蓄積されたエレクトロンが多ければ多い程、しきい電圧が高くなり電流が低くなる。メモリー状態は電流レベルによって決まる。一般的に何百万分の一と云うチャンネルエレクトロンの小さな量がフローティングゲートに注入される為フローティングゲートにエレクトロンを注入するプログラミング時間は、同じメモリートランジスタの読み取り時間に比較すると大変遅いものである。それゆえプログラム時間を少しでも改良する為に高いドレインとコントロールゲート電圧が、ＥＰＲＯＭとフラッシュＥＥＰＲＯＭで使われる。この高電圧の必要性がメモリーアレイのスケールダウンにとって、大きな障害となっている。
【００２５】
本発明の主目的は、新しいメモリーセルのデザインと構造を提供しエレクトロン注入効率を著しく改良する事である。
【００２６】
本発明の他の目的は、新しいメモリーセルのデザインと構造を提供し、信頼性のあるプログラミングと消去を同一のドレインジャンクションから行う事を可能にする事である。
【００２７】
本発明の他の目的は、エレクトロン注入に必要なドレインとコントロールゲートの電圧を減らし、将来のメモリーセルのスケーリングと高集積を可能にすると共に、メモリーセルの信頼性を上げ耐性（書き込み、消去回数）を良くする事である。
【００２８】
本発明の他の目的は、ターゲットレベルのエレクトロン蓄積を早いプログラミング時間で可能にして、それによってエレクトロン注入のコントローラビリティと組み合わせシングルメモリートランジスタのマルチレベル／マルチビットのアプリケーションをもっと効果的に得る事である。
【００２９】
本発明の他の目的は、シングルポリシリコンセル内のＥＰＲＯＭ機能にプログラム読み出しの新しい構造と動作技術を提供する事を特徴とする。
【００３０】
本発明の他の目的は、フローティングゲートからコントロールゲートへのトンネリング消去の為の動作技術を従来技術によるトリプル（３重）ポリシリコンＥＥＰＲＯＭの代わりに、ダブル（２重）ポリシリコンＥＥＰＲＯＭセルで可能とする新しい構造を提供する。
【００３１】
本発明の他の目的は、新しい構造を持ったスプリットゲートセルの不揮発性ＲＡＭの機能の特徴を提供し、ワードライン（コントロールゲート）が選択されたとき、「０」（プログラム）か「１」（消去）を書く動作技術を提供する事である。
【００３２】
本発明の他の目的は、ＥＰＲＯＭやフラッシュＥＥＰＲＯＭや不揮発性メモリーアプリケーション用のもっと簡単でコントロール性のある製造工程を提供する事である。
【００３３】
【課題を解決するための手段】
本発明によって達成される色々な特徴は単一で使われても、組み合わせても良い。主な特徴を以下に簡単にまとめる。
【００３４】
従来技術によるチャンネルホットエレクトロン注入タイプのＥＰＲＯＭとＥＥＰＲＯＭの問題はこれ迄、水平だったチャンネル構造にフローティングゲートの下に段差のあるチャンネル／ドレイン部を加えた段差部チャンネル／ドレイン構造を提供する事により解決出来る。これにより、チャンネルからフローティングゲートへのエレクトロン注入の効率性は著しく向上する。水平チャンネルで加速されたエレクトロンが直接進行方向のフローティングゲートの段差部分に突入するからである。これと反対に、従来の技術はフォトンによるエレクトロンの散乱とフローティングゲートへの９０度の上方向への方向転換と云う非直接的方法に頼っていた。段差による注入の特徴は高注入効率、プログラミング時間を短縮しマルチレベルのストレージを容易にし、コントロール性を向上し動作を低電圧で動作する事を可能にし信頼性と全工程の簡易化を達成する。
【００３５】
ドレインオーバーラップ領域を水平チャンネルの長さより少し長めに調整するだけで段差部チャンネル／ドレイン構造の本発明の第１の特徴を使って、従来技術のダブルポリシリコンの代わりに５Ｖの低電圧プログラム可能なシングルポリシリコンＥＰＲＯＭセルが達成される。その構造と生産工程の簡素さと低電圧動作のためロジック或いはＤＲＡＭのプロセスを使いそのチップ上にＥＰＲＯＭをインテグレーションするといったアプリケーションに使われうる、又ＤＲＡＭチップ上の冗長パーソナライゼーション用のアルミ線、ポリシリコンフェーズを置き換えることが出来る。
【００３６】
段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於いて消去とプログラム動作が同一のジャンクションを使い信頼性を持って行えると云う新しい特徴を達成出来る。注入効率に大きな悪影響を与えずにフローティングゲートから拡散へとＦ−Ｎトンネリングを起こすのに必要な高電圧に耐えるように、Ｎ−ドレインの長さをより長くし、ジャンクションの深さをより深くし、ドース量を軽くしたり調整する。従来技術のＥＥＰＲＯＭはトンネリングから拡散への信頼性の高い消去動作は、深いソース側のジャンクションでのみ行う事が出来たが、プログラミングに使われる浅いドレインジャンクションでは出来なかった。従来型のスプリットゲートセルでは、フローティングゲートは一方にジャンクションがあるだけでなので、同じサイドでの消去とプログラムはできない。しかし、スプリットゲート構造もスタックゲート構造でもこの新しい特徴を使うことにより同一のジャンクションを使いＥＥＰＲＯＭトランジスタ可能にする。段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於けるフローティングゲートからコントロールゲートへのトンネリングによる消去動作の他の新しい特徴も、Ｎ−ドレイン拡散上のオーバラップ（重複）したフローティングゲートの長さを調整する事によって可能になる。
【００３７】
従来技術では、フローティングゲートから他のポリシリコンへのトンネリングによるエレクトロンの除去は、ＥＥＰＲＯＭトランジスタではトリプルポリシリコン構造が必要だった。この新しいダブルポリシリコンＥＥＰＲＯＭトランジスタの特徴は、浅いドレインジャンクション（フローティングゲートから拡散への）、工程の複雑さをシンプルにし（ダブルポリシリコン対トリプルポリシリコン）、ワードライン（コントロールライン）レベルのような小さなブロックサイズの消去を可能にし、不必要なプログラム／消去サイクルが減らされる事による長寿命性等を提供する事である。従来技術のＥＥＰＲＯＭでは出来なかったことであるが、段差部チャンネル／ドレイン構造のあるスプリットゲートダブルポリシリコントランジスタを使った不揮発性ＲＡＭ動作は、低電圧プログラミングとポリからポリへのトンネル消去の動作特徴を組み合わせて可能にされる。ランダムアクセスメモリーの定義は選択されたコントロールゲートに対して同時に違った場所にある（異なるビツト）トランジスタに″０″（プログラム）と″１″（消去）書き込める事である。最適化されたデザインとドレインとソース上の電圧の課し方で、段差部チャンネル／ドレイン構造のあるスプリットゲートダブルポリシリコントランジスタはこのＲＡＭ機能を達成出来る。この注入段差部チャンネルのあるダブルポリシリコンスプリットゲートトランジスタは、不揮発性である上しかもＲＡＭのように動作するので、ずっと広いアプリケーションにつかえる。又、ビット毎のプログラムと消去が可能な為プログラム／消去時間を短くすると共にプログラム／消去への耐性が延びる。
【００３８】
水平チャンネルと段差部チャンネル（しかしＮ−ドレイン領域の無い）があるトリプルポリシリコンＥＥＰＲＯＭトランジスタを提供する。これは段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタのバリエーションであり、エレクトロンの直進走方向がフローティングゲートに略垂直である為高注入効率があると云う同じ概念を使っている。
【００３９】
本発明の主目的は、段差部チャンネルデバイス構造が生産可能な事をデモンストレートする事である。まず、段差にセルフアラインしたＮ−ドレインを持つ段差部チャンネルを形成する簡単な方法を示す。その中でフローティングポリシリコンゲートは段差部チャンネルをセルフアラインでない工程で覆う。段差を作るこの簡単な方法を使いＥＲＰＲＯＭ／ＥＥＰＲＯＭに於けるスタックとスプリットゲートトランジスタを形成する基本的な工程が示されている。
【００４０】
スプリットゲートトランジスタの別の形成方法も提供されている。その中でフローティングゲート下のチャンネルと段差の長さは正確に形成出来、スペーサ技術をフルに使って誤差はほとんど無視できる。
【００４１】
図４Ａ，図４Ｂは段差注入チャンネルトランジスタの断面図である。図４Ａのトランジスタ４００ａはＰタイプのシリコン基板４０１（Ｐ＋を添加した半導体基板上のｐタイプのエピタキシャル層でも良い）、Ｎ＋ソース拡散４０４、４１０の水平チャンネル部、ドレイン拡散４０６、水平チャンネルと段差部チャンネルの両方を均一に覆うフローティングゲート４４０、コントロールゲート４４５を持っている。フローティングゲートは半導体基板表面より熱生成されたダイオキサイドである誘電層４２０により誘電的に分離されている。コントロールゲート４４５はフローティングゲート４４０に誘電膜４３０を通じキャパシティブリーにカップル（容量結合）されており、その誘電膜は熱生成のシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドのコンビネーション層のどちらでも良い。ｐタイプ４０１は一般的に約１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加される。誘電膜４２０は一般に５から１０ナノメートルの厚さで、フローティングゲート４４０は、普通ポリシリコンの厚いＮ＋添加膜で厚さは１００ｎｍでも３００ｎｍでも良い。コントロールゲート４４５は厚いＮ＋添加膜の付いたポリシリコンシリサイドの様な低抵抗の配線材料か他のリフラクトリー（不反応）材料又はメタルでも良い。パッシベーションは層９００で示され既知のシリコンオキサイド、シリコンナイトライド、シリコンオキシナイトライドかその組み合わせの様なもので作れる。Ｎ＋ソース拡散４０４はヒ素、リン、アンチモン、イオン注入で作られる。段差形成前にボロンヘイロー（ポケット）を浅く注入してコーナ４１５の電界を増し注入効率を高めても良いＮチャンネルドレイン４０２は同じイオン不純物材料が使われるが、段差部チャンネル端４１３に段差が形成された直後でオキサイドレイヤの作られる前にセルフアラインで注入される。
【００４２】
図４Ｃに示されるように半導体基板のオリジナル表面の水平面から計られた段差の角度はの際にそんなにクリティカルではなく略垂直の深さにして２０ｎｍ以上のある限り高注入条件を満たす。この角度が小さ過ぎると段差部チャンネル部の長さが長くなり過ぎ、集積度が悪くなる。其れ故、段差角度が３０度以上が良い。この段差４１３の深さは少なくとも２０ｎｍかそれ以上である。段差４１３の目的はフローティングゲート４４０にホットエレクトロンを効率的に注入する事である。
【００４３】
コントロールゲート４４５に適切な電圧を加えると容量結合（キャパシティブリーカップルド）によりフローティングゲートのポテンシャルは上がりエレクトロン層がチャンネル部４１０に形成される。そのエレクトロンは、その後ＭＯＳＦＥＴトランジスタで見られるようにドレイン拡散４０６が正電圧をかけられたとき、その水平ドレイン電界により加速される。エレクトロンはシリコン表面の水平チャンネル部４１０のインバージョンレイヤー内（普通１０ｎｍ程度）を流れる。もしＮ−ドレインがチャンネル４１５の角（かど）を適度の添加濃度で（普通ｃｍ-3に付ＩＥ１８以下であるが）であると、最高の電界がサイドチャンネル４１３にそって角４１５近辺に作られる事が出来エレクトロンがそこで最高スピードに達し、エレクトロンの進行がまだ水平に近いのでこれが注入点になる。従来のＣＨＥ ＥＰＲＯＭではチャンネルで加速されたエレクトロンはフォノン散乱後、フローティングゲート方向へ９０度上方転換されたうちでもエネルギーが３ｅＶ以上のものがフローティングゲートへ注入されると云う非直接的な方法に頼っていた。フローティングゲートへのエレクトロンの注入の段差構造において、トランスポートで得られたエレクトロンのチャンネルエネルギーがバリアの高さ（シリコンダイオキサイドなら３ｅＶ）より高いものは全て、フローティングゲートポテンシャルが角４１５のポテンシャルより高いと、フローティングゲートに真っ直ぐフォノン散乱の必要なく注入される。又コントロールゲートからの容量結合によるフローティングゲートポテンシャルは、トンネルオキサイドのバリアの高さをショトキ効果で下げる一方、水平方向の電界を増しチャンネルエレクトロンを加速する。このようにして、段差構造の構成はチャンネルからフローティングゲートへのエレクトロンの注入効率を著しく向上させる。
【００４４】
フローティングゲート電圧がエレクトロン蓄積の為に下がり、しきい電圧より下がるとチャンネルエレクトロンは消え電流は流れない。読み取りモードの際パワーノイズによる電圧サージの為フローティングゲートへエレクトロンの注入が起こるのを防ぐ為にドレインとソースを切り替えるのが好ましい；つまり段差側をソースにし、もう一方の端をドレインにする。
【００４５】
チャンネルホットエレクトロンプログラムで段差ドレイン／チャンネルＥＰＲＯＭトランジスタを使い低電圧で高い注入効率を得る為の条件を次にまとめる：
【００４６】
構造条件：（１）段差の深さは２０ｎｍ以上で水平チャンネル面からの角度は３０度以上が好ましい。（２）ドレインジャンクション端はチャンネルの角にとどくのが好ましいがｐタイプ段差部チャンネルでも高い注入効率を達成する。
【００４７】
選択随意条件：（１）段差部チャンネル角の注入点のポテンシャル（ソースジャンクションに比べて）は２．５〜３．０Ｖ以上である。（２）フローティングゲートのポテンシャルは注入点角のポテンシャルより少なくとも大きい事。
【００４８】
従来のＥＰＲＯＭに比べ上記のＥＰＲＯＭ構造は、ＥＰＲＯＭセルの低注入効率で必要とされた５Ｖよりずっと低い３Ｖ程のドレイン電圧によって得られ、ホットエレクトロンのフローティングゲートへの注入効率が高い事を特徴とする。それで従来のＥＰＲＯＭセルに必要とされるコントロールゲート電圧も相対的に大幅に減らされ得る。低電圧での高注入は″従来技術の説明″のセクションで説明された多くの問題点を解決出来る。
【００４９】
ドレイン電圧は、ホットエレクトロンエミッションが高い注入効率で既に達成される為、理論限界の２．５−３．０Ｖ程に下げる事が出来、従来のＥＰＲＯＭに必要とされる電圧のほぼ半分に近いものである。
【００５０】
【発明の効果】
上記の構成によれば、コントロール電圧もドレイン電圧の削減と相対的に減らすことができ、高い注入効率の為ターゲットレベルの注入エレクトロンをフローティングゲートに貯めるプログラム時間が減る。ゲートに貯めるプログラム時間が減り、フローティングゲート上のマルチレベルストレージがコントロールゲート電圧によって決められたターゲットレベルを達成するプログラム時間が短い為に簡単になり、従来のＥＥＰＲＯＭセルに於けるホットエレクトロンを書き込む為の電界が高くなくて済む為、メモリーセルの信頼性と耐性が良くなり、コントロールゲート用の電圧の高さが低くなる為支援回路オキサイドの厚さとチャンネル長が大きく減らされ、高注入効率と低電圧動作の為プログラミング中の電力消費が著しく減り、ポータブルオペレーションに大変魅力的である。
【００５１】
【発明を実施するための最良の形態】
[シングルポリシリコン段差部チャンネル ドレインＥＰＲＯＭトランジスタとその動作]
【００５２】
段差注入チャンネル／ドレインを使うことで、従来技術より低電圧プログラマビリティーを達成できるシングルポリシリコンンチャンネルＥＰＲＯＭセルを可能にした。
【００５３】
５Ｖ以下の低電圧動作は高圧デバイス用の厚い絶縁膜とドレインエンジニアリングプロセスが必要ないので魅力的である。図５Ａ，５Ｂと５Ｃは第２の特徴であるシングルポリシリコンのチャンネルＥＰＲＯＭトランジスタの断面図である。このトランジスタはトランジスタ４００ａを改造したもので第２のポリシリコンが除かれドレインＬｎ領域に重複するゲートのサイズが調整される。トランジスタ５００ａはｐタイプの基板５０１、Ｎ＋ソース拡散５０４、水平チャンネル部５１０、段差５１３（ボロンヘイローを入れても良い）、Ｎドレイン拡散５０２、Ｎ＋ドレイン５０６、（水平及び段差部チャンネルを均一に覆う）フローティングゲート５４０より成る。フローティングゲート５４０は半導体基板表面より熱生成によって作られた誘電的な絶縁膜５２０によって誘電的に分離されている。パッシシベーション層９００は第１の特徴で説明されているものと同じである。良くなった（エンハンストされた）デバイスには普通ｐタイプ５０１がＩＥ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加されている。誘電膜５２０は普通５−１０ｎｍ厚でフローティングゲート５４０は普通ポリシリコンの厚いＮ＋膜が添加され厚さは１００ｎｍから４００ｎｍの間である。Ｎ＋ソース拡散５０４はヒ素、リン、アンチモンのイオン注入で作られる。Ｎチャンネルドレイン５０２は同じ注入材料で作られるがオキサイド層５２０生成前で段差作りの直後に段差部チャンネル端５１３にセルフアラインさせる。フローティングゲート部の下の５０２の濃度はＩＥ１７〜５Ｅ１９ｃｍ-3の間で５Ｅ２０ｃｍ-3以上の拡散ジャンクション５０４と５０６の濃度より少し低めである。段差の角度は水平面から測って３０度以上が好ましい。段差５１３の深さは３０ｎｍ以上である。
【００５４】
段差５１３の目的は段差部チャンネル５１５の角でフローティングゲート６０４により効率よくホットエレクトロンを注入する事である。
【００５５】
フローティングゲートへのエレクトロン注入の条件は、前記の第１の特徴のセクション″ドレイン端に段差部チャンネルのあるＥＰＲＯＭ Ｎ−チャンネルトランジスタ″で説明したのと同じである：（１）注入点５１５のポテンシャルが２．５Ｖ〜３．０Ｖより高い事。
（２）フローティングゲートポテンシャル２．５Ｖ〜３．０Ｖが注入点の電圧より高い事。
【００５６】
第１の条件（１）は３Ｖ以上のドレイン電圧を加える事により簡単に達成出来る。第２の条件（２）のフローティングゲートポテンシャルが２．５Ｖ〜３．０Ｖ以上でなければならない事は２つの方法で得られる。
【００５７】
第１の方法はＬｎ（５０２）の長さを水平チャンネル部の長さ（５１０）より少し長くする。それによりドレインからフローティングゲートへのカップリングキャパシタンスが増える。この場合５Ｖがドレイン５０６に加えられた時フローティングゲート電圧が２．５〜３．０Ｖになる。注入点のポテンシャルが約３Ｖにとどまるようにジャンクション端５０２を注入点５１５から段差底の角へとオフセットする事も良い。第２の方法は図５Ａで示されるようにフローティングゲート５４０と同じポリシリコンで電気的にお互いに接続したキャパシター５４１のゲートとＥＰＲＯＭトランジスタの外側のカップリングキャパシタンス５００ｂを作る事である。カップリングキャパシタンスの部分は０．６ａカップリングレシオを得る為にＥＰＲＯＭトランジスタゲート領域より少し大きくデザインされている。このように５Ｖがキャパシタージャンクション５５６の拡散に加えられた時にフローティングゲートポテンシャルはキャパシターを通して結合され約３Ｖになる。一旦条件（１）と（２）が満たすとチャンネルホットエレクトロンは効率よく直接に（フォノン散乱を必要とせずに）フローティングゲートに注入される。
【００５８】
第２の方法は外のキャパシターがダブルポリシリコンＥＥＰＲＯＭメモリーセルのコントロールゲートと同じ機能をする。第１の方法ではトランジスタはストレージの役割を果たすが選択の機能がない。その為ＥＥＰＲＯＭメモリーセルとしてこのデバイスを使用する為には図５Ａに示されているように従来のｎ−チャンネルＦＥＴデバイス５００ｃがこのシングルＥＰＲＯＭトランジスタ５００ａに直列に加えられる。この従来のＦＥＴトランジスタ５００ｃのゲートはストレージトランジスタ５００ａの情報をアクセスする為の選択機能（コントロールゲート）を提供する。この方法ではストレージＥＰＲＯＭトランジスタは普通‘オン’になっている。（５Ｅ１６／ｃｍ3〜５Ｅ１７／ｃｍ3の間の濃度でヒ素かリンをチャンネル領域５１０に使ったデプリーションデバイス）注入したエレクトロンを貯めた後しきい電圧は増加され‘オフ’の状態を得られる。
【００５９】
上記の段差注入チャンネル／ドレインを使い、シングルポリシリコンンチャンネルＥＰＲＯＭセルは、５Ｖ程度の低電圧プログラミングを提供する。このシングルポリＥＰＲＯＭから得られる利点は、（ｉ）ダブルポリシリコンの必然性が除去される事 （ｉｉ）高電圧デバイスが要らない事（ｉｉｉ）工程簡易化によるダブルポリシリコンと高電圧デバイスの除去によりロジック或いはＤＲＡＭとＥＰＲＯＭコンバタビリティーが出来る事（ｉｖ）ＥＰＲＯＭをロジックチップ上にインテグレーションする広域のアプリケーションが生まれること、ＤＲＡＭチップのフューズを置き換えリダンダンシーパーソナナライゼーションに使えることである。
【００６０】
[段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭに於けるフローティングゲートから拡散へのトンネリングによる電気消去]
【００６１】
ダブルポリシリコンＥＥＰＲＯＭに於いては消去はフローティングゲートから拡散へのエレクトロントンネリングによりなされ、第３の特徴は同じ段差ドレイン−拡散での消去とプログラムが可能になることである。
【００６２】
図４Ａのトランジスタ４００ａは図３ＡのダブルポリシリコンＥＥＰＲＯＭトランジスタ３００ａを改造したものであり、ドレインジャンクションが段差部チャンネル／ドレインによって置き換えられ、ソースジャンクション４０４の深さが減っている。ソースジャンクションの深さが減らせるのは、消去がソース側でなく段差部チャンネル／ドレインの側壁でなされるからである。この段差ジャンクションはすでに軽く添加されたｎ−ジャンクションを持っており、ブレークダウン迄１０−１２Ｖは耐えられるようにデザインされている。トランジスタ４００ｂ（図４Ｂ）はＥＥＰＲＯＭのスプリットゲートのものであり、拡散へトンネル消去を行う。従来では出来なかったことである。従来では拡散へのトンネル消去は消去とプログラムが同じジャンクションでなされなければならない、それは相反する性格のものであったため不可能だった。二つともトランジスタ４００ａと４００ｂはＰ型半導体基板４０１、Ｎ＋ソース拡散４０４、導電性がフローティングゲート４４０でコントロールされている水平な４１０のチャンネル領域、コントロールゲート４４５、段差４１３、Ｎ−ドレイン拡散４０４、Ｎ＋ドレイン拡散、水平なチャンネルと段差部チャンネルの両方を覆うフローティングゲート４４０、コントロールゲート４４５からなる。
【００６３】
スプリットゲート４００ｂは余分なチャンネル領域４１８を持ちその伝導性はチャンネル４１０の一部と直列なゲート４４５によってコントロールされる。フローティングゲートは半導体基板表面から誘電膜４２０によって誘電的に分離されており、誘電膜４２０は熱処理で成長させたダイオキサイドである。コントロールゲート４４５は絶縁膜４３０を通じフローティングゲート４４０にキャパシティブにカップリングされており、その絶縁膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの組み合わせたものかのどちらでも良い。Ｐタイプ４０１は普通１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間で添加され、誘電膜４２０は普通５から１０ナノメートル厚で、フローティングゲート４４０はＮ＋添加されたポリシリコン膜でありその厚さは１００ｎｍ〜３００ｎｍの間が良い。コントロールゲート４４５は厚くＮ＋添加したポリシリコン膜かシリサイドのような低抵抗の配線材料または、リフラクトリーメタル材料のいずれかである。Ｎ＋拡散４０４と４０６はヒ素、リンかアンチモンのイオン注入で作られる。Ｎ−ドレイン４０２は段差形成の直後かオキサイド層４２０の形成前に段差部チャンネル端４１３にセルフアラインで同じイオン注入で作られる。この時点でヘイローのｐ−タイプの添加して電界を高くして注入を高めることも良い。Ｎジャンクション４０２は１０Ｖの消去に普通１Ｅ１７から１Ｅ１８ｃｍ-3の間の添加（ドーピング）がなされ、その深さは２５０から３００ｎｍを選び、ソースジャンクション１５０から２００ｎｍより少し深めである。
【００６４】
プログラミングの必要条件と説明はセクションＩ．ａ“段差部チャンネルがドレイン端にあるＥＥＰＲＯＭｎ−チャンネルトランジスタと全く同一である。この段差の角度は水平面より計って一般的に３０度以上である。
【００６５】
段差４１３の深さは最低３０ｎｍである。この段差４１３の目的はホットエレクトロンをもっと効率的に段差部チャンネル４１５の角のフローティングゲート４４０に注入する事である。
【００６６】
消去動作は基本的にはトランジスタ３００ａの説明と同一であり業界でもっとも一般的に使われているトランジスタと同じである。トンネルオキサイド４１０が９ｎｍ、ＯＮＯ４３０が２０ｎｍ、カップリングレシオが０．５５と仮定すると約１０Ｖがドレインジャンクションに加えられトランジスタ４００ａか４００ｂのどちらにおいてもコントロールゲートが０Ｖにされると、オキサイド４２２の電界はＦ−Ｎトンネリングのクリティカル値（約１０ＭＶ／ｃｍ）を越える。フローティングゲートに蓄えられたエレクトロンは３００ａではＦＮトンネルによりソース側にのぞかれるが、ここではドレイン側に作られた段差部チャンネル／ドレインでＦ−Ｎトンネリングによって除かれる。この方法ではドレインジャンクションに高圧が必要なので、ドレインジャンクションはアバランチブレークダウンにかかり易い。消去中のブレークダウンをなくすにはＮ−ジャンクション４０２はより軽くドーピングされ、ソースジャンクション４０４より深くなっている。このようにしてデザインを最適化することにより段差部チャンネル／ドレインジャンクションを使ったプログラムと消去の動作が達成出来る。スプリットゲート構造もスタックゲート構造と同様にダブルポリシリコンＥＥＰＲＯＭトランジスタで作ることが出来る。
【００６７】
[段差部チャンネルのあるダブルポリシリコンＥＥＰＲＯＭに於けるフローティングゲートからコントロールゲートへのトンネリングによる電気消去]
【００６８】
従来の説明において、フローティングゲートから他のポリシリコンへのエレクトロンのトンネリング除去は三重ポリシリコン構造を必要とした。二層ポリシリコンのスタック、スプリットゲートトランジスタセルに於いて、コントロールゲートに電圧がかけられると、フローティングゲート上にコントロールゲート電圧の半分以上の電圧が誘導されるようにデザインされていた。その為トンネルオキサイドの厚さは上部のポリ層間の誘電膜よりも著しく薄いため、トンネルオキサイドにかかる電界は上部にかかる電界より何倍も大きくなる。ということはトンネルがまず上方向にトンネルオキサイドで始まり、消去でなくプログラミング（注入）が起こり、ポリ消去が出来なかつた。それで第３ポリシリコンを消去の為に加え、フローティングゲートと第３消去ゲートの間のトンネリングによって消去を行った。しかし、段差部チャンネル／ドレイントランジスタでは、適当なＮＯの厚さとＬＧの長さを選ぶことによりフローティングゲートからコントロールゲートへのトンネル消去がダブルポリシリコンでも安全に達成できる。
【００６９】
段差部チャンネル／ドレインのあるダブルポリシリコンＥＥＰＲＯＭトランジスタに於けるフローティングゲートからコントロールゲートへの消去動作の他の新しい特徴は第４の特徴である。ダブルポリシリコンＥＥＰＲＯＭトランジスタ６００ａと６００ｂに於いて、電気消去とプログラムの必要条件は （ｉ）トンネルゲートオキサイド６２０が５〜１０ｎｍの間である事。（ｉｉ）ＯＮＯ或いはナイトライドオキサイドのような誘電膜６３０はトンネルオキサイドと同等か、より厚いものである事。普通８−１５ｎｍである。（ｉｉｉ）チャンネル領域６１０の長さとオーバーラップ拡散（重複拡散）Ｌｎ６０２が大体同じか以上である事。
【００７０】
ポリシリコン上の熱酸化膜又はＣＶＤで堆積されたオキサイド／ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約６−７ＭＶ／ｃｍとされている。（ハラリとマスオカ（Ｅ．Ｈａｒａｒｉ ａｎｄ Ｆ．Ｍａｓｕｏｋａ）によると熱処理された基板のオキサイドの電界は１０ＭＶ／ｃｍとされ、これより低い。）それで誘電膜６３０の電界はフローティングゲートからコントロールゲートへのトンネルを消去するには６ＭＶ／ｃｍより高くなければならない。一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は３ＭＶ／ｃｍ以下に保たれなければならない。トランジスタ６００ａと６００ｂに於けるダブルポリシリコンＥＥＰＲＯＭのデザインと動作を簡単なモデルを使って図示する。図７Ａにトランジスタ６００ａと６００ｂの簡略化したキャパシタンスモデルが示されている。キャパシターＣｃｇ−ｆｇはコントロールゲート６４５とフローティングゲート６４０の間のキャパシタンスである。Ｃｆｇ−Ｌｎはフローティングゲート６４０とｎ−拡散領域６０２の間のキャパシタンスである。Ｃｆｇ−ｃｈはフローティングゲート６４０とチャンネル領域６１０の間のキャパシタンスである。（もっと正確にはＣｆｇ−ｃｈのソースからフローティングゲートへのオーバーラップキャパシタンスも含まれるべきである。）ここで説明を簡単にするために３つのキャパシタンスが同じおおきさに仮定されるが、この選択は現実的な想定である。どのターミナルノードにでも電圧が加圧されるとその１／３の電圧がフローティングゲートノードにキャパシティブカプリングによりかかり、各電圧は加算（スーパーインポーズ）される。
【００７１】
フローティングゲートへのエレクトロン注入のプログラム条件は上記の第１セクションで述べられたが（１）フローティングゲート電圧＞３Ｖ（２）注入点ポテンシャルが＞２．５〜３．０Ｖである。全てのキャパシタンスが同じとする仮定に基づくと（フラットチャンネル長＝Ｌｎ）コントロールゲートとドレインノードに５Ｖが荷電された時、フローティングゲート電圧はキャパシティブカプリングの為３．３Ｖになりプログラム条件を満たす。例えばトンネルゲートオキサイド８ｎｍとＯＮＯ１１ｎｍを例に取るとＯＮＯ１１ｎｍのポテンシャルは１．７Ｖ＝５Ｖ−３．３Ｖであり、電界は１．５５ＭＶ／ｃｍ（＝１．７Ｖ／１１ｎｍ）である。コントロールゲートが５Ｖであったとして、ソース／ドレインが接地されていてもフローティング電圧は１．７ＶでありＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１１ｎｍ）である。それでプログラミング中はＯＮＯの電界はデザインターゲットの３ＭＶ／ｃｍ以下に保たれている。消去動作ではコントロールゲート電圧はもっと増加される、一方ソースとドレインは０Ｖに保たれる。コントロールゲート電圧が１０Ｖに増圧されたときキャパシティブカプリングによりフローティングゲート電圧は３．３Ｖになり、ＯＮＯにかかる電位差は６．７Ｖ＝１０Ｖ−３．３Ｖとなる。ＯＮＯの電界は６ＭＶ／ｃｍ（＝６．７Ｖ／１１ｎｍ）になりフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲット条件を満たす。このようにしてポリからポリへのトンネリング消去が１０Ｖで及びチャンネルホットエレクトロン注入によるプログラミングが５Ｖが達成される。この消去電圧の条件は従来のトリプル（三層）ポリシリコンＥＥＰＲＯＭセルに必要とされる電圧レベルとほとんど変わらない。
【００７２】
トランジスタ６００ｃ、６００ｄと６００ｅは図６Ｃに示されトランジスタ６００ｃの段差部チャンネルのあるダブルポリスプリットゲートトランジスタで６００ｂを少し改造したものである。これらのトランジスタのバリエーションは全て前記のトランジスタ６００ｂと同じエレクトロン注入メカニズムを使っている。トランジスタエレメントラベル番号は前記のトランジスタ６００ｂの構造と機能の説明と一致するものを６００ｃ、６００ｄと６００ｅにも使用している。
【００７３】
トランジスタ６００ｃのフローティングゲートは図６Ｃに示したように、スプリットゲートの側壁に形成されている。６００ｃに於いては、カプリングキャパシタはスプリットゲートとフローティングゲート間の側壁を通して得られる。消去はその側壁を通してトンネリングによりなされる。図６（Ｄ）に示したトランジスタ６００ｄのフローティングゲートは、シリコン基板に埋め込まれている。図６（Ｅ）に示したトランジスタ６００ｅは、トランジスタ６００ｄの埋め込まれたフローティングゲートを持っているが、Ｎ＋ドレイン６０６の機能はより高いシート抵抗のペナルティを持って６０２領域に連結されている。トランジスタ６００ｅを並べて高集積のメモリーアレイを作ることが出来る。
【００７４】
ポリ消去使用の段差部チャンネル／ドレインのある電気消去可能なプログラマブル読み出し専用メモリートランジスタで得られる利点をまとめる：１）段差部チャンネル／ドレインを備えたダブルシリコンＥＥＰＲＯＭセルはポリシリコンからポリシリコンへの消去を可能にする。プログラムコントロールゲートと消去ゲートが別々になる三層ポリシリコンＥＥＰＲＯＭと異なり、同じコントロールゲートを使ってのＣＨＥプログラミングと消去を可能にする。このスプリットゲートトランジスタはドレインとソースが低電圧で動作するためメモリーセルに浅いジャンクションを使う利点を達成できる。またポリシリコン層が３層から２層になった事により工程が簡単になる。
【００７５】
２）各々のコントロールゲート（＝ワードライン）が消去動作とプログラミング動作に使える為三層ポリシリコンＥＥＰＲＯＭにみられる大きなブロックサイズ消去のかわりにワードラインレベルの小さな単位の消去が可能になる。その為不必要な大ブロックの消去のかわりに小単位のローカルメモリーデータの消去が出来るようになる。プログラム／消去サイクルを必要以上に使わなく済むのでＥＥＰＲＯＭの寿命を長くする。
【００７６】
[ダブルポリシリコンスプリットゲート構造に於ける不揮発性ランダムアクセスメモリー動作]
【００７７】
従来のフラッシュＥＥＰＲＯＭ動作ではプログラムと消去はシーケンシャルになされた。プログラムと消去動作条件がコンパチブルでなかったからである。プログラム動作はまず全メモリーチップ又はメモリーチップの一部分が消去されてその部分が再プログラムされた。選ばれたコントロールゲート（ワードライン）上で「０」と「１」を任意に異なる（ビット）トランジスタに同時に書き込むことが出来なかった為である。その為ＥＥＰＲＯＭは順番に「０」と「１」を書き込めたがＲＡＭとは呼ばれずＲＯＭとよばれた。
【００７８】
段差部チャンネル６００ｂの二層ポリシリコンスプリットゲートトランジスタに於けるポリからポリへの消去機能と低電圧プログラミングを組み合わせることにより、電気的に接続されたコントロールゲートを持つ限り任意のトランジスタロケーションにプログラムと消去が同時に出来るようになる。こうしてＥＥＰＲＯＭに欠けていたランダムアクセスメモリーの特徴が段差部チャンネルのあるスプリットゲートトランジスタを適切なデザインと動作を使うことにより達成できる。
【００７９】
第４の特徴であるスプリットゲートトランジスタ６００ｂを使ってランダムアクセスメモリーの動作とデザインの概念が第５の特徴である。
【００８０】
プログラムと消去の動作の原則は前記と同じである。電気消去はフローティングゲートからコントロールゲートへのエレクトロンのトンネリングによって達成でき、プログラミングは段差部チャンネルへの進行方向の注入によって達成出来る。説明を正確にする為に同じモデルとそのトランジスタの説明をくりかえす。二層ポリシリコンＥＥＰＲＯＭトランジスタ６００ｂでは不揮発性動作の条件は（ｉ）トンネルゲートオキサイド６２０の厚さが５から１０ｎｍの間であること。（ｉｉ）ＯＮＯやナイトライドオキサイドのような絶縁層６３０はトンネルオキサイドの厚さよりももうすこし厚いか同じで普通８から１５ｎｍの間である。（ｉｉｉ）チャンネル領域６１０の長さとオーバーラップ拡散Ｌｎ６０２は同じ長さまたわそれ以上である。
【００８１】
ポリシリコン上の熱酸化オキサイド又はＣＶＤで堆積されたオキサイド／ナイトライドを通してポリシリコンからポリシリコンへのトンネリングの一般的なクリティカル電界は約６−７ＭＶ／ｃｍとされている。（ハラリとマスオカ（Ｅ．Ｈａｒａｒｉ ａｎｄ Ｆ．Ｍａｓｕｏｋａ）によると熱処理された基板のオキサイドの電界は１０ＭＶ／ｃｍとされ、これより低い。）それで誘電膜６３０の電界はフローティングゲートからコントロールゲートへのトンネル消去するには６ＭＶ／ｃｍより高くなければならない。一方チャンネルホットエレクトロンで注入された電荷のディスターバンスを考慮に入れるとポリ層間の電界は３ＭＶ／ｃｍ以下に保たれなければならない。トランジスタ６００ｂに於けるダブルポリシリコンＥＥＰＲＯＭのデザインと動作を簡単なモデルを使って図示する。図７Ａにトランジスタ６００ｂの簡略化したキャパシタンスモデルが示されている。キャパシターＣｃｇ−ｆｇはコントロールゲート６４５とフローティングゲート６４０の間のキャパシタンスである。Ｃｆｇ−Ｌｎはフローティングゲート６４０とｎ−拡散領域６０２の間のキャパシタンスである。Ｃｆｇ−ｃｈはフローティングゲート６４０とチャンネル領域６１０の間のキャパシタンスである。この概念を使いもっと正確なモデルで適切な電圧とキャパシターのパラメーターを選択することにより、もっと細かくオプティマイズ出来るのであるが、ここで説明を簡単にするために３つのキャパシタンスが同じおおきさであると仮定する。（この選択は現実的な想定である。）どのターミナルのノードにでも電圧が加圧されるとその１／３の電圧がフローティングゲートノードにキャパシティブカプリングにより誘起され、各電圧は加算（スーパーインポーズ）される。
フローティングゲートへのエレクトロン注入のプログラム条件は下記の通りで（ｉ）フローティングゲート電圧＞３Ｖ（ｉｉ）注入ポイントポテンシャルは６１５の注入ポイントで＞２．５〜３．０Ｖである。チャンネル長とＬｎのサイズは下記の設計要求を満たすように調整される。
【００８２】
トンネルゲートオキサイドが８ｎｍ、ＯＮＯが１１ｎｍ、そして書込動作電圧条件が満たされたときの例を図７Ｂの表に、書き込み「０」、「１」、そして「変化なし（非選択）」を満たすフローティングゲートポテンシャルとＯＮＯの電界を表した。ここで使われた最低電圧のゼロボルトをレファレンスとしてある。コントロールゲート電圧は５Ｖが選択されない時、１０Ｖが選択された時である。ドレインとソース電圧は書き込み「０」（エレクトロン注入により高いＶｔを得る）の時、Ｖｓ＝５ＶとＶｄ＝１０Ｖ、そして書き込み「１」（ＯＮＯを通じてトンネル消去による低いＶｔ）に対してＶｓ＝０ＶとＶｄ＝０Ｖ、そして「変化なし」の時Ｖｓ＝５ＶでＶｄ＝５Ｖである。１０Ｖがコントロールゲートとドレインノードにかかるとフローティングゲート電圧はキャパシティブカプリングで８．３Ｖ（その結果Ｖｄｓ＝３．３Ｖ，Ｖｇｓ＝５Ｖ）になり、プログラム条件を満たす。その時、１１ｎｍのＯＮＯにかかるポテンシャルは１．７Ｖ＝１０Ｖ−８．３Ｖで、電界は１．５５ＭＶ／ｃｍ（１．７Ｖ／１１ｎｍ）である。コントロールゲートが１０Ｖで、ソース／ドレインが５Ｖの場合にはフローティング電圧は（浮遊電圧）６．７ＶでＯＮＯの電界は３ＭＶ／ｃｍ（＝３．３Ｖ／１１ｎｍ）である。それでプログラミング中のＯＮＯの電界は３ＭＶ／ｃｍ以下に保たれターゲット条件を満たすことが出来る。
【００８３】
消去動作にはコントロール電圧は１０Ｖに保たれるがソースとドレインは０Ｖに減圧される。フローティングゲート電圧はキャパシティブカプリングで３．３Ｖになり、ＯＮＯの電圧は６．７Ｖ＝１０Ｖ−３．３Ｖになる。ＯＮＯの電界は６ＭＶ／ｃｍ（＝６．７Ｖ／１１ｎｍ）になり、これはフローティングゲートポリシリコンからコントロールゲートポリシリコンへのエレクトロントンネリングのターゲットを満たしフローティングゲート上に貯められたエレクトロンはコントロールゲートに除去される。ＯＮＯの電界はいつも３ＭＶ／ｃｍ以下に保たれている。コントロールゲートが選択されないＶｆｇ＝５Ｖ、Ｖｄ＝１０Ｖ、Ｖｓ＝５Ｖの非選択時にフローティングゲートは６．７Ｖ即ちＶｇｓ＝１．７Ｖになりこれはドレインとソースがオンになる電圧に近い。この非選択時の誤動作はスプリットゲートをフローティングゲートに直列に設置する事により防ぐことが出来る。
【００８４】
コントロールゲートをアクセスするにあたり「０」か「１」を書き込む事はコントロールゲートが１０Ｖに選ばれている時、ドレイン（ビット）とソースに適切な電圧を選ぶことによりいつでも出来る。選ばれたコントロールゲートに電気的に接続されているメモリーセルのうち、同時に任意のロケーションに「０」と「１」とを書き込む事は、ランダムアクセスメモリーの動作そのものである。こうして従来技術のＥＥＰＲＯＭでは達成できなかったことが、スプリットゲートダブルポリシリコントランジスタによって不揮発性ＲＡＭも出来るようになる。
【００８５】
段差部チャンネル／ドレインのあるダブルポリシリコンスプリットゲートトランジスタの動作で得られる利点をつぎに上げる。
１）ビット単位でプログラミングと消去が必要に応じて出来る。従来のトリプルポリシリコンＥＥＰＲＯＭに於いてデータ書き換えの際の不必要な消去サイクルが省かれる。ビット単位の書き込みが可能なためプログラム／消去サイクルへの耐性が向上する。
２）段差部チャンネル／ドレインのあるダブルポリシリコンスプリットセルと適切な動作とデザインが不揮発性ＲＡＭを提供する。この技術は、不揮発性でありながらＲＡＭのように振るまう事を提供する為広い分野のアプリケーションに使われ得る。
【００８６】
[段差フローティングゲートチャンネルのあるトリプルポリシリコンＥＥＰＲＯＭ]
【００８７】
もう一つの特徴は段差注入チャンネルのあるＥＰＲＯＭトランジスタ８００ａと８００ｂのバリエーションで第６の特徴に関連する。図８Ａと８Ｂは任意の段差のフローティングゲートチャンネルと水平チャンネルとが直列に繋いだトリプルポリシリコンＥＥＰＲＯＭトランジスタの断面図である。トランジスタ８００ａと８００ｂはＰ型シリコン基板８０１、Ｎ＋ソース拡散８０４；水平のチャンネル領域８１８（選択ワードゲートの第３のポリシリコンによって導性がコントロールされている）で出来ている。段差部チャンネル８１０はフローティングゲート８４０とコントロールゲート８４５によって制御される。
【００８８】
フローティングゲート８４０は段差部チャンネルと垂直トレンチの底のドレイン拡散８０６とを覆っている。このフローティングゲートは熱成長させたシリコンダイオキサイド８２０により誘電的に分離されている。コントロールゲート８４５はフローティングゲート８４０に誘電膜８３０を通じて誘電結合（キャパシティブリーにカップルされている）されており誘電膜は熱成長させたシリコンダイオキサイドかシリコンダイオキサイドとシリコンナイトライドの薄膜のどちらでも良い。Ｐタイプ８０１は普通１Ｅ１６ｃｍ-3から５Ｅ１７ｃｍ-3の間でドーピングされており水平のチャンネルゲートオキサイドは８から１５ｎｍの間で少し厚めで、フローティングゲート８４０は普通Ｎ＋でドーピングされたポリシリコン膜であり厚さは１００ｎｍから３００ｎｍの間で良い。コントロールゲート８４５はＮ＋でドーピングされたポリシリコン膜である。選択ゲート８５０はポリシリコンか低抵抗のシリサイド或いはリフラクトリ材料でも良い。Ｎ＋ソース拡散８０４はヒ素、リン、アンチモニのイオン注入によって形成する。Ｎ＋ドレイン８０６は同じイオン注入材料で形成されるが段差のチャンネル端８１０にセルフアラインされており、これは段差形成直後、フローティングゲートポリシリコン８４０の堆積の直前に行われる。Ｎ＋ジャンクション８０６が消去に使われるときジャンクション８０６はジャンクションのブレークダウンをより高くなるようジャンクションの深さを増すためにリンをドーピングする。フローティングゲート８４０と選択ゲート８５０の間でトンネリングにより消去がなされる時、ドレインジャンクションの深さは普通のヒ素でドーピングされたジャンクションで良い。ここでチャンネルエレクトロンがＮ＋ジャンクション８０４から提供されるが、エレクトロンが選択ゲートチャンネルに提供されるならばＮ＋ジャンクションのかわりにチャンネルエレクトロンの反転層（インバーテッドレイヤ）を使っても良い。
【００８９】
コントロールゲート８４５にある一定レベル以上の電圧がかかるとコントロールゲートからキャパシティブリーにカップルされたフローティングゲートのポテンシャルは段差部チャンネル領域８１０のしきい値電圧より高くなる。もし選択ゲート８５０もしきい電圧より高くするとエレクトロンがソースジャンクション８０４からドレインジャンクション８０６に流れ始める。エレクトロンはＭＯＳＦＥＴトランジスタで見られる様に水平の電界により加速される。
【００９０】
コントロールゲート８４５ポテンシャルが充分高く、フローティングゲートのポテンシャルがドレインとしきい電圧を加えた値より高くなると同時に、選択ゲート８５０がしきい電圧より少し高めで水平チャンネル抵抗が段差部チャンネル抵抗に比べて高くなっている限り、８１５に於けるチャンネルポーテンシャルはドレイン８０６に加えられた電圧に近づいて行く。そうすると水平と段差部チャンネルの交差点８１５で最高の電界が作られ、エレクトロンが最高スピードになり、エレクトロンの動きはまだ水平なので８１５のコーナーが注入点になる。チャンネルで加速されたエレクトロンのエネルギーレベルがバリアの高さより高くなると、高エネルギーのエレクトロンはフローティングゲートにオキサイドを真っ直ぐに通し注入される。これと反対に、従来はエレクトロンのフォノン散乱により上方９０度の方向転換いう非直接的プロセスによりフローティングゲートへ注入された。このようにして、段差部チャンネル構造を用いてチャンネルからフローティングゲートへのエレクトロン注入効率を何桁も向上する。
【００９１】
[段差部チャンネル／ドレインのあるＥＥＰＲＯＭ ＮＶＲＡＭトランジスタの製造方法]
【００９２】
主目的はＥＥＰＲＯＭデバイス構造の新しい構造を示すこと、新構造のＥＰＲＯＭ、ＥＥＰＲＯＭとＮＶＲＡＭトランジスタのデバイス動作を示すこと、もう一つその構造を作る方法を示すことである。段差部チャンネルをドレイン端に作るには多くの方法があるが、その中からいくつかを選んで説明する。第１の方法は、チャンネル段差をフローティングゲートポリシリコンで覆うセルフアラインを使わない簡単な方法である。第２の方法は、第１のセルフアラインでない方法によるマスク工程中のミスアラインメントを最小限に抑える方法である。
【００９３】
[簡単な段差部チャンネルドレイン形成方法]
【００９４】
図９Ａと９Ｂは、第７の特徴である段差部チャンネル／ドレイン構造を第１の方法で作る方法を示す。ＬＯＣＯＳのデバイス分離かシャロートレンチ分離４５４の直後に、段差作りは図９Ａに示された様に始まる。このデバイスの領域は、まだ薄いシリコンオキサイドとＣＶＤ堆積したナイトライドの誘電膜４２５で覆われている。図９Ｂのフォトレジスト４６２は、設定された段差領域定義するのに使われる。フォトレジスト層４６２をマスクとして使い、誘電層４５２がドライＲＩＥ又はＫＯＨのようなウエットエッチでエッチされる。それから、シリコン基板が少なくとも３０ｎｍの深さに注意深くエッチされる。段差の角度は水平のシリコンの表面より計って３０度以上に保持されるべきであり、これは高注入効率を達成する為で、エレクトロンを水平方向にフローティングゲートへと注入する為である。この角度はＲＩＥにおけるエッチ条件を設定することでコントロール出来る。それからｎ−領域４０２は、チャンネルドレイン端４１５にヒ素、リンかアンチモンでセルフアライメントによって注入される。ｎ−領域の注入量は段差４１３上のチャンネルオキサイド厚さをコントロールし、良好のゲート酸化膜の質を保つ為に５Ｅ１９ｃｍ-3より少ない。ｎ−ジャンクションの構造は段差部チャンネル／ドレイン領域にセルフアラインと云う簡単なプロセスで達成出来る。フォトレジスト４６２と誘電体層４５２を除去した後、トンネルオキサイド４２０を熱成長させる。この段差部チャンネル／ドレイン形成後、普通のＥＥＰＲＯＭの工程が続けられる。
【００９５】
[簡単な段差形成法を用いたスタックゲートトランジスタの製造方法]
【００９６】
図４Ａに於けるトランジスタ４００ａと図６Ａのトランジスタ６００ａの形成方法を次に提供する。この２つのトランジスタの違いは、単にＮ−ドレインジャンクションにある。フローティングゲートからＮ−ドレインへのトンネル消去の為の高電圧の為、トランジスタ４００ａのＮ−ドレインジャンクションは６００ａのそれより深い。これはリンのような高拡散不純物の注入によって得られ、５Ｅ１３／ｃｍ２〜５Ｅ１４／ｃｍ２の量のリンを１００ＫｅＶ〜１８０ＫｅＶ のエネルギーで注入したものである。一方Ｎ−ドレイントランジスタ−６００ａはリンのイオン注入を３０ＫｅＶ〜１００ＫｅＶのエネルギーで作られる。トランジスタ６００ａにはＮ−ドレイン用にヒ素も使える。その時トランジスタ６００ａのＮドレインジャンクションの深さはヒ素のソースジャンクション位浅くなる。フローティングゲートポリシリコン４４０は熱成長させたトンネルオキサイド４２０上に堆積され、ポリシリコン層上に薄いオキサイドが成長される。それからフォトレジストマスク４６４がつけられ、図９Ｃに示されるようにフローティングゲートを隣のセルから分離させる。
【００９７】
ＯＮＯやナイトライドを加えたオキサイドのようなコンポジットの（合成の）誘電層４３０が堆積で作られ、その上に第２のコントロールゲートポリシリコン４４５を作る。誘電層４５５をコントロールゲートポリシリコン上に作成後、図９Ｄに於けるフォトレジストマスク４６６を使い、注意深くリアクティブイオンエッチングでコントロールゲートとフローティングゲートをエッチングする。その次にステップのソース／ドレインジャンクション領域にイオン注入をする。普通のＦＥＴ工程での側壁スペーサ形成、拡散アニーリング、パッシベーション、コンタクトホール穴開け、配線用の金属工程等が続く。こうして図に示されるスタックトランジスタ４００ａや図６Ａに示されるトランジスタ６００ａの最終的デバイス構造が得られる。
【００９８】
[簡単な段差形成法を用いたスプリットゲートトランジスタの製造方法]
【００９９】
段差部チャンネル形成後は段差部チャンネル／ドレインのあるスプリットゲートトランジスタ４００ｂと６００ｂの製造工程は一般的に作られているスプリットゲート工程と少しも異ならない。段差部チャンネル形成中はＮ−ドレインジャンクションの要求条件は２つのトランジスタで異なる。トランジスタ４００ｂのＮ−ドレインはフローティングゲートからＮ−ドレインへのトンネル消去のため高電圧用にデザインされており、その為トランジスタ−４００ｂのＮ−ドレインジャンクションは６００ｂのそれより深く、高拡散リンの注入によって得られるが、５Ｅ１３／ｃｍ3〜５Ｅ１４／ｃｍ3の量のリンを１００ＫｅＶ〜１８０ＫｅＶ間のエネルギーで注入する。一方トランジスタ６００ｂのＮ−ドレインは３０ＫｅＶ〜１００ＫｅＶと云ったリンイオン注入の小さいエネルギーによって形成される。トランジスタ６００ｂにはＮ−ドレインの為のヒ素を使っても良い。こうしてトランジスタ６００ｂのＮ−ドレインジャンクションの深さはヒ素ソースジャンクションと同じくらい浅い。
【０１００】
図１０Ｂに於いてフォトレジストマスク４６５がＮ＋ジャンクション形成のために使われる、そしてヒ素、リン或いはアンチモンの種類を使ったＮ＋イオンを注入する。そして隣接したセル間のフローティングゲートを図９Ｃのようにフィールドオキサイド上で分離する。チャンネル４１８上の薄いオキサイドを除去した後、スプリットゲートチャンネルゲートオキサイドとポリオキサイドを熱成長させる。それからＯＮＯやナイトライドオキサイドと云ったコンポジットの誘電層、その後図１０Ｃに示された第２コントロールゲートポリシリコン４４５が堆積される。４０４のＮ＋のイオン注入量は５Ｅ２０から５Ｅ２１ｃｍ-3云ったかなり高いものが選ばれているが、これはオキサイド４２４を図１０Ｃに於けるスプリットチャンネルゲート４１８上のゲート酸化膜４２８と比較しＮ＋拡散４０４上に厚く成長させる為である。
【０１０１】
誘電コンポジット層４３０（合成誘電層）とスプリットチャンネル領域４２８を作成後、コントロールゲートポリシリコンは除去され、フォトレジストマスクを使い注意深いリアクティブィオンエッチングによりコントロールゲートとフローティングゲートを同時にエッチングする。それから側壁スペーサ作成、拡散アニーリング、パッシベーション、コンタクトホール穴開けと配線メタライゼーション等の普通のＦＥＴ工程が続く。こうしてスプリットゲートトランジスタ（図４Ａの）４００ｂと図６Ａのトランジスタ６００ｂの最終的なデバイス構造が得られる。
【０１０２】
各々の方法により簡易な工程によりセルフアラインの拡散領域を持った高注入段差部チャンネル構造を持つトランジスタ４００ａ、４００ｂ、６００ａと６００ｂが得られる。一旦段差部チャンネル／ドレインが形成されると従来のスタックゲートトランジスタやスプリットゲートトランジスタの工程が続く。
【０１０３】
[大きな側面ゲートを持つ段差スプリットゲートトランジスタの製造および大きな側面ゲートを持つ段差スプリットゲートトランジスタの製造方法]
【０１０４】
スプリットゲートトランジスタ６００ｃの第２の製造方法は水平チャンネルとフローティングゲート下のオーバーラップしたＬｎの長さを正確にコントロールする方法である。２つの製造方法を次に説明する；第１は比較的に大きな水平チャンネルをフローティングゲートの下に作るもので、第２は水平チャンネルの長さが短いものである。図１１Ａ〜１１Ｇは、本発明の特徴に関連した段差部チャンネル／ドレイン構造のあるスプリットゲートトランジスタ６００ｃの製造方法のバリエーションを示す。ＬＯＣＯＳのデバイス分離又は浅いトレンチの分離の後、ワードラインゲート６４５（トランジスタ６００ｂに於けるスプリットゲートチャンネル６１８の機能にあたるもの）が図１１Ａに示されている。そこでポリシリコン６４５の高さは約２５０ｎｍから４００ｎｍの間で、ポリシリコンは１００から２００ｎｍの誘電層６５５で覆われている。ポリシリコンが定義された後薄いオキサイド（１０〜２０ｎｍ）６５６がポリ側壁上に熱成長され、その後薄いナイトライド６５７がＣＶＤ堆積によって作られる（図１１Ｂ）。フォトレジスト６６１はコンタクト領域を設定するのに使われる。フォトレジストマスクを使ってナイトライド膜６５７がＲＩＥによって等方的にエッチされ、Ｎ＋ソースジャンクションの為にヒ素等のイオンが注入される。フォトレジストを除去した後、図１１Ｃの側壁オキサイド（５０〜８０ｎｍ）６５８を反対側のポリシリコンゲート６４５の６５６のそれより数倍厚い熱酸化膜をコンタクトホール領域に選択的に熱成長させる。
【０１０５】
コンタクトホールの底部のオキサイドは垂直なＲＩＥによってエッチされる。その間、フローティングゲート側のナイトライド６５６が下部の酸化を防ぎジャンクションＮ＋６０４上の酸化膜のエッチ時のエッチストップともなる。ポリシリコン６７０は１８０〜２００ｎｍの厚さがあり、堆積された時点では図１１Ｄの点線で示される。
【０１０６】
フローティングゲート上の水平チャンネル長６１０を決める側壁スペーサ６７２を形成する為に垂直ドライエッチがなされる。０．３μｍのリソグラフィーが使われる時、ゲート幅とスペース６４５は０．３μｍであり、厚い側壁オキシデーション６５８の後のコンタクト穴は０．２５μｍ位である。それ故コンタクトホール６７１はポリシリコン６７０が１５０ｎｍより厚いときにはポリ側壁エッチ後でさえまだこのポリシリコンで完全に埋まっている。埋まったポリシリコンはセルフアラインしたコンタクトを形成するのに使われる。ポリシリコンスペーサを除去した後Ｎ−ドレイン６０２用のリンが１ｃｍ2につき１Ｅ１４−７Ｅ１５の量が５０．１００ＫｅＶで注入される。それから薄いナイトライド層６５７がポリスペーサ６７２をエッチマスクとして略垂直方向にエッチされる。ここに於ける断面は図１１Ｄのようになる。１回のポリシリコン堆積で水平チャンネル部を作ると同時に、コンタクト穴を埋めるセルフアラインしたボーダーレスコンタクトを提供することがこの工程のユニークな特徴の一つである。図１１Ｅのフォトレジスト６６２はセルフアラインで作られた側壁ポリシリコンの除去中コンタクトホール内のポリシリコンを守る為に使われる。側壁ポリシリコンをマスクとして薄いナイトライド６５７を除去する。つぎに薄いナイトライド６５７をマスクとして熱オキサイドの６５６を除去し、引き続き基板をドライエッチして約５０ｎｍの略垂直な段差を作る。次に熱オキサイドを形成、その後選択的且つ等方的に化学ドライエッチによりナイトライド６５７を除去する。この点で断面図が１１Ｅである。フォトレジスト６６２を除去した後オキサイド６５６はＨＦ液の薄い液でウエットエッチする。再び熱オキサイド（５０−１００ｎｍ）をチャンネル領域とポリシリコン６３０の側壁に成長させ（側壁ポリ上のオキサイドはシングルクリスタルシリコン基板上より少々厚めである）。このオキサイド層にＮ2Ｏ環境でナイトライド化を加えてその後酸化を繰り返してピンホールを最小にとどめる。
【０１０７】
ナイトライゼーションのかわりに薄いＣＶＤのナイトライド層（約６ｎｍ）を堆積しても良い。それからフローティングゲートポリシリコンをＣＶＤによりコンフォーマルに堆積し、図１１Ｆに示されるようにＲＩＥによって略垂直にエッチする。ポリシリコンの厚さが側壁の寸法を決め、それがフローティングゲートの長さを決める。ＣＶＤの厚さは大変正確にコントロールされ得るので（５％以内）水平チャンネル長とＬｎ長の寸法は非常に正確に設定される。この２つの側壁工程を使い正確にデザインゴールを満たすことが出来る。ナイトライデーションとポリの側壁オキサイド６３０上のナイトライド層の存在の目的はリテンションタイムをよくするためで、ワードゲート６４５とフローティングゲート６４０の間のリーク電流を減らす事にある。トンネル消去電圧減少のためにシリコンナイトライドをシリコンに富んだシリコンオキサイドに代えても良い。側壁ポリのフローティングゲートの隣接セル分離、コンタクトポリの分離は同時にフォトレジストマスク（従来のフローティングゲートＥＥＰＲＯＭ工程に使われるスリットマスクに相当）を使い図１１Ｈの６４０Ｓと６７１Ｓで示されるようにリアクティブイオンエッチにより分離される。 その後ポリシリコンフローティングゲートの熱酸化とＣＶＤオキサイドの堆積とナイトライドコンポジット層６２９が続く。コンポジット層６２９の目的はフローティングゲートポリシリコン６４０をコンタミネーションと湿気から守るためである。ここより普通の工程に入る：フォスフォシリケートガラス（ＰＳＧ）のようなパッシベーション層の堆積、ＣＭＰによる平坦化、コンタクトホールの穴開け、タングステンかアルミニウムか銅を使ったコンタクトホール埋め込み、そして配線用メタライゼーションである。この工程が終わった後の断面図を図１１Ｇに示す。図１１Ｈにメモリーセルを上から見た図を示す。この簡単なプロセスでセルフアラインで段差部チャンネル／ｎ−ドレイン領域の構造が達成できる。
【０１０８】
このようにしてチャンネル長、水平チャンネル及びスプリットゲートのフローティングゲート下の段差Ｎ−ドレインの長さを側壁技術を使って正確に細かく形成することが出来る。そしてフローティングゲート下の水平チャンネルを設定するために使われるポリシリコンはセルフアラインされるコンタクトホールを埋め込むためにも使われている。
【０１０９】
[小さな側面ゲートを持つ段差スプリットゲートトランジスタの製造方法]
【０１１０】
図１２Ａから図１２Ｃ迄に段差部チャンネル／ドレイン構造のあるスプリットゲートトランジスタ６００ｃのバリエーションの製造方法を示す。ここでフローティングゲート下の水平チャンネル長は１００ｎｍ以下で従来の水平チャンネル長（１５０ｎｍ以上）と比べて大変小さい。これらの２つのトランジスタの工程は大変似ている。
【０１１１】
ＬＯＣＯＳ分離か浅いトレンチ分離によるデバイス分離の後、ワードラインゲート６４５（トランジスタ６００ｂのスプリットゲートチャンネル６１８の機能に相当する）は図１１Ａに示されているように設定されているがポリシリコン６４５の高さは約２５０ｎｍから４００ｎｍの間である。そのポリシリコンは１００から２００ｎｍの誘電層６５５で覆われている。そして薄い酸化膜（１０−２０ｎｍ）６５６がポリシリコン側壁上に熱成長され、薄いシリコンナイトライド６５７が図１１Ｂで示されるようにＣＶＤで堆積される。ここでナイトライドの厚さが水平チャンネルの長さ（１００ｎｍ以下）を決定する。フォトレジスト６６１はコンタクト領域を保護するのに使用される。フォトレジストマスクを使ってナイトライド膜６５７はＲＩＥにより等方的にエッチされヒ素等のイオンが注入されてＮ＋ソースジャンクションを形成する。
【０１１２】
フォトレジストを除去した後側壁オキサイド（５０−８０ｎｍ）、図１１Ｃの６５８は反対側のポリシリコンゲート６４５の６５６より数倍厚いコンタクト領域に選択的に熱成長させる。コンタクトホールの底のオキサイドはＲＩＥで略垂直にエッチされる。その間ナイトライド６５７がその他の領域の酸化を防ぐと共にジャンクションＮ＋６０４上のオキサイドのエッチング中のエッチストップともなる。そして図１１Ｄの点線で示されるように１８０−２００ｎｍ厚のポリシリコン６７０が堆積される。側壁スペーサ６７２を形成するため方向性のドライエッチをする。０．３μｍリソグラフィーを使うとゲート幅とスペース６４５が０．３μｍになる。それで厚い側壁オキシデーション６５８の後のコンタクトホールは約０．２５μｍになる。それでコンタクトホール６７１はポリシリコン６７０が１５０ｎｍ以上であればポリ側壁エッチの後、まだ完全に埋め込まれている。この埋め込まれたポリシリコンはセルフアラインコンタクトを形成するのに使われる。フォトレジスト６６２は側壁ポリシリコンを除去する時にコンタクトホールの中のポリシリコンを守るために提供されている。そしてナイトライド６５７が略垂直にエッチされ図１２Ｂの点線で示されたナイトライドスペーサが層６５６の下の熱オキサイドの設定に使われる。それからナイトライド６５７が選択的に化学ドライエッチによって除去される。ナイトライドスペーサの設定後にＮ−ドレイン６０２の為にリンがｃｍ2に付き１Ｅ１４．７Ｅ１５の間のドーズ量で５０−１００ＫｅＶのエネルギーで注入される。シリコンの基板のドライエッチを続けて５０ｎｍの段差を作る。Ｎ−ドレインのイオン注入は段差形成後でも良い。ここでの断面図が図１２Ｂである。フォトレジスト６６２を除去した後オキサイド６６５は薄められたＨＦバッファー液でウエットエッチされる。熱酸化膜（５０−１００ｎｍ）はチャンネル領域上と側壁ポリシリコン６３０に成長させられる。（ポリ上の側壁酸化膜はシングルクリスタルシリコン基板上より少々厚めである。）
【０１１３】
オキサイド層はＮ2Ｏ環境でナイトライド化されオキシデーションを繰り返しピンホールを最小限にとどめる。ナイトライドの代わりに薄いＣＶＤのシリコンナイトライド層（約６ｎｍ）にしても良い。それからフローティングゲートポリシリコンが図１２Ｃに示されるようにＣＶＤでコンフォーマルに堆積され、その後ＲＩＥによる略垂直なエッチをほどこす。ポリシリコンの厚さが側壁の寸法をコントロールし、側壁の寸法がフローティングゲート長をコントロールする。ＣＶＤの厚さは（５％以内）大変正確にコントロールされるので、ナイトライドとポリシリコンのＣＶＤを使う２つの側壁工程により水平チャンネルの長さとＬｎの長さを大変正確に設定することが出来る。窒化とポリ側壁オキサイド６３０上のナイトライド層を作る目的はワードゲート６４５とフローティングゲート６４０の間のリーク電流を減少し、リテンションタイムを良くすることにある。窒化膜はトンネル消去電圧を減らす為にシリコンに富んだオキサイドに変えても良い。側壁ポリエッチの後フローティングゲートと隣接のセル間のコンタクトポリは同時にフォトレジストマスクを使って（従来のＥＥＰＲＯＭフローティングゲート工程に使われるスリットマスクのように）図１１Ｈの６４０Ｓと６７１Ｓに示される様に注意深いリアクティブイオンエッチで分離する。それからポリシリコンフローティングゲートの熱酸化とナイトライドコンポジット層６２９が続く。コンポジット層６２９の目的はフローティングゲートポリシリコン６４０をコンタミネーションと湿気から守る事である。
【０１１４】
それから普通の工程が続く：ＰＳＧの様なパッシベーション層の堆積、ＣＭＰによる平坦化、コンタクトホールの穴埋め、そして配線金属工程である。そのメモリーセルを上から見るとちようど図１０Ｈの様に見える。こうしてセルフアラインで水平段差部チャンネル／ｎ−ドレイン領域を達成できる。
【０１１５】
こうしてチャンネル長とスプリットゲートのフローティングゲート下の水平チャンネル長とＮ−ドレイン長は２つの側壁技術を使って正確に設定できる。ポリシリコンで埋め込まれたセルフアラインしたコンタクトも提供されている。
【０１１６】
[トレンチスプリットゲートトランジスタの製造方法]
【０１１７】
図１３Ａから図１３Ｇはトランジスタ−６００ｄと６００ｅの製造方法を示すが６００ｅはトランジスタ−６００ｄのバリエーションである。デバイス分離形成（浅いトレンチかＬＯＣＯＳ）直後、図１３Ａに示されたデバイス領域に５０ｎｍ厚のナイトライド層６５２がまだ残っている。このナイトライド層のソース６０４とドレイン６０６領域（図１３Ｂ）はフォトレジストマスクを使って除去される。それから窒化膜より少し厚めにＣＶＤ酸化膜を図１３Ｃの点線で示すように堆積してＣＭＰをする。平坦化は拡散層上の穴を埋め少なくとも５０ｎｍの厚さのオキサイドを提供する。段差領域に埋め込みフローティングゲートを形成するために図１３Ｄで示されるようにフォトレジストマスク６６２を使ってフローティングゲート領域を露出し緩やかなＲＩＥでシリコンを１００ｎｍ〜３００ｎｍエッチする。複数のヒ素注入を違った量、注入の傾斜角度を調整しながら浅いジャンクション６０３を達成する。段差側壁６１３では、１Ｅ１７ｃｍ3から５Ｅ１７ｃｍ3の間の表面濃度になり段差６０２の底面ではもっと高い添加レベルを持つが、それは５Ｅ１９ｃｍ3以下である。オプションとして水平面と段差面の角に於ける電界を高くする為に浅いヒ素化側壁ジャンクションよりも少し深めにボロンヘイローを注入しても良く、その場合ここが注入点になる。
【０１１８】
フォトレジストマスク６６２除去後は段差シリコン表面をクリーンにし、図１３Ｅに示される様に薄い７〜１２ｎｍの酸化膜を熱成長させる。それからポリシリコン層を段差の深さより少し厚めにすべきだが図１３Ｅの点線で示されるようにＣＶＤでコンフォーマルに堆積する。そのポリシリコン層は化学研磨（ＣＭＰ）によって平坦化されドライＲＩＥによって表面を少しだけ低くする。図１３Ｅの段差領域の残りの埋め込まれたポリシリコンはフローティングゲートになる。薄い酸化膜を熱成長させた後窒化膜６５２をリン酸（フォスフォリックアシッド）か化学研磨で選択的に除く。表面をクリーンにした後、酸化膜６２８（７ｎｍ〜１５ｎｍ厚）を選択チャンネルゲート６１８とフローティングゲート上のカプリングオキサイド６３０上に熱成長する。ポリシリコン上の酸化膜６３０はシリコン基板上の酸化膜より少し厚めである。これはポリシリコンのドーピングの成長率が高い為である。酸化膜はＮＯ環境で窒化され、ピンホールを最小限にとどめる為にもう一度軽く酸化を繰り返す。窒化のかわりにＣＶＤでナイトライド層（約６ｎｍ）又はシリコンリツチオキサイドを図１３Ｆに示すように堆積しても良い。選択ゲートのポリシリコンはＣＶＤでコンフォーマルに堆積する。図１３Ｇに示すように隣接したＳＴＩ領域上で選択ゲートを分離する為にポリシリコン層をエッチする。このようにしてメモリートランジスタ６００ｄが得られる。それからパッシベーション、コンタクトホール設定、配線と云った普通のＦＥＴ工程が続く。上から見たメモリーセルが図１３Ｈである。同じ工程を使い前記のデザインのＮ＋ドレイン形成部分を除くと高集積のセル６００ｅのバリエーションが得られる。高集積のメモリーアレイは多くの６００ｅタイプのトランジスタをへいれつに並べることにより実現できる。
【０１１９】
【発明の効果】
チャンネルホツトエレクトロンの速度方向の水平面に対し、略垂直にフローティングゲートを置くと同時に略垂直面の段差部チャンネルの不純物分布を最適化した、段差トランジスタ構造を構成することにより、段差ゲートとドレイン電圧の水平電界相乗効果と非散乱直進注入はエレクトロンのフローティングゲートへの注入効率を著しく高める事が出来る。それは低電圧、高速のＥＥＰＲＯＭ、Ｆｌａｓｈメモリーに応用され得るが、ビット線の電圧選択時に同時に書き込み消去も出来るＮＶＲＡＭをも可能とする。
【０１２０】
【図面の簡単な説明】
【図１Ａ】 チャンネルホットエレクトロンをフローティングゲートに注入してプログラムする従来のＥＰＲＯＭセルの断面図である。
【図１Ｂ】 従来技術によるスプリットＥＰＲＯＭセルの断面図であり、チャンネルホットエレクトロンをフローティングゲートへ注入することによりプログラムされる。
【図２】 従来技術によるスタックＥＰＲＯＭセルの断面図であり、「ラッキーエレクトロンモデル」のフローティングゲートへのチャンネルホットエレクトロン注入の説明に使われている。
【図３Ａ】 従来技術によるスタックＥＥＰＲＯＭセルの断面図であり、フローティングゲートからソース領域へのエレクトロンのトンネリングによって消去する。
【図３Ｂ】 従来技術のトリプルポリシリコンフラッシュＥＥＰＲＯＭの断面図であり、フローティングゲートから消去ゲートへのトンネリングによって消去する。
【図４Ａ】 第１特徴に関連する段差部チャンネル／ドレイン構造のあるスタックゲートＥＥＰＲＯＭセルの断面図（その１）であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図４Ｂ】 第１特徴に関連する段差部チャンネル／ドレイン構造のあるスタックゲートＥＥＰＲＯＭセルの断面図（その２）であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図４Ｃ】 段差の角度測定図であり、集積度を考慮に入れる為チャンネルシリコン表面より測って３０度以上が適切な角度である。
【図５Ａ】 第２の特徴に関連する段差部チャンネル／ドレイン構造を持つシングルポリシリコンＥＰＲＯＭセルの断面図であり、チャンネルホットエレクトロンはエレクトロンの進行方向へ略垂直に存在するフローティングゲートへと真っ直ぐに側壁チャンネルオキサイドを通って注入される。
【図５Ｂ】 キャパシターの断面図であり、ポリシリコンゲートは図５ＡのＥＰＲＯＭセルのフローティングゲートポリシリコンに電気的に接続されコントロール／セレクトゲートの機能を提供する。
【図５Ｃ】 ＥＰＲＯＭメモリーセルの断面図であり、図５ＡのＥＰＲＯＭトランジスタ５００ａがメモリートランジスタの選択機能を提供する普通のＦＥＴトランジスタ５００ｃに直列につながれている。
【図６Ａ】 第４の特徴に関連する段差部チャンネル／重複ドレインの大きい構造をもつスタックＥＥＰＲＯＭセルの断面図に於いてトンネル消去を行うものである。フローティングゲート上のエレクトロンは段差部チャンネルオキサイドを通じて進行方向に真っ直ぐに注入される第１特徴に加えてフローティングゲート上のエレクトロンはフローティングゲートからコントロールゲートへのトンネリングによって除去される。
【図６Ｂ】 第４特徴に関連する段差部チャンネル／大重複ドレイン構造のあるスプリットゲートＥＥＰＲＯＭの断面図においてトンネル消去を行うものである。ここでフローティングゲート上のエレクトロンはトンネリングによりフローティングゲートからコントロールゲートへと除去される。又このトランジスタは第５の特徴である適切なデザインと条件により不揮発性ＲＡＭとして動作する。
【図６Ｃ】 段差部チャンネルを持つ他のスプリットゲートＥＥＰＲＯＭセル構造の断面図であり、図６Ｂのトランジスタ６００ｂと同一の動作機能を持つバリエーションである。
【図６Ｄ】 段差部チャンネルのある図６Ｂのダブルポリシリコンスプリットゲートトランジスタのバリエーション（その１）である。
【図６Ｅ】 段差部チャンネルのある図６Ｂのダブルポリシリコンスプリットゲートトランジスタのバリエーション（その２）である。
【図７Ａ】 図６Ａ、６Ｂ、６Ｃ、６Ｄ、６Ｅのトランジスタの簡略化されたキャパシタンスモデルでポリトンネル消去ＥＥＰＲＯＭと不揮発性ＲＡＭの動作の説明の為のものである。
【図７Ｂ】 第５の特徴に関連する不揮発性ＲＡＭの「０」と「１」との書き込みの電圧条件の例を示すテーブルである。
【図８Ａ】 トリプルポリシリコンスプリットゲートＥＥＰＲＯＭセルの断面図であり、第６の特徴に関連するフローティングゲートにおいて段差の長いチャンネルをもち、チャンネルホットエレクトロンはエレクトロンの直進行方向に略垂直なチャンネルオキサイドを通ってフローティングゲートへ注入される。フローティングゲートのエレクトロンはトンネリングによってフローティングゲートからドレイン拡散或いはフローティングゲートから選択ゲートへと除かれる。
【図８Ｂ】 トリプルポリシリコンスプリットゲートＥＥＰＲＯＭセルの断面であり、図８Ａのトランジスタのバリエーションであり、第６の特徴に関連する普通ゲート用の段差部チャンネルであり、ここでもホットエレクトロンは真っ直ぐに進行方向のフローティングゲートへと水平チャンネルオキサイドを通して注入される。フローティングゲートのエレクトロンはフローティングゲートからドレイン拡散へとトンネリングによって除去される。
【図９Ａ】 第７の特徴に於いて段差部チャンネル形成段階中にセルフアラインのドレインｎ−拡散をつくる工程を示す断面図（その１）である。
【図９Ｂ】 第７の特徴に於いて段差部チャンネル形成段階中にセルフアラインのドレインｎ−拡散をつくる工程を示す断面図（その２）である。
【図９Ｃ】 図４Ａ、図５Ａ、図６Ａの生産工程の色々な段階のスタックゲートセル形成の断面図（その１）である。
【図９Ｄ】 図４Ａ、図５Ａ、図６Ａの生産工程の色々な段階のスタックゲートセル形成の断面図（その２）である。
【図１０Ａ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その１）である。
【図１０Ｂ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その２）である。
【図１０Ｃ】 図４Ｂ、図６Ｂの生産工程の色々な段階のスプリットゲートセル形成の断面図（その３）である。
【図１１Ａ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その１）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｂ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その２）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｃ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その３）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｄ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その４）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｅ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その５）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｆ】 図６Ｃのスプリットゲート形成中の各生産工程中の断面図（その６）であり、フローティングゲート幅は少なくとも１５０ｎｍある。
【図１１Ｇ】 図１１Ｈのライン１１Ｇ−１１Ｇ’に沿った断面図である。
【図１１Ｈ】 段差注入チャンネルのあるスプリットゲートトランジスタを上から見た図である。
【図１２Ａ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その１）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１２Ｂ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その２）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１２Ｃ】 図６Ｃのスプリットゲートトランジスタ形成生産工程の色々な段階に於ける断面図（その３）であり、水平フローティングチャンネルは１００ｎｍ以下である。
【図１３Ａ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その１）である。
【図１３Ｂ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その２）である。
【図１３Ｃ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その３）である。
【図１３Ｄ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その４）である。
【図１３Ｅ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その５）である。
【図１３Ｆ】 トランジスタ６００ｄとトランジスタ６００ｅの生産工程の色々な段階に於ける断面図（その６）である。
【図１３Ｇ】 図１３Ｈのライン１３Ｇ−１３Ｇ’に沿った断面図である。
【図１３Ｈ】 工程完了後のメモリーアレイのトランジスタ６００ｄを上方から見た図である。
Claims (1)
- ソースとドレインとの間のチャンネル領域に形成された段差部上にフローティングゲートが形成され、このフローティングゲートのソース側にワードゲートが隣接し、前記フローティングゲート下に段差部チャンネルを挟んでソース側に上部水平チャンネルが隣接配置され、ドレイン側に下部水平チャンネルが隣接配置された基板と、
前記チャンネル領域とフローティングゲートとの間に形成された誘電膜とを含み、
ワードゲートからチャンネル領域に注入されたエレクトロンが上部水平チャンネルにより加速され、段差部チャンネル表面の誘電膜を通過してフローティングゲートの段差部分に注入され、
前記ドレイン領域がソース領域よりも低い位置にあり、
前記下部水平チャンネルがN型にドープされ、
前記上部水平チャンネルのチャンネル長が１００nm以下であり、
前記段差部チャネルの水平面との角度が３０度である不揮発性半導体記憶装置の製造方法であって、
基板上に誘電膜を介して形成されたワードゲートの表面に酸化膜を形成する手順と、
前記ワードゲートを含む基板表面に窒化膜を堆積させる手順と、
前記窒化膜の表面にポリシリコンを堆積させる手順と、
前記ポリシリコンをエッチングして、前記ワードゲートの側面に前記ポリシリコンのサイドウォールを形成する手順と、
前記サイドウォールをマスクとして前記酸化膜をエッチングし、さらに基板表面をエッチングして前記ソース領域よりも低いドレイン領域を形成する手順と、
前記サイドウォールを除去する手順と、
基板表面にフローティングゲート用の膜を堆積する手順と、
前記フローティングゲート用の膜をエッチングして、前記ワードゲートの側面にサイドウォール状のフローティングゲートを、前記段差部チャネルを覆うように形成する手順とを含む不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05122098A JP4367979B2 (ja) | 1998-01-27 | 1998-01-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05122098A JP4367979B2 (ja) | 1998-01-27 | 1998-01-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220044A JPH11220044A (ja) | 1999-08-10 |
| JP4367979B2 true JP4367979B2 (ja) | 2009-11-18 |
Family
ID=12880859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05122098A Expired - Lifetime JP4367979B2 (ja) | 1998-01-27 | 1998-01-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4367979B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6345000B1 (en) | 1997-04-16 | 2002-02-05 | Sandisk Corporation | Flash memory permitting simultaneous read/write and erase operations in a single memory array |
| US6303438B1 (en) | 1998-02-02 | 2001-10-16 | Matsushita Electric Industrial Co., Ltd. | Method for manufacturing a nonvolatile semiconductor memory device having increased hot electron injection efficiency |
| JP3971873B2 (ja) | 1999-09-10 | 2007-09-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP4547749B2 (ja) * | 1999-09-29 | 2010-09-22 | ソニー株式会社 | 不揮発性半導体記憶装置 |
| JP2002305258A (ja) * | 2001-04-05 | 2002-10-18 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| TW546840B (en) | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| JP2003092367A (ja) * | 2001-09-19 | 2003-03-28 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2004072060A (ja) * | 2001-11-22 | 2004-03-04 | Innotech Corp | トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法 |
| US7411246B2 (en) | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| US6952034B2 (en) | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| JP2006310562A (ja) * | 2005-04-28 | 2006-11-09 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| JP4915904B2 (ja) * | 2006-02-16 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| KR100780866B1 (ko) | 2006-12-14 | 2007-11-30 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| WO2010082328A1 (ja) * | 2009-01-15 | 2010-07-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1998
- 1998-01-27 JP JP05122098A patent/JP4367979B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11220044A (ja) | 1999-08-10 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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