JP2003092367A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 低電圧ＥＥＰＲＯＭなどの構成において、ト
ランジスタのフローティングゲートをスプリットゲート
の側壁部に一旦形成し、その後、フローティングゲート
を必要としない周辺部のトランジスタにおいて、形成し
たフローティングゲートを除去する場合、一旦インプラ
されたフローティングゲートを、ＷＥＴ又はドライの各
方法によって容易にエッチングすることはできない。 【解決手段】 スプリットゲート１の側壁部に、薄い酸
化膜３及びＮＳＧ膜２を介してフローティングゲート５
を形成し、このフローティングゲートが不要な回路部に
おいて、ＢＡＲＫ膜６をマスクとしてフローティングゲ
ート５を除去する。
ランジスタのフローティングゲートをスプリットゲート
の側壁部に一旦形成し、その後、フローティングゲート
を必要としない周辺部のトランジスタにおいて、形成し
たフローティングゲートを除去する場合、一旦インプラ
されたフローティングゲートを、ＷＥＴ又はドライの各
方法によって容易にエッチングすることはできない。 【解決手段】 スプリットゲート１の側壁部に、薄い酸
化膜３及びＮＳＧ膜２を介してフローティングゲート５
を形成し、このフローティングゲートが不要な回路部に
おいて、ＢＡＲＫ膜６をマスクとしてフローティングゲ
ート５を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に製造過程におけるフローティングゲー
トの形成及び、除去の方法に関する。
方法に関し、特に製造過程におけるフローティングゲー
トの形成及び、除去の方法に関する。
【０００２】
【従来の技術】従来、低電圧ＥＥＰＲＯＭなどの構成に
おいて、図６に示すように、トランジスタ１００のフロ
ーティングゲート１０１がスプリットゲート１０２の側
壁に形成されるが、スプリットゲートをフローティング
ゲートの片側にのみ生成する場合、先ず図７（ａ）に示
すようにスプリットゲート１０２を形成して薄い酸化膜
を形成した後Ｐｏｌｙを生成させる。
おいて、図６に示すように、トランジスタ１００のフロ
ーティングゲート１０１がスプリットゲート１０２の側
壁に形成されるが、スプリットゲートをフローティング
ゲートの片側にのみ生成する場合、先ず図７（ａ）に示
すようにスプリットゲート１０２を形成して薄い酸化膜
を形成した後Ｐｏｌｙを生成させる。
【０００３】従って、Ｎ＋上においてもＰｏｌｙＳｉが
生成されるため、スプリットゲート上の酸化膜をエッチ
ングせずに、Ｎ＋上の酸化膜のみ選択的に、スプリット
ゲートの高さ分の膜厚２５０ｎｍから４００ｎｍ程度ま
でのＰｏｌｙをエッチングする必要がある。
生成されるため、スプリットゲート上の酸化膜をエッチ
ングせずに、Ｎ＋上の酸化膜のみ選択的に、スプリット
ゲートの高さ分の膜厚２５０ｎｍから４００ｎｍ程度ま
でのＰｏｌｙをエッチングする必要がある。
【０００４】また、図７に示す大きな側面ゲートを持つ
スプリットゲートトランジスタ１００の製造方法におい
て、同図（ａ）に示すようにスプリットゲート１０２上
に誘電層１０３を１００ｎｍから２００ｎｍ程度形成し
てスプリットゲートをエッチングし、同図（ａ）に示す
ように更に薄い酸化膜１０４及びＳｉＮ膜１０５を生成
させた後、同図（ｃ）に示すようにＰｏｌｙＳｉ１０６
を形成し、ドライエッチチングすることによりＰｏｌｙ
を形成している。
スプリットゲートトランジスタ１００の製造方法におい
て、同図（ａ）に示すようにスプリットゲート１０２上
に誘電層１０３を１００ｎｍから２００ｎｍ程度形成し
てスプリットゲートをエッチングし、同図（ａ）に示す
ように更に薄い酸化膜１０４及びＳｉＮ膜１０５を生成
させた後、同図（ｃ）に示すようにＰｏｌｙＳｉ１０６
を形成し、ドライエッチチングすることによりＰｏｌｙ
を形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、普通の
エッチャによるドライエッチングによって、このエッチ
ングを行うと、スプリットゲート上の酸化膜が持たずに
スプリットゲートがエッチングされ、またウェットエッ
チでエッチングを行った場合、スプリットゲートまでエ
ッチッグが及ぶことはないが、フローティングゲートが
片側のみに形成されることはない。
エッチャによるドライエッチングによって、このエッチ
ングを行うと、スプリットゲート上の酸化膜が持たずに
スプリットゲートがエッチングされ、またウェットエッ
チでエッチングを行った場合、スプリットゲートまでエ
ッチッグが及ぶことはないが、フローティングゲートが
片側のみに形成されることはない。
【０００６】また、図７（ｃ）において、２つのスプリ
ットゲート間の（Ｎ＋）上のＰｏｌｙに関しては、スリ
ット幅とＰｏｌｙ生成膜厚、及びＳｉ上のＰｏｌｙ生成
と酸化膜上のＰｏｌｙ生成では、膜生成速度及び膜質が
異なり、良好に埋め込まれたとしても、Ｎ＋上のＰｏｌ
ｙは、下地Ｓｉと反応して良好なＮ＋領域が形成される
ことがない。
ットゲート間の（Ｎ＋）上のＰｏｌｙに関しては、スリ
ット幅とＰｏｌｙ生成膜厚、及びＳｉ上のＰｏｌｙ生成
と酸化膜上のＰｏｌｙ生成では、膜生成速度及び膜質が
異なり、良好に埋め込まれたとしても、Ｎ＋上のＰｏｌ
ｙは、下地Ｓｉと反応して良好なＮ＋領域が形成される
ことがない。
【０００７】また、このようなＥＥＰＲＯＭの周辺部の
トランジスタにおいては、フローティングゲートが必要
ない場合、一旦形成したフローティングゲートを除去す
る必要があるが、一旦インプラされたフローティングゲ
ートを、ＷＥＴ又はドライの各方法によって容易にエッ
チングすることはできない。
トランジスタにおいては、フローティングゲートが必要
ない場合、一旦形成したフローティングゲートを除去す
る必要があるが、一旦インプラされたフローティングゲ
ートを、ＷＥＴ又はドライの各方法によって容易にエッ
チングすることはできない。
【０００８】
【課題を解決するための手段】請求項１の半導体素子の
製造方法は、複数のトランジスタを有する半導体素子の
製造方法であって、スプリットゲートの側壁部に薄い酸
化膜及び窒化膜を形成する工程と、前記側壁部に前記酸
化膜及び窒化膜を介してフローティングゲートを形成す
る工程と、前記フローティングゲートが不要な回路部に
おいて、ＢＡＲＣ膜をマスクとして前記フローティング
ゲートを除去する工程とを有することを特徴とする半導
体素子の製造方法。
製造方法は、複数のトランジスタを有する半導体素子の
製造方法であって、スプリットゲートの側壁部に薄い酸
化膜及び窒化膜を形成する工程と、前記側壁部に前記酸
化膜及び窒化膜を介してフローティングゲートを形成す
る工程と、前記フローティングゲートが不要な回路部に
おいて、ＢＡＲＣ膜をマスクとして前記フローティング
ゲートを除去する工程とを有することを特徴とする半導
体素子の製造方法。
【０００９】請求項２の半導体素子の製造方法は、請求
項１記載の半導体素子の製造方法において、前記フロー
ティングゲートを除去する工程が、前記バーク膜を、前
記フローティングゲートが露出するまでエッチングする
工程と、該バーク膜をマスクとし、等方性のドライエッ
チャである（ＣＦ４＋ＣＬ ２＋Ｏ２）系の混合ガスによ
ってエッチングを行い、露出した前記フローティングゲ
ートを除去する工程とを有することを特徴とする。ま
た、請求項３の半導体素子の製造方法は、請求項２記載
の半導体素子の製造方法の前記混合ガスにおいて、ＣＦ
４を７５cc／ｍｉｎから１７５cc／ｍｉｎの間の流量、
ＣＬ２を０cc／ｍｉｎから８０cc／ｍｉｎの間の流量、
Ｏ２を３０cc／ｍｉｎから１２５cc／ｍｉｎの間の流量
とし、且つ前記スプリットゲート上に形成される誘電層
膜のエッチングレートに対する前記フローティングゲー
トのエッチングレートの比を所定の選択比に設定した条
件のもとに、前記フローティングゲート下の酸化膜をエ
ッチングすることなく該フローティングゲートのみをエ
ッチングする所定のエッチング時間だけエッチングする
ことを特徴とする。
項１記載の半導体素子の製造方法において、前記フロー
ティングゲートを除去する工程が、前記バーク膜を、前
記フローティングゲートが露出するまでエッチングする
工程と、該バーク膜をマスクとし、等方性のドライエッ
チャである（ＣＦ４＋ＣＬ ２＋Ｏ２）系の混合ガスによ
ってエッチングを行い、露出した前記フローティングゲ
ートを除去する工程とを有することを特徴とする。ま
た、請求項３の半導体素子の製造方法は、請求項２記載
の半導体素子の製造方法の前記混合ガスにおいて、ＣＦ
４を７５cc／ｍｉｎから１７５cc／ｍｉｎの間の流量、
ＣＬ２を０cc／ｍｉｎから８０cc／ｍｉｎの間の流量、
Ｏ２を３０cc／ｍｉｎから１２５cc／ｍｉｎの間の流量
とし、且つ前記スプリットゲート上に形成される誘電層
膜のエッチングレートに対する前記フローティングゲー
トのエッチングレートの比を所定の選択比に設定した条
件のもとに、前記フローティングゲート下の酸化膜をエ
ッチングすることなく該フローティングゲートのみをエ
ッチングする所定のエッチング時間だけエッチングする
ことを特徴とする。
【００１０】また、請求項４の半導体素子の製造方法
は、請求項３記載の半導体素子の製造方法において、前
記所定のエッチング時間を４０秒としたことを特徴とす
る。
は、請求項３記載の半導体素子の製造方法において、前
記所定のエッチング時間を４０秒としたことを特徴とす
る。
【００１１】また、請求項５の半導体素子の製造方法
は、請求項１記載の半導体素子の製造方法において、前
記スプリットゲート上に、誘電層膜としてＮＳＧ膜を形
成したことを特徴とする。請求項６の半導体素子の製造
方法は、請求項１記載の半導体素子の製造方法におい
て、前記スプリットゲート上に、誘電層膜としてＳｉＮ
膜を形成したことを特徴とする。また、請求項７の半導
体素子の製造方法は、請求項３記載の半導体素子の製造
方法において、前記誘電層膜をＮＳＧ膜として前記選択
比を２０以上としたことを特徴とする。また、請求項８
の半導体素子の製造方法は、請求項３記載の半導体素子
の製造方法において、前記誘電層膜をＳｉＮ膜として前
記選択比を１．５以上としたことを特徴とする。また、
請求項９の半導体素子の製造方法は、請求項１記載の半
導体素子の製造方法において、前記ＢＡＲＣ膜の膜厚を
１３０ｎｍ〜２００ｎｍの範囲に設定したことを特徴と
する。
は、請求項１記載の半導体素子の製造方法において、前
記スプリットゲート上に、誘電層膜としてＮＳＧ膜を形
成したことを特徴とする。請求項６の半導体素子の製造
方法は、請求項１記載の半導体素子の製造方法におい
て、前記スプリットゲート上に、誘電層膜としてＳｉＮ
膜を形成したことを特徴とする。また、請求項７の半導
体素子の製造方法は、請求項３記載の半導体素子の製造
方法において、前記誘電層膜をＮＳＧ膜として前記選択
比を２０以上としたことを特徴とする。また、請求項８
の半導体素子の製造方法は、請求項３記載の半導体素子
の製造方法において、前記誘電層膜をＳｉＮ膜として前
記選択比を１．５以上としたことを特徴とする。また、
請求項９の半導体素子の製造方法は、請求項１記載の半
導体素子の製造方法において、前記ＢＡＲＣ膜の膜厚を
１３０ｎｍ〜２００ｎｍの範囲に設定したことを特徴と
する。
【００１２】請求項１０の半導体素子の製造方法は、ト
ランジスタのスプリットゲートの片側の側壁部にのみフ
ローティングゲートを形成する半導体素子の製造方法で
あって、２００ｎｍから４００ｎｍ程度のスプリットゲ
ート膜を薄いＳｉＯ２上に生成する工程と、前記スプリ
ットゲート膜上に酸化膜を１００ｎｍ程度生成させ、更
にその上層にＣＶＤ法によりＳｉＮ膜を２０ｎｍ程度生
成させる工程と、レジストマスクを介して前記ＳｉＮ膜
の所定領域のみのエッチングを行う工程と、後にドレイ
ン領域となる領域及び前記ＳｉＮ膜上をレジストマスク
で覆い、ドライエッチングによって前記ＮＳＧ膜及びス
プリットゲート膜の所定領域をエッチングする工程と、
薄い酸化膜及びＳｉＮ膜を生成し、その上層に５０ｎｍ
程度のＰｏｌｙ膜を生成してドライエッチングを行なう
と共に、ｐ領域及びｎ領域を形成する工程と、下地Ｓｉ
Ｎ膜をエッチングしないように、ＷＥＴにて５０ｎｍの
Ｐｏｌｙ膜を除去する工程と、前記除去したＰｏｌｙ膜
の下部にあるＳｉＮ膜及びＳｉＯ２膜を除去する工程
と、再度ＳｉＯ２膜を生成させてＰｏｌｙ膜を１００ｎ
ｍ程度生成させ、ドライエッチングを行う工程と、ドレ
イン領域を開口させるためレジストマスクにてＰｏｌｙ
膜、ＳｉＯ２膜、及びスプリットゲート膜をエッチング
する工程とを有することを特徴とする。
ランジスタのスプリットゲートの片側の側壁部にのみフ
ローティングゲートを形成する半導体素子の製造方法で
あって、２００ｎｍから４００ｎｍ程度のスプリットゲ
ート膜を薄いＳｉＯ２上に生成する工程と、前記スプリ
ットゲート膜上に酸化膜を１００ｎｍ程度生成させ、更
にその上層にＣＶＤ法によりＳｉＮ膜を２０ｎｍ程度生
成させる工程と、レジストマスクを介して前記ＳｉＮ膜
の所定領域のみのエッチングを行う工程と、後にドレイ
ン領域となる領域及び前記ＳｉＮ膜上をレジストマスク
で覆い、ドライエッチングによって前記ＮＳＧ膜及びス
プリットゲート膜の所定領域をエッチングする工程と、
薄い酸化膜及びＳｉＮ膜を生成し、その上層に５０ｎｍ
程度のＰｏｌｙ膜を生成してドライエッチングを行なう
と共に、ｐ領域及びｎ領域を形成する工程と、下地Ｓｉ
Ｎ膜をエッチングしないように、ＷＥＴにて５０ｎｍの
Ｐｏｌｙ膜を除去する工程と、前記除去したＰｏｌｙ膜
の下部にあるＳｉＮ膜及びＳｉＯ２膜を除去する工程
と、再度ＳｉＯ２膜を生成させてＰｏｌｙ膜を１００ｎ
ｍ程度生成させ、ドライエッチングを行う工程と、ドレ
イン領域を開口させるためレジストマスクにてＰｏｌｙ
膜、ＳｉＯ２膜、及びスプリットゲート膜をエッチング
する工程とを有することを特徴とする。
【００１３】請求項１１の半導体素子の製造方法は、請
求項１０記載の半導体素子の製造方法の前記ドライエッ
チングを行う工程において、スプリットゲート上のＳｉ
Ｎ膜の上面と同じ高さになるまでＰｏｌｙ膜をエッチン
グし、前記ドレイン領域を開口させる工程において、Ｃ
Ｌ２系ガスにてＰｏｌｙをドライエッチングし、次にＰ
ｏｌｙで覆われていないＳｉＯ２膜がなくなるまでエッ
チングし、次にＰｏｌｙで覆われていたＳｉＯ２膜を、
２００ｎｍ／ｍｉｎ程度のエッチング速度で１０〜２０
秒程度ドライエッチングすることを特徴とする。また、
請求項１２の半導体の製造方法は、請求項１０記載の半
導体の製造方法の前記ドレイン領域を開口させる工程に
おいて、ＢＡＲＣ＋レジストマスクを用いて、フローテ
ィングゲートとしない箇所のみ露光してＢＡＲＣ膜を露
出し、次にフローティングゲートとしないＰｏｌｙの表
面が露出する程度エッチングし、次にＢＡＲＣ膜とＮＳ
Ｇ膜をエッチングした後ドレイン領域となる箇所のＰｏ
ｌｙ膜をドライエッチングすることを特徴とする。
求項１０記載の半導体素子の製造方法の前記ドライエッ
チングを行う工程において、スプリットゲート上のＳｉ
Ｎ膜の上面と同じ高さになるまでＰｏｌｙ膜をエッチン
グし、前記ドレイン領域を開口させる工程において、Ｃ
Ｌ２系ガスにてＰｏｌｙをドライエッチングし、次にＰ
ｏｌｙで覆われていないＳｉＯ２膜がなくなるまでエッ
チングし、次にＰｏｌｙで覆われていたＳｉＯ２膜を、
２００ｎｍ／ｍｉｎ程度のエッチング速度で１０〜２０
秒程度ドライエッチングすることを特徴とする。また、
請求項１２の半導体の製造方法は、請求項１０記載の半
導体の製造方法の前記ドレイン領域を開口させる工程に
おいて、ＢＡＲＣ＋レジストマスクを用いて、フローテ
ィングゲートとしない箇所のみ露光してＢＡＲＣ膜を露
出し、次にフローティングゲートとしないＰｏｌｙの表
面が露出する程度エッチングし、次にＢＡＲＣ膜とＮＳ
Ｇ膜をエッチングした後ドレイン領域となる箇所のＰｏ
ｌｙ膜をドライエッチングすることを特徴とする。
【００１４】
【発明の実施の形態】実施の形態１．図１は、本発明の
半導体の製造方法による、実施の形態１の半導体の形成
過程を示す構成図である。
半導体の製造方法による、実施の形態１の半導体の形成
過程を示す構成図である。
【００１５】この製造方法は、ウエハ上に複数の素子を
形成する過程において、各素子に一旦フローティングゲ
ートを形成した後、所望の素子のフローティングゲート
を除去する方法を示すものである。
形成する過程において、各素子に一旦フローティングゲ
ートを形成した後、所望の素子のフローティングゲート
を除去する方法を示すものである。
【００１６】図１は、最終的にフローティングゲートを
除去する領域のセルの各製造過程における要部断面変化
の様子を示す。先ず同図（ａ）に示す様に、スプリット
ゲート層１´上にＮＳＧ（Non Silicate Glass）膜２に
よる誘電層膜を１００ｎｍから２００ｎｍの間で形成し
た後、所定領域をドライエッチングして図１（ｂ）に示
す様にスプリットゲート１を形成する。このスプリット
ゲート１は、単結晶或いは多結晶シリコン（ＰｏｌｙＳ
ｉ：多結晶シリコン）等で形成されている。
除去する領域のセルの各製造過程における要部断面変化
の様子を示す。先ず同図（ａ）に示す様に、スプリット
ゲート層１´上にＮＳＧ（Non Silicate Glass）膜２に
よる誘電層膜を１００ｎｍから２００ｎｍの間で形成し
た後、所定領域をドライエッチングして図１（ｂ）に示
す様にスプリットゲート１を形成する。このスプリット
ゲート１は、単結晶或いは多結晶シリコン（ＰｏｌｙＳ
ｉ：多結晶シリコン）等で形成されている。
【００１７】次に、図１（ｃ）に示すように、１０ｎｍ
から２０ｎｍ間の薄いＳｉＯ２膜等の酸化膜３を熱成長
させ、更に１０ｎｍから２０ｎｍ間のＳｉＮ膜等のナイ
トライド（窒化）膜４を形成させる。その後、所定厚の
Ｐｏｌｙ膜を生成した後にドライエッチングすることに
より、図１（ｄ）に示すように、各スプリットゲート１
の側壁部に厚さ１８０ｎｍから２００ｎｍ間のフローテ
ィングゲート５を形成する。
から２０ｎｍ間の薄いＳｉＯ２膜等の酸化膜３を熱成長
させ、更に１０ｎｍから２０ｎｍ間のＳｉＮ膜等のナイ
トライド（窒化）膜４を形成させる。その後、所定厚の
Ｐｏｌｙ膜を生成した後にドライエッチングすることに
より、図１（ｄ）に示すように、各スプリットゲート１
の側壁部に厚さ１８０ｎｍから２００ｎｍ間のフローテ
ィングゲート５を形成する。
【００１８】その後、このフローティングゲート５を不
要とする領域のセルにおいてこれを除去するため、図１
（ｅ）に示すように、先ず反射防止膜（以下、ＢＡＲＣ
膜：Bottom Anti Reflective Coatingと称す）６とその
上面に感光性のレジスト膜とをウエハ全面にコーティン
グし、リソグラフィ技術によって不要領域のみを露光し
てＢＡＲＣ膜６を露出させる。尚、このときのＢＡＲＣ
膜６によるコーティングは、１３０ｎｍ〜２００ｎｍの
間の厚みで行なう。
要とする領域のセルにおいてこれを除去するため、図１
（ｅ）に示すように、先ず反射防止膜（以下、ＢＡＲＣ
膜：Bottom Anti Reflective Coatingと称す）６とその
上面に感光性のレジスト膜とをウエハ全面にコーティン
グし、リソグラフィ技術によって不要領域のみを露光し
てＢＡＲＣ膜６を露出させる。尚、このときのＢＡＲＣ
膜６によるコーティングは、１３０ｎｍ〜２００ｎｍの
間の厚みで行なう。
【００１９】次に、図１（ｆ）に示すように、フローテ
ィングゲート５と、スプリットゲート１上の誘電層膜で
あるＮＳＧ膜２とが露出する程度に、ＳｉＯ２エッチャ
によるＣＯ系ガスによって、ＢＡＲＣ膜６、ナイトライ
ド膜４、及び酸化膜３を約１０秒間エッチングする。次
にＢＡＲＣ膜６をマスクとして、等方性のドライエッチ
ャである（ＣＦ４＋ＣＬ２＋Ｏ２）系の混合ガスによっ
て、下記の所定の条件でエッチングすることにより、図
１（Ｇ）に示すように、フローティングゲート５下のナ
イトライド４及び酸化膜３をエッチングすることなくフ
ローティングゲート５のみをエッチングして除去するこ
とができる。
ィングゲート５と、スプリットゲート１上の誘電層膜で
あるＮＳＧ膜２とが露出する程度に、ＳｉＯ２エッチャ
によるＣＯ系ガスによって、ＢＡＲＣ膜６、ナイトライ
ド膜４、及び酸化膜３を約１０秒間エッチングする。次
にＢＡＲＣ膜６をマスクとして、等方性のドライエッチ
ャである（ＣＦ４＋ＣＬ２＋Ｏ２）系の混合ガスによっ
て、下記の所定の条件でエッチングすることにより、図
１（Ｇ）に示すように、フローティングゲート５下のナ
イトライド４及び酸化膜３をエッチングすることなくフ
ローティングゲート５のみをエッチングして除去するこ
とができる。
【００２０】このときのエッチング時間は４０秒程度と
し、この間の各ガスの流量は、ＣＦ４の流量が７５cc／
ｍｉｎから１７５cc／ｍｉｎの間、ＣＬ２の流量が０cc
／ｍｉｎから８０cc／ｍｉｎの間、Ｏ２の流量が３０cc
／ｍｉｎから１２５cc／ｍｉｎの間とし、誘電層膜であ
るＮＳＧ膜２のエッチングレートに対するフローティン
グゲート５（PolyＳｉ：多結晶シリコン）のエッチング
レートの比を２０以上とする。
し、この間の各ガスの流量は、ＣＦ４の流量が７５cc／
ｍｉｎから１７５cc／ｍｉｎの間、ＣＬ２の流量が０cc
／ｍｉｎから８０cc／ｍｉｎの間、Ｏ２の流量が３０cc
／ｍｉｎから１２５cc／ｍｉｎの間とし、誘電層膜であ
るＮＳＧ膜２のエッチングレートに対するフローティン
グゲート５（PolyＳｉ：多結晶シリコン）のエッチング
レートの比を２０以上とする。
【００２１】尚、図１（ｇ）の段階で残ったＢＡＲＣ膜
６は、後工程のレジスト除去工程で除去される。
６は、後工程のレジスト除去工程で除去される。
【００２２】また、ソース、ドレイン、ＬＤＤ（lightl
y doped drain）は、例えば図１（ｂ）に点線でしめす
ように、スプリットゲート形成後にＬＤＤ Ｐインプラ
を行い、その後図１（ｄ）に点線で示すように、フロー
ティングゲート形成後にソース、ドレインインプラを行
って生成される。尚、図１の他の図では、これらのソー
ス、ドレインの記述を省略している。
y doped drain）は、例えば図１（ｂ）に点線でしめす
ように、スプリットゲート形成後にＬＤＤ Ｐインプラ
を行い、その後図１（ｄ）に点線で示すように、フロー
ティングゲート形成後にソース、ドレインインプラを行
って生成される。尚、図１の他の図では、これらのソー
ス、ドレインの記述を省略している。
【００２３】以上のように、実施の形態１の半導体の製
造方法によれば、スプリットゲートの側壁部に形成され
たフローティングゲートをドライエッチングで除去する
際に、酸化膜３及びナイトライド４がレジストとＢＡＲ
Ｃ膜６によって保護されるため、これらの膜がエッチン
グによって破壊されることがない。また、上記のドライ
エッチングでは、スプリットゲート１上の誘電層膜であ
るＮＳＧ膜２も殆どエッチングされることがなく、その
減り量を１００ｎｍ以下に抑えることが。
造方法によれば、スプリットゲートの側壁部に形成され
たフローティングゲートをドライエッチングで除去する
際に、酸化膜３及びナイトライド４がレジストとＢＡＲ
Ｃ膜６によって保護されるため、これらの膜がエッチン
グによって破壊されることがない。また、上記のドライ
エッチングでは、スプリットゲート１上の誘電層膜であ
るＮＳＧ膜２も殆どエッチングされることがなく、その
減り量を１００ｎｍ以下に抑えることが。
【００２４】また、ＢＡＲＣ膜６のコーテイングの厚さ
を１３０ｎｍ〜２００ｎｍの間としたが、これより薄い
と、フローティングゲート５やスプリットゲート１で覆
われていない薄い酸化膜３やナイトライド４上では、広
いラインアンドスペース（図１（ｄ）参照、以下Ｌ／Ｓ
と称す）においてコーティングむらができ、ＢＡＲＣ膜
のエッチング時に下地である酸化膜３（ＳｉＯ２）が露
出する個所ができる。
を１３０ｎｍ〜２００ｎｍの間としたが、これより薄い
と、フローティングゲート５やスプリットゲート１で覆
われていない薄い酸化膜３やナイトライド４上では、広
いラインアンドスペース（図１（ｄ）参照、以下Ｌ／Ｓ
と称す）においてコーティングむらができ、ＢＡＲＣ膜
のエッチング時に下地である酸化膜３（ＳｉＯ２）が露
出する個所ができる。
【００２５】一方、コーテイングの厚さが２００ｎｍを
越えると、Ｌ／Ｓの小さい個所（例えば、Ｌ＝０．２５
μｍ対してＳ＝０．２５μｍ）においては、０．２５μ
ｍのスペース上でのＢＡＲＣ膜が厚く付いてしまう。こ
のような場合、ＢＡＲＣ膜エッチング時に、スプリット
ゲート上及びフローティングゲートを露出させるための
エッチング時間が長くなり、これを満たすと、逆に、広
いＬ／Ｓ部のＢＡＲＣ膜下の酸化膜が露出してしまい、
次工程のフローティングゲートのエッチング時に、この
酸化膜までエッチングされて、デバイス上のリークが発
生してしまう。
越えると、Ｌ／Ｓの小さい個所（例えば、Ｌ＝０．２５
μｍ対してＳ＝０．２５μｍ）においては、０．２５μ
ｍのスペース上でのＢＡＲＣ膜が厚く付いてしまう。こ
のような場合、ＢＡＲＣ膜エッチング時に、スプリット
ゲート上及びフローティングゲートを露出させるための
エッチング時間が長くなり、これを満たすと、逆に、広
いＬ／Ｓ部のＢＡＲＣ膜下の酸化膜が露出してしまい、
次工程のフローティングゲートのエッチング時に、この
酸化膜までエッチングされて、デバイス上のリークが発
生してしまう。
【００２６】以上のように、ＢＡＲＣ膜６のコーテイン
グの厚さを１３０ｎｍ〜２００ｎｍの間に納めること
で、各部のエッチングをバランスよく処理することが可
能となる。
グの厚さを１３０ｎｍ〜２００ｎｍの間に納めること
で、各部のエッチングをバランスよく処理することが可
能となる。
【００２７】実施の形態２．図２は、本発明の半導体の
製造方法による、実施の形態２の半導体の形成過程を示
す構成図である。
製造方法による、実施の形態２の半導体の形成過程を示
す構成図である。
【００２８】この製造方法は、前記した実施の形態１の
場合と同様に、ウエハ上に複数の素子を形成する過程に
おいて、各素子に一旦フローティングゲートを形成した
後、所望の素子のフローティングゲートを除去する方法
を示すものである。
場合と同様に、ウエハ上に複数の素子を形成する過程に
おいて、各素子に一旦フローティングゲートを形成した
後、所望の素子のフローティングゲートを除去する方法
を示すものである。
【００２９】この実施の形態２の製造方法が前記した実
施の形態１の製造方法と異なる点は、スプリットゲート
１上に形成される誘電層膜として、ＮＳＧ膜に代えてＳ
ｉＮ（Silicon Nitride）膜とした点と、これに伴なっ
てドライエッチングのエッチング条件が異なる点であ
る。従って、本実施の形態の製造方法において、実施の
形態１の製造方法と同一或いはそれに相当する部分には
同符号を付け、或いは開示しないでそれらの部分の説明
を省略し、異なる点を重点的に説明する。
施の形態１の製造方法と異なる点は、スプリットゲート
１上に形成される誘電層膜として、ＮＳＧ膜に代えてＳ
ｉＮ（Silicon Nitride）膜とした点と、これに伴なっ
てドライエッチングのエッチング条件が異なる点であ
る。従って、本実施の形態の製造方法において、実施の
形態１の製造方法と同一或いはそれに相当する部分には
同符号を付け、或いは開示しないでそれらの部分の説明
を省略し、異なる点を重点的に説明する。
【００３０】図２（ａ）は、前記した実施の形態１の場
合と同じ製造工程を経て、フローティングゲート５と、
スプリットゲート１上の誘電層膜２とが露出する程度
に、ＢＡＲＣ膜６、酸化膜３、及びナイトライド膜４を
エッチングした段階を示している。但し、前記したよう
に、スプリットゲート１上の誘電層膜は、ＳｉＮ膜７と
なっている。
合と同じ製造工程を経て、フローティングゲート５と、
スプリットゲート１上の誘電層膜２とが露出する程度
に、ＢＡＲＣ膜６、酸化膜３、及びナイトライド膜４を
エッチングした段階を示している。但し、前記したよう
に、スプリットゲート１上の誘電層膜は、ＳｉＮ膜７と
なっている。
【００３１】次にＢＡＲＣ膜６をマスクとして、等方性
のドライエッチャである（ＣＦ４＋ＣＬ２＋Ｏ２）系の
混合ガスによって、下記の所定の条件でエッチングする
ことにより、図１（Ｇ）に示すように、フローティング
ゲート５下のナイトライド４及び酸化膜３をエッチング
することなくフローティングゲート５のみをエッチング
して除去することができる。
のドライエッチャである（ＣＦ４＋ＣＬ２＋Ｏ２）系の
混合ガスによって、下記の所定の条件でエッチングする
ことにより、図１（Ｇ）に示すように、フローティング
ゲート５下のナイトライド４及び酸化膜３をエッチング
することなくフローティングゲート５のみをエッチング
して除去することができる。
【００３２】このときのエッチング時間は４０秒程度と
し、この間の各ガスの流量は、ＣＦ４の流量が７５cc／
ｍｉｎから１７５cc／ｍｉｎの間、ＣＬ２の流量が０cc
／ｍｉｎから８０cc／ｍｉｎの間、Ｏ２の流量が３０cc
／ｍｉｎから１２５cc／ｍｉｎの間とし、誘電層膜であ
るＳｉＮ膜７のエッチングレートに対するフローティン
グゲート５（PolyＳｉ：多結晶シリコン）のエッチング
レートの比を１．５以上とする。
し、この間の各ガスの流量は、ＣＦ４の流量が７５cc／
ｍｉｎから１７５cc／ｍｉｎの間、ＣＬ２の流量が０cc
／ｍｉｎから８０cc／ｍｉｎの間、Ｏ２の流量が３０cc
／ｍｉｎから１２５cc／ｍｉｎの間とし、誘電層膜であ
るＳｉＮ膜７のエッチングレートに対するフローティン
グゲート５（PolyＳｉ：多結晶シリコン）のエッチング
レートの比を１．５以上とする。
【００３３】スプリットゲート上のＳｉＮ膜７は、フロ
ーティングゲート膜に対してエッチングレートが遅いた
め、スプリットゲート膜をエッチングすることなく、良
好にフローティングゲートを除去することができる。
ーティングゲート膜に対してエッチングレートが遅いた
め、スプリットゲート膜をエッチングすることなく、良
好にフローティングゲートを除去することができる。
【００３４】以上のように実施の形態２の半導体の製造
方法によれば、フローティングゲートを上記ドライエッ
チングで除去する際に、スプリットゲート上の誘電層膜
であるＳｉＮ膜がエッチングされることが無いため、次
工程に進む段階で、フローティングゲートの除去を行わ
ない他の領域のセルとの段差を少なくできる。このた
め、次工程以降において、コンタクトエッチング時にア
スペクト比を高めることなくエッチングすることが可能
となり、コンタクトエッチング時での開口不良を防止す
ることができる。
方法によれば、フローティングゲートを上記ドライエッ
チングで除去する際に、スプリットゲート上の誘電層膜
であるＳｉＮ膜がエッチングされることが無いため、次
工程に進む段階で、フローティングゲートの除去を行わ
ない他の領域のセルとの段差を少なくできる。このた
め、次工程以降において、コンタクトエッチング時にア
スペクト比を高めることなくエッチングすることが可能
となり、コンタクトエッチング時での開口不良を防止す
ることができる。
【００３５】実施の形態３．図３は、本発明の半導体の
製造方法による、実施の形態３の半導体の形成過程を示
す構成図である。この製造方法は、ウエハ上に複数の素
子を形成する過程において、各セル内のスプリットゲー
トの片側側壁部にフローティングゲートを形成させる方
法を示すものである。
製造方法による、実施の形態３の半導体の形成過程を示
す構成図である。この製造方法は、ウエハ上に複数の素
子を形成する過程において、各セル内のスプリットゲー
トの片側側壁部にフローティングゲートを形成させる方
法を示すものである。
【００３６】図３（ａ）に示す様に、ウエハ（図示せ
ず）上に形成された１０ｎｍ程度の薄い酸化膜２３（例
えばＳｉＯ２）の上に、２００ｎｍから４００ｎｍ間の
多結晶シリコン（PolyＳｉ：多結晶シリコン）のスプリ
ットゲート層３１´を生成させ、その上層にＮＳＧ膜２
２による誘電層膜を１００ｎｍ成長させる。更にその上
層にＣＶＤ（chemical vapor deposition）法によりＳ
ｉＮ膜（ナイトライド）２４を２０ｎｍ生成させる。
ず）上に形成された１０ｎｍ程度の薄い酸化膜２３（例
えばＳｉＯ２）の上に、２００ｎｍから４００ｎｍ間の
多結晶シリコン（PolyＳｉ：多結晶シリコン）のスプリ
ットゲート層３１´を生成させ、その上層にＮＳＧ膜２
２による誘電層膜を１００ｎｍ成長させる。更にその上
層にＣＶＤ（chemical vapor deposition）法によりＳ
ｉＮ膜（ナイトライド）２４を２０ｎｍ生成させる。
【００３７】そして、図３（ｂ）に示すように、レジス
トマスク２５を介してＳｉＮ膜２４のみのエッチングを
行う。その後図３（ｃ）に示すように、ドレイン領域と
なるところ及びＳｉＮ２４上を新たにレジストマスク２
５で覆い、ドライエッチングにてＮＳＧ膜２２及びスプ
リットゲート層３１´をエッチングした後、インプラン
ト工程によりｐ側領域２６を形成する。
トマスク２５を介してＳｉＮ膜２４のみのエッチングを
行う。その後図３（ｃ）に示すように、ドレイン領域と
なるところ及びＳｉＮ２４上を新たにレジストマスク２
５で覆い、ドライエッチングにてＮＳＧ膜２２及びスプ
リットゲート層３１´をエッチングした後、インプラン
ト工程によりｐ側領域２６を形成する。
【００３８】その後、図３（ｄ）に示すように、薄い酸
化膜（ＳｉＯ２）２７を、またその上層にナイトライド
（窒化）膜２８を形成させ、更に、５０ｎｍ程度のｐｏ
ｌｙ膜２９を形成する。その後、図３（ｄ）〜図３
（ｆ）に示すように、ドライエッチングでｐｏｌｙ膜２
９、及びナイトライド膜２８と酸化膜（ＳｉＯ２）２７
の一部を除去し、インプラント工程によりｎ側領域３０
を形成する。
化膜（ＳｉＯ２）２７を、またその上層にナイトライド
（窒化）膜２８を形成させ、更に、５０ｎｍ程度のｐｏ
ｌｙ膜２９を形成する。その後、図３（ｄ）〜図３
（ｆ）に示すように、ドライエッチングでｐｏｌｙ膜２
９、及びナイトライド膜２８と酸化膜（ＳｉＯ２）２７
の一部を除去し、インプラント工程によりｎ側領域３０
を形成する。
【００３９】その後、図３（ｇ）に示すように、再度薄
い酸化膜（ＳｉＯ２）３３を生成させ、更に１００ｎｍ
程度の多結晶シリコン（ＰｏｌｙＳｉ）で形成された図
示しないフローティングゲート膜を生成させた後、その
所定部をドライエッチングしてフローティングゲート３
４を形成する。このときインプラント工程によりＮ＋領
域３２を形成する。
い酸化膜（ＳｉＯ２）３３を生成させ、更に１００ｎｍ
程度の多結晶シリコン（ＰｏｌｙＳｉ）で形成された図
示しないフローティングゲート膜を生成させた後、その
所定部をドライエッチングしてフローティングゲート３
４を形成する。このときインプラント工程によりＮ＋領
域３２を形成する。
【００４０】その後、図４（ａ）に示すように、中央部
を除いてレジストマスク２５を形成し、同図（ｂ）に示
すように、Ｐｏｌｙ膜３４´、酸化膜（ＳｉＯ２）３
３、ＮＳＧ膜２２、及びスプリットゲート膜３１´の所
定箇所をエッチングする。
を除いてレジストマスク２５を形成し、同図（ｂ）に示
すように、Ｐｏｌｙ膜３４´、酸化膜（ＳｉＯ２）３
３、ＮＳＧ膜２２、及びスプリットゲート膜３１´の所
定箇所をエッチングする。
【００４１】その後、レジストマスク２５を除去するこ
とにより、同図（ｃ）に示すようにドレイン領域３５を
形成することが可能となり、各スプリットゲート３１の
片側のみにフローティングゲート３４を形成させること
ができる。
とにより、同図（ｃ）に示すようにドレイン領域３５を
形成することが可能となり、各スプリットゲート３１の
片側のみにフローティングゲート３４を形成させること
ができる。
【００４２】以上のように、本実施の形態の半導体の製
造方法によれば、ウエハ上に形成される各セル内のスプ
リットゲートの片側側壁部に、フローティングゲートを
きっちりと形成することができる。
造方法によれば、ウエハ上に形成される各セル内のスプ
リットゲートの片側側壁部に、フローティングゲートを
きっちりと形成することができる。
【００４３】実施の形態４．実施の形態４の半導体の形
成過程は、前記した実施の形態３の半導体の形成過程の
一部を変更したものである。
成過程は、前記した実施の形態３の半導体の形成過程の
一部を変更したものである。
【００４４】実施の形態３の半導体の形成過程におい
て、図３（ｇ）に示すように、再度薄い酸化膜（ＳｉＯ
２）３３を生成させ、更に１００ｎｍ程度のＰｏｌｙＳ
ｉで形成された図示しないフローティングゲート膜を生
成させた後、その所定部をドライエッチングしてフロー
ティングゲート３４を形成する際に、フローティングゲ
ート３４の高さが、スプリットゲート層３１´上のＳｉ
Ｎ膜２４の上面と同じ高さになるまでエッチングする。
て、図３（ｇ）に示すように、再度薄い酸化膜（ＳｉＯ
２）３３を生成させ、更に１００ｎｍ程度のＰｏｌｙＳ
ｉで形成された図示しないフローティングゲート膜を生
成させた後、その所定部をドライエッチングしてフロー
ティングゲート３４を形成する際に、フローティングゲ
ート３４の高さが、スプリットゲート層３１´上のＳｉ
Ｎ膜２４の上面と同じ高さになるまでエッチングする。
【００４５】そして、ドレイン領域を開口させるため、
図４（ａ）に示すようにレジストマスク２５を施してｐ
ｏｌｙ膜３４´、酸化膜（ＳｉＯ２）３３、ＮＳＧ膜２
２、及びスプリットゲート膜３１´をエッチングする
際、Ｐｏｌｙ系のエッチングをＣＬ２系にて下地ＳｉＯ
２（酸化膜３３のＰｏｌｙ３４´で覆われていない部
分）が無くなるまでエッチングする。その後、酸化膜３
３のＰｏｌｙ３４´にて覆われれいた部分を２００ｎｍ
／ｍｉｎ程度のエッチングレートで１０〜２０秒程度エ
ッチングする。その後スプリットゲイト３１を形成する
ためスプリットゲート膜３１´の不要部をエッチングす
ることにより片側のみ任意の大きさでフローティングゲ
ートを形成する。
図４（ａ）に示すようにレジストマスク２５を施してｐ
ｏｌｙ膜３４´、酸化膜（ＳｉＯ２）３３、ＮＳＧ膜２
２、及びスプリットゲート膜３１´をエッチングする
際、Ｐｏｌｙ系のエッチングをＣＬ２系にて下地ＳｉＯ
２（酸化膜３３のＰｏｌｙ３４´で覆われていない部
分）が無くなるまでエッチングする。その後、酸化膜３
３のＰｏｌｙ３４´にて覆われれいた部分を２００ｎｍ
／ｍｉｎ程度のエッチングレートで１０〜２０秒程度エ
ッチングする。その後スプリットゲイト３１を形成する
ためスプリットゲート膜３１´の不要部をエッチングす
ることにより片側のみ任意の大きさでフローティングゲ
ートを形成する。
【００４６】以上の工程で、もしフローティングゲート
２９の高さが、スプリットゲート３１上のＳｉＮ膜２４
の上面より高く形成されると、スプリットゲートに対し
てフローティングゲートを任意の大きさにエッチングし
なければならず、フローティングゲートとならない部分
のエッチングを行わなければならない。この際、フロー
ティングゲート分の高さのＰｏｌｙのエッチングが必要
となり、その後ＳｉＯ ２ Ｐｏｌｙをエッチングするこ
とになるが、その際にスプリットゲートとなりうる箇所
がエッチングされてしまうが、本実施の形態によれば、
以上のような不都合が生じない。
２９の高さが、スプリットゲート３１上のＳｉＮ膜２４
の上面より高く形成されると、スプリットゲートに対し
てフローティングゲートを任意の大きさにエッチングし
なければならず、フローティングゲートとならない部分
のエッチングを行わなければならない。この際、フロー
ティングゲート分の高さのＰｏｌｙのエッチングが必要
となり、その後ＳｉＯ ２ Ｐｏｌｙをエッチングするこ
とになるが、その際にスプリットゲートとなりうる箇所
がエッチングされてしまうが、本実施の形態によれば、
以上のような不都合が生じない。
【００４７】実施の形態５．実施の形態５の半導体の形
成過程は、前記した実施の形態３の半導体の形成過程の
一部、即ち図４に示すドレイン領域形成過程を変更した
ものである。従って、実施の形態３と共通するそれ以前
の製造工程については説明を省略し、この異なる工程に
ついて、セルの各製造過程における要部斜視形状を示す
斜視図５を参照しながら説明する。
成過程は、前記した実施の形態３の半導体の形成過程の
一部、即ち図４に示すドレイン領域形成過程を変更した
ものである。従って、実施の形態３と共通するそれ以前
の製造工程については説明を省略し、この異なる工程に
ついて、セルの各製造過程における要部斜視形状を示す
斜視図５を参照しながら説明する。
【００４８】この図５（ａ）の斜視図は、図４（ａ）の
段階に対して、Ｐｏｌｙ膜３４´とその下の酸化膜３３
を除去し、所定位置にレジストマスク２５とＢＡＲＣ膜
３６を形成した状態を示している。このＢＡＲＣ膜３６
は、Ｐｏｌｙ膜３４´とその下の酸化膜３３とが除かれ
た中央部と、隣接するセルのフローティングゲート３４
間に形成され、露光技術によって露出されている。
段階に対して、Ｐｏｌｙ膜３４´とその下の酸化膜３３
を除去し、所定位置にレジストマスク２５とＢＡＲＣ膜
３６を形成した状態を示している。このＢＡＲＣ膜３６
は、Ｐｏｌｙ膜３４´とその下の酸化膜３３とが除かれ
た中央部と、隣接するセルのフローティングゲート３４
間に形成され、露光技術によって露出されている。
【００４９】以上の状態から、先ず図５（ｂ）に示すよ
うに、フローティングゲートとしない箇所において、Ｐ
ｏｌｙ膜３４ａの表面の一部が露出するまでＢＡＲＣ膜
３６をエッチングする。その後、同図（ｃ）に示すよに
ＢＡＲＣ膜３６とＮＳＧ膜２２をエッチングした後、同
図（ｄ）に示すようにスプリットゲート膜３１´のドレ
イン領域となる部分、及びフローティングゲートとしな
い箇所のＰｏｌｙ膜をドライエッチングした後、同図
（ｄ）に示すようにレジスト２５及びＢＡＲＣ膜３６を
エッチング除去し、スプリットゲート３１の片側にのみ
フローティングゲート３４を形成する。
うに、フローティングゲートとしない箇所において、Ｐ
ｏｌｙ膜３４ａの表面の一部が露出するまでＢＡＲＣ膜
３６をエッチングする。その後、同図（ｃ）に示すよに
ＢＡＲＣ膜３６とＮＳＧ膜２２をエッチングした後、同
図（ｄ）に示すようにスプリットゲート膜３１´のドレ
イン領域となる部分、及びフローティングゲートとしな
い箇所のＰｏｌｙ膜をドライエッチングした後、同図
（ｄ）に示すようにレジスト２５及びＢＡＲＣ膜３６を
エッチング除去し、スプリットゲート３１の片側にのみ
フローティングゲート３４を形成する。
【００５０】以上のように、本実施の形態の半導体の製
造方法によれば、フローティングゲートとフローティン
グゲート間において、ロコス（ＬＯＣＯＳ：local oxid
ation of silicon）部にＢＡＲＣを塗り、これをマスク
としてスプリット工程のエッチングを行なうことによ
り、ロコスをエッチングすることなく、ＳｉＯ２のエッ
チング時間を任意の時間に設定できるため、スプリット
ゲート開口部が容易にエッチングされ、Ｐｏｌｙ残りに
よる次工程以降のエッチングが容易となる。
造方法によれば、フローティングゲートとフローティン
グゲート間において、ロコス（ＬＯＣＯＳ：local oxid
ation of silicon）部にＢＡＲＣを塗り、これをマスク
としてスプリット工程のエッチングを行なうことによ
り、ロコスをエッチングすることなく、ＳｉＯ２のエッ
チング時間を任意の時間に設定できるため、スプリット
ゲート開口部が容易にエッチングされ、Ｐｏｌｙ残りに
よる次工程以降のエッチングが容易となる。
【００５１】尚、実施の形態１及び２では、周辺トラン
ジスタのフローティングゲート（Ｐｏｌｙ）を除去する
例について説明したが、スプリットゲートについては、
シリサイド構造或いはサリサイド構造のデバイスについ
ても適用できる。また、フローティングゲート（Ｐｏｌ
ｙ）に適用して説明したが、酸化膜系のゲート構造につ
いても適用可能である。
ジスタのフローティングゲート（Ｐｏｌｙ）を除去する
例について説明したが、スプリットゲートについては、
シリサイド構造或いはサリサイド構造のデバイスについ
ても適用できる。また、フローティングゲート（Ｐｏｌ
ｙ）に適用して説明したが、酸化膜系のゲート構造につ
いても適用可能である。
【００５２】
【発明の効果】本発明によれば、スプリットゲートの側
壁部に形成されたフローティングゲートをドライエッチ
ングで除去する際に、酸化膜及びナイトライドがＢＡＲ
Ｃ膜によって保護されるため、これらの膜がエッチング
によって破壊されることがない。また、上記のドライエ
ッチングでは、スプリットゲート上の誘電層膜も殆どエ
ッチングされることがなく、その減り量を僅かに抑える
ことが可能となる。また、ＢＡＲＣ膜６のコーテイング
の厚さを１３０ｎｍ〜２００ｎｍの間に納めることで、
各部のエッチングをバランスよく処理することが可能と
なる。
壁部に形成されたフローティングゲートをドライエッチ
ングで除去する際に、酸化膜及びナイトライドがＢＡＲ
Ｃ膜によって保護されるため、これらの膜がエッチング
によって破壊されることがない。また、上記のドライエ
ッチングでは、スプリットゲート上の誘電層膜も殆どエ
ッチングされることがなく、その減り量を僅かに抑える
ことが可能となる。また、ＢＡＲＣ膜６のコーテイング
の厚さを１３０ｎｍ〜２００ｎｍの間に納めることで、
各部のエッチングをバランスよく処理することが可能と
なる。
【００５３】また、フローティングゲートを上記ドライ
エッチングで除去する際に、スプリットゲート上の誘電
層膜があまりエッチングされないため、次工程に進む段
階で、フローティングゲートの除去を行わない他の領域
のセルとの段差を少なくできる。このため、次工程以降
において、コンタクトエッチング時にアスペクト比を高
めることなくエッチングすることが可能となり、コンタ
クトエッチング時での開口不良を防止することができ
る。
エッチングで除去する際に、スプリットゲート上の誘電
層膜があまりエッチングされないため、次工程に進む段
階で、フローティングゲートの除去を行わない他の領域
のセルとの段差を少なくできる。このため、次工程以降
において、コンタクトエッチング時にアスペクト比を高
めることなくエッチングすることが可能となり、コンタ
クトエッチング時での開口不良を防止することができ
る。
【００５４】更に、ウエハ上に形成される各セル内のス
プリットゲートの片側側壁部に、フローティングゲート
をきっちりと形成することができる。また、フローティ
ングゲートとフローティングゲート間において、ロコス
部にＢＡＲＣを塗り、これをマスクとしてスプリット工
程のエッチングを行なうことにより、ロコスをエッチン
グすることなく、ＳｉＯ２のエッチング時間を任意の時
間に設定できる。
プリットゲートの片側側壁部に、フローティングゲート
をきっちりと形成することができる。また、フローティ
ングゲートとフローティングゲート間において、ロコス
部にＢＡＲＣを塗り、これをマスクとしてスプリット工
程のエッチングを行なうことにより、ロコスをエッチン
グすることなく、ＳｉＯ２のエッチング時間を任意の時
間に設定できる。
【図１】 （ａ）〜（ｇ）は、本発明の半導体の製造方
法による、実施の形態１の半導体の形成過程を示す構成
図である。
法による、実施の形態１の半導体の形成過程を示す構成
図である。
【図２】 （ａ），（ｂ）は、本発明の半導体の製造方
法による、実施の形態２の半導体の形成過程を示す構成
図である。
法による、実施の形態２の半導体の形成過程を示す構成
図である。
【図３】 （ａ）〜（ｇ）は、本発明の半導体の製造方
法による、実施の形態３の半導体の形成過程を示す構成
図である。
法による、実施の形態３の半導体の形成過程を示す構成
図である。
【図４】 （ａ）〜（ｃ）は、本発明の半導体の製造方
法による、実施の形態３の半導体の形成過程を示す構成
図である。
法による、実施の形態３の半導体の形成過程を示す構成
図である。
【図５】 （ａ）〜（ｅ）は、本発明の半導体の製造方
法による、実施の形態５の半導体の形成過程における要
部斜視形状を示す斜視図である。
法による、実施の形態５の半導体の形成過程における要
部斜視形状を示す斜視図である。
【図６】 従来の低電圧ＥＥＰＲＯＭなどのトランジス
タの構成例を示す構成図である。
タの構成例を示す構成図である。
【図７】 従来の低電圧ＥＥＰＲＯＭなどのトランジス
タの構成例を示す構成図である。
タの構成例を示す構成図である。
１ スプリットゲート、 １´ スプリットゲート層、
２ ＮＳＧ膜、 ３酸化膜、 ４ ナイトライド膜、
５ フローティングゲート、 ６ ＢＡＲＣ膜、 ７
ＳｉＮ膜、 ２２ ＮＳＧ膜、 ２３ 酸化膜、 ２
４ ＳｉＮ膜、 ２５ レジストマスク、 ２６ ｐ側
領域、 ２７ 酸化膜、 ２８ ナイトライド、 ２９
ｐｏｌｙ膜、 ３０ ｎ側領域、 ３１ スプリット
ゲート、 ３１´ スプリットゲート膜、 ３２ Ｎ＋
領域、 ３３ 酸化膜、 ３４フローティングゲート、
３４´，３４ａ Ｐｏｌｙ膜、 ３５ ドレイン領
域、 ３６ ＢＡＲＣ膜。
２ ＮＳＧ膜、 ３酸化膜、 ４ ナイトライド膜、
５ フローティングゲート、 ６ ＢＡＲＣ膜、 ７
ＳｉＮ膜、 ２２ ＮＳＧ膜、 ２３ 酸化膜、 ２
４ ＳｉＮ膜、 ２５ レジストマスク、 ２６ ｐ側
領域、 ２７ 酸化膜、 ２８ ナイトライド、 ２９
ｐｏｌｙ膜、 ３０ ｎ側領域、 ３１ スプリット
ゲート、 ３１´ スプリットゲート膜、 ３２ Ｎ＋
領域、 ３３ 酸化膜、 ３４フローティングゲート、
３４´，３４ａ Ｐｏｌｙ膜、 ３５ ドレイン領
域、 ３６ ＢＡＲＣ膜。
Claims (12)
- 【請求項１】 複数のトランジスタを有する半導体素子
の製造方法であって、 スプリットゲートの側壁部に薄い酸化膜及び窒化膜を形
成する工程と、 前記側壁部に前記酸化膜及び窒化膜を介してフローティ
ングゲートを形成する工程と、 前記フローティングゲートが不要な回路部において、Ｂ
ＡＲＣ膜をマスクとして前記フローティングゲートを除
去する工程とを有することを特徴とする半導体素子の製
造方法。 - 【請求項２】 前記フローティングゲートを除去する工
程が、 前記バーク膜を、前記フローティングゲートが露出する
までエッチングする工程と、 該バーク膜をマスクとし、等方性のドライエッチャであ
る（ＣＦ４＋ＣＬ２＋Ｏ２）系の混合ガスによってエッ
チングを行い、露出した前記フローティングゲートを除
去する工程とを有することを特徴とする請求項１記載の
半導体素子の製造方法。 - 【請求項３】 前記混合ガスにおいて、それぞれ ＣＦ４を７５cc／ｍｉｎから１７５cc／ｍｉｎの間の流
量、 ＣＬ２を０cc／ｍｉｎから８０cc／ｍｉｎの間の流量、 Ｏ２を３０cc／ｍｉｎから１２５cc／ｍｉｎの間の流量
とし、 且つ前記スプリットゲート上に形成される誘電層膜のエ
ッチングレートに対する前記フローティングゲートのエ
ッチングレートの比を所定の選択比に設定した条件のも
とに、 前記フローティングゲート下の酸化膜をエッチングする
ことなく該フローティングゲートのみをエッチングする
所定のエッチング時間だけエッチングすることを特徴と
する請求項２記載の半導体素子の製造方法。 - 【請求項４】 前記所定のエッチング時間を４０秒とし
たことを特徴とする請求項３記載の半導体素子の製造方
法。 - 【請求項５】 前記スプリットゲート上に、誘電層膜と
してＮＳＧ膜を形成したことを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項６】 前記スプリットゲート上に、誘電層膜と
してＳｉＮ膜を形成したことを特徴とする請求項１記載
の半導体素子の製造方法。 - 【請求項７】 前記誘電層膜をＮＳＧ膜として前記選択
比を２０以上としたことを特徴とする請求項３記載の半
導体素子の製造方法。 - 【請求項８】 前記誘電層膜をＳｉＮ膜として前記選択
比を１．５以上としたことを特徴とする請求項３記載の
半導体素子の製造方法。 - 【請求項９】 前記ＢＡＲＣ膜の膜厚を１３０ｎｍ〜２
００ｎｍの範囲に設定したことを特徴とする請求項１記
載の半導体素子の製造方法。 - 【請求項１０】 トランジスタのスプリットゲートの片
側の側壁部にのみフローティングゲートを形成する半導
体素子の製造方法であって、 ２００ｎｍから４００ｎｍ程度のスプリットゲート膜を
薄いＳｉＯ２上に生成する工程と、 前記スプリットゲート膜上に酸化膜を１００ｎｍ程度生
成させ、更にその上層にＣＶＤ法によりＳｉＮ膜を２０
ｎｍ程度生成させる工程と、 レジストマスクを介して前記ＳｉＮ膜の所定領域のみの
エッチングを行う工程と、 後にドレイン領域となる領域及び前記ＳｉＮ膜上をレジ
ストマスクで覆い、ドライエッチングによって前記ＮＳ
Ｇ膜及びスプリットゲート膜の所定領域をエッチングす
る工程と、 薄い酸化膜及びＳｉＮ膜を生成し、その上層に５０ｎｍ
程度のＰｏｌｙ膜を生成してドライエッチングを行なう
と共に、ｐ領域及びｎ領域を形成する工程と、 下地ＳｉＮ膜をエッチングしないように、ＷＥＴにて５
０ｎｍのＰｏｌｙ膜を除去する工程と、 前記除去したＰｏｌｙ膜の下部にあるＳｉＮ膜及びＳｉ
Ｏ２膜を除去する工程と、 再度ＳｉＯ２膜を生成させてＰｏｌｙ膜を１００ｎｍ程
度生成させ、ドライエッチングを行う工程と、 ドレイン領域を開口させるためレジストマスクにてＰｏ
ｌｙ膜、ＳｉＯ２膜、及びスプリットゲート膜をエッチ
ングする工程とを有することを特徴とする半導体素子の
製造方法。 - 【請求項１１】 前記ドライエッチングを行う工程にお
いて、スプリットゲート上のＳｉＮ膜の上面と同じ高さ
になるまでＰｏｌｙ膜をエッチングし、 前記ドレイン領域を開口させる工程において、ＣＬ２系
ガスにてＰｏｌｙをドライエッチングし、次にＰｏｌｙ
で覆われていないＳｉＯ２膜がなくなるまでエッチング
し、次にＰｏｌｙで覆われていたＳｉＯ２膜を、２００
ｎｍ／ｍｉｎ程度のエッチング速度で１０〜２０秒程度
ドライエッチングすることを特徴とする請求項１０記載
の半導体素子の製造方法。 - 【請求項１２】 前記ドレイン領域を開口させる工程に
おいて、ＢＡＲＣ＋レジストマスクを用いて、フローテ
ィングゲートとしない箇所のみ露光してＢＡＲＣ膜を露
出し、次にフローティングゲートとしないＰｏｌｙの表
面が露出する程度エッチングし、次にＢＡＲＣ膜とＮＳ
Ｇ膜をエッチングした後ドレイン領域となる箇所のＰｏ
ｌｙ膜をドライエッチングすることを特徴とする請求項
１０記載の半導体の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284680A JP2003092367A (ja) | 2001-09-19 | 2001-09-19 | 半導体素子の製造方法 |
| US10/229,052 US6706600B2 (en) | 2001-09-19 | 2002-08-28 | Method of fabricating a split-gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284680A JP2003092367A (ja) | 2001-09-19 | 2001-09-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003092367A true JP2003092367A (ja) | 2003-03-28 |
Family
ID=19107954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001284680A Pending JP2003092367A (ja) | 2001-09-19 | 2001-09-19 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6706600B2 (ja) |
| JP (1) | JP2003092367A (ja) |
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|---|---|---|---|---|
| KR100609942B1 (ko) | 2004-01-09 | 2006-08-08 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 셀의 제조 방법 |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| US7867851B2 (en) * | 2005-08-30 | 2011-01-11 | Micron Technology, Inc. | Methods of forming field effect transistors on substrates |
| KR100660283B1 (ko) * | 2005-12-28 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 |
| US7700441B2 (en) * | 2006-02-02 | 2010-04-20 | Micron Technology, Inc. | Methods of forming field effect transistors, methods of forming field effect transistor gates, methods of forming integrated circuitry comprising a transistor gate array and circuitry peripheral to the gate array, and methods of forming integrated circuitry comprising a transistor gate array including first gates and second grounded isolation gates |
| US7602001B2 (en) * | 2006-07-17 | 2009-10-13 | Micron Technology, Inc. | Capacitorless one transistor DRAM cell, integrated circuitry comprising an array of capacitorless one transistor DRAM cells, and method of forming lines of capacitorless one transistor DRAM cells |
| US7772632B2 (en) | 2006-08-21 | 2010-08-10 | Micron Technology, Inc. | Memory arrays and methods of fabricating memory arrays |
| US7589995B2 (en) * | 2006-09-07 | 2009-09-15 | Micron Technology, Inc. | One-transistor memory cell with bias gate |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US9418865B2 (en) * | 2013-12-26 | 2016-08-16 | Intermolecular, Inc. | Wet etching of silicon containing antireflective coatings |
| CN104979176B (zh) * | 2014-04-04 | 2019-07-30 | 中芯国际集成电路制造(上海)有限公司 | 栅极的制作方法、晶体管的制作方法 |
| US9293459B1 (en) | 2014-09-30 | 2016-03-22 | International Business Machines Corporation | Method and structure for improving finFET with epitaxy source/drain |
| CN112563322A (zh) * | 2020-12-01 | 2021-03-26 | 珠海博雅科技有限公司 | 场效应晶体管及其制造方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266680A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10261618A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 有機系反射防止膜のエッチング方法 |
| JPH11143080A (ja) * | 1997-11-06 | 1999-05-28 | Nec Corp | 半導体装置の製造方法 |
| JPH11220044A (ja) * | 1998-01-27 | 1999-08-10 | Masaki Ogura | 低電圧ｅｅｐｒｏｍ／ｎｖｒａｍトランジスターとその製造方法 |
| JP2000058480A (ja) * | 1998-08-07 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000068393A (ja) * | 1998-08-25 | 2000-03-03 | Rohm Co Ltd | 半導体装置 |
| JP2000082750A (ja) * | 1998-07-10 | 2000-03-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000138301A (ja) * | 1998-10-30 | 2000-05-16 | Halo Lsi Design & Device Technol Inc | サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法 |
| JP2000349074A (ja) * | 1999-06-09 | 2000-12-15 | Matsushita Electric Ind Co Ltd | ドライエッチング方法および半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5298446A (en) * | 1990-02-20 | 1994-03-29 | Sharp Kabushiki Kaisha | Process for producing semiconductor device |
| US5930627A (en) * | 1997-05-05 | 1999-07-27 | Chartered Semiconductor Manufacturing Company, Ltd. | Process improvements in self-aligned polysilicon MOSFET technology using silicon oxynitride |
| US6022776A (en) * | 1999-04-07 | 2000-02-08 | Worldwide Semiconductor Manufacturing Corporation | Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads |
-
2001
- 2001-09-19 JP JP2001284680A patent/JP2003092367A/ja active Pending
-
2002
- 2002-08-28 US US10/229,052 patent/US6706600B2/en not_active Expired - Fee Related
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266680A (ja) * | 1985-09-19 | 1987-03-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10261618A (ja) * | 1997-03-18 | 1998-09-29 | Sony Corp | 有機系反射防止膜のエッチング方法 |
| JPH11143080A (ja) * | 1997-11-06 | 1999-05-28 | Nec Corp | 半導体装置の製造方法 |
| JPH11220044A (ja) * | 1998-01-27 | 1999-08-10 | Masaki Ogura | 低電圧ｅｅｐｒｏｍ／ｎｖｒａｍトランジスターとその製造方法 |
| JP2000082750A (ja) * | 1998-07-10 | 2000-03-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2000058480A (ja) * | 1998-08-07 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2000068393A (ja) * | 1998-08-25 | 2000-03-03 | Rohm Co Ltd | 半導体装置 |
| JP2000138301A (ja) * | 1998-10-30 | 2000-05-16 | Halo Lsi Design & Device Technol Inc | サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法 |
| JP2000349074A (ja) * | 1999-06-09 | 2000-12-15 | Matsushita Electric Ind Co Ltd | ドライエッチング方法および半導体装置の製造方法 |
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