JP2000068393A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 多値情報を記憶させる場合のように多様な電
気的状態を生じさせる際の制御性がよく、かつ、コンパ
クトな半導体装置を提供する。 【解決手段】 ２つのコントロールゲートＣＧ１、ＣＧ
２に印加される電圧Ｖ１、Ｖ２の組合せにしたがってフ
ローティングゲートＦＧに種々の電圧ＶMを生じさせ
る。したがって、個々の電圧のレベル数が少なくてもフ
ローティングゲートＦＧに多様な電圧ＶMを生じさせる
ことができる。このため、フローティングゲートＦＧに
多様な電圧ＶMを生じさせるための制御が容易である。
また、各コントロールゲートＣＧ１、ＣＧ２を相互に絶
縁しつつメモリセルＭＣの高さ方向に積み重ねている。
したがって、コントロールゲートの数が多くなっても、
メモリセルＭＣの投影面積はそれほど増加しない。
気的状態を生じさせる際の制御性がよく、かつ、コンパ
クトな半導体装置を提供する。 【解決手段】 ２つのコントロールゲートＣＧ１、ＣＧ
２に印加される電圧Ｖ１、Ｖ２の組合せにしたがってフ
ローティングゲートＦＧに種々の電圧ＶMを生じさせ
る。したがって、個々の電圧のレベル数が少なくてもフ
ローティングゲートＦＧに多様な電圧ＶMを生じさせる
ことができる。このため、フローティングゲートＦＧに
多様な電圧ＶMを生じさせるための制御が容易である。
また、各コントロールゲートＣＧ１、ＣＧ２を相互に絶
縁しつつメモリセルＭＣの高さ方向に積み重ねている。
したがって、コントロールゲートの数が多くなっても、
メモリセルＭＣの投影面積はそれほど増加しない。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、多値情報を取り扱うことができる半導体装置
に関する。
し、特に、多値情報を取り扱うことができる半導体装置
に関する。
【０００２】
【従来の技術】多量の情報をできるだけコンパクトなチ
ップに記憶させる等の目的から、多値情報（たとえば、
３ビット情報）をひとつのメモリセルに記憶させる方法
が、種々提案されている。
ップに記憶させる等の目的から、多値情報（たとえば、
３ビット情報）をひとつのメモリセルに記憶させる方法
が、種々提案されている。
【０００３】多値情報を記憶させるメモリセルのひとつ
として、図２５Ａに示すようなメモリセル６が知られて
いる。このメモリセル６は、フローティングゲートＦＧ
を有するＭＯＳＦＥＴ（金属酸化物半導体電界効果型ト
ランジスタ）により構成された不揮発性のメモリセルで
ある。
として、図２５Ａに示すようなメモリセル６が知られて
いる。このメモリセル６は、フローティングゲートＦＧ
を有するＭＯＳＦＥＴ（金属酸化物半導体電界効果型ト
ランジスタ）により構成された不揮発性のメモリセルで
ある。
【０００４】メモリセル６は、半導体基板２に設定され
たチャネル形成領域ＣＨを挟むように形成されたソース
ＳおよびドレインＤを備えている。チャネル形成領域Ｃ
Ｈの上には、トンネル酸化膜ＴＭを介して、フローティ
ングゲートＦＧ、絶縁膜４、およびコントロールゲート
ＣＧが、この順に形成されている。
たチャネル形成領域ＣＨを挟むように形成されたソース
ＳおよびドレインＤを備えている。チャネル形成領域Ｃ
Ｈの上には、トンネル酸化膜ＴＭを介して、フローティ
ングゲートＦＧ、絶縁膜４、およびコントロールゲート
ＣＧが、この順に形成されている。
【０００５】メモリセル６に多値情報（たとえば、３ビ
ット情報：”０”〜”７”）を書込むには、コントロー
ルゲートＣＧにかける電圧の電圧値やパルス幅（ストレ
ス時間）を、多値情報の値に対応させて変えるようにし
ている。このようにして、フローティングゲートＦＧに
取込まれる電子の量を変えることで、メモリセル６のし
きい値を変化させる。すなわち、多値情報（たとえ
ば、”０”〜”７”）をメモリセル６のしきい値（Ｖth
０〜Ｖth７）に対応させて記憶させる。
ット情報：”０”〜”７”）を書込むには、コントロー
ルゲートＣＧにかける電圧の電圧値やパルス幅（ストレ
ス時間）を、多値情報の値に対応させて変えるようにし
ている。このようにして、フローティングゲートＦＧに
取込まれる電子の量を変えることで、メモリセル６のし
きい値を変化させる。すなわち、多値情報（たとえ
ば、”０”〜”７”）をメモリセル６のしきい値（Ｖth
０〜Ｖth７）に対応させて記憶させる。
【０００６】情報を読み出すには、一定の電圧をコント
ロールゲートに与え、このとき流れるドレイン電流の大
きさを測定する。測定されたドレイン電流はメモリセル
６のしきい値によって異なるから、このドレイン電流の
大きさを測定することで、書込まれた多値情報の内容を
知ることができる。
ロールゲートに与え、このとき流れるドレイン電流の大
きさを測定する。測定されたドレイン電流はメモリセル
６のしきい値によって異なるから、このドレイン電流の
大きさを測定することで、書込まれた多値情報の内容を
知ることができる。
【０００７】しかしながら、このような従来の方法に
は、次のような問題があった。従来のこのような方法で
は、書き込み時に、コントロールゲートＣＧに印加する
電圧の大きさや印加時間によってメモリセルのしきい値
を変化させるが、印加する電圧の大きさを多数段解に分
けて厳密に制御するのは容易ではなく、しきい値のバラ
付きが大きかった。また、印加時間で制御する場合に
は、ビット数が増えるほど書込みに要する時間が長くな
る傾向がある。すなわち、多値情報を書込む際の制御性
に難があった。
は、次のような問題があった。従来のこのような方法で
は、書き込み時に、コントロールゲートＣＧに印加する
電圧の大きさや印加時間によってメモリセルのしきい値
を変化させるが、印加する電圧の大きさを多数段解に分
けて厳密に制御するのは容易ではなく、しきい値のバラ
付きが大きかった。また、印加時間で制御する場合に
は、ビット数が増えるほど書込みに要する時間が長くな
る傾向がある。すなわち、多値情報を書込む際の制御性
に難があった。
【０００８】このような問題を解決するために、図２５
Ｂに示すメモリセル８が提案されている。このメモリセ
ル８は、ニューラル素子型のメモリセルであり、前述の
メモリセル６と異なり、絶縁膜４の上に、複数のコント
ロールゲートＣＧ１〜ＣＧ３が配置されている。
Ｂに示すメモリセル８が提案されている。このメモリセ
ル８は、ニューラル素子型のメモリセルであり、前述の
メモリセル６と異なり、絶縁膜４の上に、複数のコント
ロールゲートＣＧ１〜ＣＧ３が配置されている。
【０００９】このようなメモリセル８に多値情報を書込
むには、記憶すべき多値情報（この場合は、３ビット情
報）の各ビット成分に対応させて、コントロールゲート
ＣＧ１〜ＣＧ３に与える電圧を”Ｌ”レベルまたは”
Ｈ”レベルとすればよい。このようにして、フローティ
ングゲートＦＧに取込まれる電子の量を変えることで、
メモリセル８のしきい値を変化させる。
むには、記憶すべき多値情報（この場合は、３ビット情
報）の各ビット成分に対応させて、コントロールゲート
ＣＧ１〜ＣＧ３に与える電圧を”Ｌ”レベルまたは”
Ｈ”レベルとすればよい。このようにして、フローティ
ングゲートＦＧに取込まれる電子の量を変えることで、
メモリセル８のしきい値を変化させる。
【００１０】情報を読み出すには、前述の例と同様に、
一定の電圧をコントロールゲートＣＧ１〜ＣＧ３に与
え、このとき流れるドレイン電流の大きさを測定すれば
よい。
一定の電圧をコントロールゲートＣＧ１〜ＣＧ３に与
え、このとき流れるドレイン電流の大きさを測定すれば
よい。
【００１１】このように、メモリセル８を用いれば、印
加する電圧の大きさを多数段解に分けて制御する必要は
なく、ビット数が増えるとこれに応じて書込みに要する
時間が長くなるということもない。したがって、前述
の、多値情報を書込む際の制御性についての問題点を解
決することができる。
加する電圧の大きさを多数段解に分けて制御する必要は
なく、ビット数が増えるとこれに応じて書込みに要する
時間が長くなるということもない。したがって、前述
の、多値情報を書込む際の制御性についての問題点を解
決することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
メモリセル８には、つぎのような問題があった。図２５
Ｂに示すように、メモリセル８においては、複数のコン
トロールゲートＣＧ１〜ＣＧ３が、同一平面上に所定間
隔を隔てて配置されている。したがって、図２５Ａに示
すメモリセル６に比し、かなり大きい投影面積を占有す
ることになる。すなわち、メモリセル８は、多値情報の
ビット数が増加すればするほど、大きい投影面積が必要
になる。これでは、多量の情報をコンパクトなチップに
記憶させることはできない。
メモリセル８には、つぎのような問題があった。図２５
Ｂに示すように、メモリセル８においては、複数のコン
トロールゲートＣＧ１〜ＣＧ３が、同一平面上に所定間
隔を隔てて配置されている。したがって、図２５Ａに示
すメモリセル６に比し、かなり大きい投影面積を占有す
ることになる。すなわち、メモリセル８は、多値情報の
ビット数が増加すればするほど、大きい投影面積が必要
になる。これでは、多量の情報をコンパクトなチップに
記憶させることはできない。
【００１３】この発明は、このような問題点を解決し、
多値情報を記憶させる場合等のように多様な電気的状態
を生じさせる際の制御性がよく、かつ、コンパクトな半
導体装置を提供することを目的とする。
多値情報を記憶させる場合等のように多様な電気的状態
を生じさせる際の制御性がよく、かつ、コンパクトな半
導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段、発明の作用および効果】
請求項１および請求項２の半導体装置においては、第１
の導電体部と、第１の導電体部に対してそれぞれ独立に
結合された複数の第２の導電体部とを備え、複数の第２
の導電体部の電気的状態の組合せにしたがって第１の導
電体部に種々の電気的状態を生じさせる半導体装置であ
って、各第２の導電体部を相互に絶縁しつつ半導体装置
の高さ方向に積み重ねたことを特徴としている。
請求項１および請求項２の半導体装置においては、第１
の導電体部と、第１の導電体部に対してそれぞれ独立に
結合された複数の第２の導電体部とを備え、複数の第２
の導電体部の電気的状態の組合せにしたがって第１の導
電体部に種々の電気的状態を生じさせる半導体装置であ
って、各第２の導電体部を相互に絶縁しつつ半導体装置
の高さ方向に積み重ねたことを特徴としている。
【００１５】したがって、複数の第２の導電体部の電気
的状態の組合せにしたがって第１の導電体部に種々の電
気的状態を生じさせるようにしたから、第２の導電体部
の数を多くしておけば、個々の第２の導電体部のとり得
る電気的状態の状態数が少なくても、第１の導電体部に
多様な電気的状態を生じさせることができる。このた
め、第１の導電体部に多様な電気的状態を生じさせるた
めの制御が容易になる。
的状態の組合せにしたがって第１の導電体部に種々の電
気的状態を生じさせるようにしたから、第２の導電体部
の数を多くしておけば、個々の第２の導電体部のとり得
る電気的状態の状態数が少なくても、第１の導電体部に
多様な電気的状態を生じさせることができる。このた
め、第１の導電体部に多様な電気的状態を生じさせるた
めの制御が容易になる。
【００１６】また、各第２の導電体部を相互に絶縁しつ
つ半導体装置の高さ方向に積み重ねたから、第２の導電
体部の数が多くなっても、装置の投影面積はそれほど増
加しない。したがって、第１の導電体部に多様な電気的
状態を生じさせることができる半導体装置を小型化する
ことができる。
つ半導体装置の高さ方向に積み重ねたから、第２の導電
体部の数が多くなっても、装置の投影面積はそれほど増
加しない。したがって、第１の導電体部に多様な電気的
状態を生じさせることができる半導体装置を小型化する
ことができる。
【００１７】すなわち、多様な電気的状態を生じさせる
際の制御性がよく、かつ、コンパクトな半導体装置を実
現することができる。
際の制御性がよく、かつ、コンパクトな半導体装置を実
現することができる。
【００１８】請求項３の半導体装置においては、半導体
基板に設けられた半導体領域に設定された第１導電型の
チャネル形成領域と、チャネル形成領域を挟んで配置さ
れた第２導電型の第１の高濃度不純物領域および第２の
高濃度不純物領域と、チャネル形成領域の上に形成され
た下部絶縁膜とを備え、第１の導電体部は、下部絶縁膜
の上であって第１の高濃度不純物領域側に形成され、複
数の第２の導電体部は、下部絶縁膜の上であって第２の
高濃度不純物領域側に形成されていることを特徴として
いる。
基板に設けられた半導体領域に設定された第１導電型の
チャネル形成領域と、チャネル形成領域を挟んで配置さ
れた第２導電型の第１の高濃度不純物領域および第２の
高濃度不純物領域と、チャネル形成領域の上に形成され
た下部絶縁膜とを備え、第１の導電体部は、下部絶縁膜
の上であって第１の高濃度不純物領域側に形成され、複
数の第２の導電体部は、下部絶縁膜の上であって第２の
高濃度不純物領域側に形成されていることを特徴として
いる。
【００１９】したがって、第１の導電体部を第１の高濃
度不純物領域側に形成し、複数の第２の導電体部を第２
の高濃度不純物領域側に形成することで、たとえば、当
該半導体装置をメモリセルとして用いた場合、オーバー
イレイス（過消去）によりデプレッション形となった第
１の導電体部の下のチャネル形成領域が導通状態になっ
たとしても、第２の導電体部に所定電圧を印加しない限
り、第２の導電体部の下のチャネル形成領域は導通状態
とならず、したがって、メモリセルは導通状態とはなら
ない。このため、オーバーイレイスに起因する情報の読
出し誤差が生じにくい。
度不純物領域側に形成し、複数の第２の導電体部を第２
の高濃度不純物領域側に形成することで、たとえば、当
該半導体装置をメモリセルとして用いた場合、オーバー
イレイス（過消去）によりデプレッション形となった第
１の導電体部の下のチャネル形成領域が導通状態になっ
たとしても、第２の導電体部に所定電圧を印加しない限
り、第２の導電体部の下のチャネル形成領域は導通状態
とならず、したがって、メモリセルは導通状態とはなら
ない。このため、オーバーイレイスに起因する情報の読
出し誤差が生じにくい。
【００２０】さらに、第１の導電体部の下のチャネル形
成領域がデプレッション形となっても問題がないことか
ら、第１の導電体部に生ずる有効な電気的状態として、
第１の導電体部の下のチャネル形成領域がエンハンスメ
ント形となる状態からデプレッション形となるような状
態まで含めることができる。したがって、その分、第１
の導電体部に生ずる個々の電気的状態の範囲を大きくと
ることができる。このため、第１の導電体部に生ずる個
々の電気的状態の範囲を検出する際のマージンが大きく
なる。すなわち、第１の導電体部に生ずる電気的状態の
検出精度を上げることができる。
成領域がデプレッション形となっても問題がないことか
ら、第１の導電体部に生ずる有効な電気的状態として、
第１の導電体部の下のチャネル形成領域がエンハンスメ
ント形となる状態からデプレッション形となるような状
態まで含めることができる。したがって、その分、第１
の導電体部に生ずる個々の電気的状態の範囲を大きくと
ることができる。このため、第１の導電体部に生ずる個
々の電気的状態の範囲を検出する際のマージンが大きく
なる。すなわち、第１の導電体部に生ずる電気的状態の
検出精度を上げることができる。
【００２１】請求項４の半導体装置においては、複数の
第２の導電体部の側面に、誘電体により構成された側部
絶縁膜を介して、サイドウォール状の第１の導電体部が
形成されていることを特徴としている。
第２の導電体部の側面に、誘電体により構成された側部
絶縁膜を介して、サイドウォール状の第１の導電体部が
形成されていることを特徴としている。
【００２２】したがって、サイドウォール状の第１の導
電体部の厚さを調整することで、容易に幅の狭い第１の
導電体部を得ることができる。このため、第１の導電体
部とチャネル形成領域との間の静電容量を、容易に小さ
くすることができる。この結果、第１の導電体部とチャ
ネル形成領域との間に生ずる分圧を、容易に高くするこ
とができる。すなわち、容易に、第１の導電体部に多様
な電気的状態を生じさせることができる。
電体部の厚さを調整することで、容易に幅の狭い第１の
導電体部を得ることができる。このため、第１の導電体
部とチャネル形成領域との間の静電容量を、容易に小さ
くすることができる。この結果、第１の導電体部とチャ
ネル形成領域との間に生ずる分圧を、容易に高くするこ
とができる。すなわち、容易に、第１の導電体部に多様
な電気的状態を生じさせることができる。
【００２３】請求項５の半導体装置においては、第１の
導電体部に生じた種々の電圧に対応して第１の導電体部
に種々の量の電荷を蓄積し、蓄積された電荷に対応した
多値の情報を記憶するよう構成したことを特徴としてい
る。したがって、多値情報を記憶させる際の制御性がよ
く、かつ、コンパクトな多値メモリセル等の半導体装置
を実現することができる。
導電体部に生じた種々の電圧に対応して第１の導電体部
に種々の量の電荷を蓄積し、蓄積された電荷に対応した
多値の情報を記憶するよう構成したことを特徴としてい
る。したがって、多値情報を記憶させる際の制御性がよ
く、かつ、コンパクトな多値メモリセル等の半導体装置
を実現することができる。
【００２４】請求項６の半導体装置においては、第１の
導電体部に生じた種々の電圧に対応して、第１の高濃度
不純物領域と第２の高濃度不純物領域との間に種々の電
圧が生ずるよう構成したことを特徴としている。したが
って、複数の第２の導電体部の電気的状態の組合せにし
たがって、第１の高濃度不純物領域と第２の高濃度不純
物領域との間に種々の電圧が生ずるようにすることがで
きる。すなわち、多値情報を取り扱う際の制御性がよ
く、かつ、コンパクトなＡＤコンバータ等の半導体装置
を実現することができる。
導電体部に生じた種々の電圧に対応して、第１の高濃度
不純物領域と第２の高濃度不純物領域との間に種々の電
圧が生ずるよう構成したことを特徴としている。したが
って、複数の第２の導電体部の電気的状態の組合せにし
たがって、第１の高濃度不純物領域と第２の高濃度不純
物領域との間に種々の電圧が生ずるようにすることがで
きる。すなわち、多値情報を取り扱う際の制御性がよ
く、かつ、コンパクトなＡＤコンバータ等の半導体装置
を実現することができる。
【００２５】請求項７の半導体装置においては、複数の
第２の導電体部は、それぞれ異なる値の静電容量を介し
て、第１の導電体部と結合されていることを特徴として
いる。したがって、最小限の数の第２の導電体部を用い
て、効率的に第１の導電体部に多様な電気的状態を生じ
させることができる。
第２の導電体部は、それぞれ異なる値の静電容量を介し
て、第１の導電体部と結合されていることを特徴として
いる。したがって、最小限の数の第２の導電体部を用い
て、効率的に第１の導電体部に多様な電気的状態を生じ
させることができる。
【００２６】請求項８の半導体装置においては、複数の
第２の導電体部の厚さがそれぞれ異なるよう構成したこ
とを特徴としている。したがって、特に複雑な工程を要
することなく、容易に、異なる値の静電容量を実現する
ことができる。
第２の導電体部の厚さがそれぞれ異なるよう構成したこ
とを特徴としている。したがって、特に複雑な工程を要
することなく、容易に、異なる値の静電容量を実現する
ことができる。
【００２７】なお、請求項において、「半導体基板に半
導体領域を設ける」とは、半導体基板に接して半導体領
域を形成する場合、半導体基板の上に形成した一層以上
の別の層の上に半導体領域を形成する場合、および、半
導体基板自体が半導体領域である場合を含む概念であ
る。
導体領域を設ける」とは、半導体基板に接して半導体領
域を形成する場合、半導体基板の上に形成した一層以上
の別の層の上に半導体領域を形成する場合、および、半
導体基板自体が半導体領域である場合を含む概念であ
る。
【００２８】
【発明の実施の形態】図１は、この発明の一実施形態に
よる半導体装置である不揮発性メモリを構成するメモリ
セルＭＣの断面構成を示す図面である。この不揮発性メ
モリのメモリアレイ部４２（図２参照）には、図１に示
す複数のメモリセルＭＣが、直交する行列状に、多数配
置されている。
よる半導体装置である不揮発性メモリを構成するメモリ
セルＭＣの断面構成を示す図面である。この不揮発性メ
モリのメモリアレイ部４２（図２参照）には、図１に示
す複数のメモリセルＭＣが、直交する行列状に、多数配
置されている。
【００２９】図２は、メモリアレイ部４２に行列状に配
置された複数のメモリセルＭＣを表わす回路図の一部を
例示したものである。
置された複数のメモリセルＭＣを表わす回路図の一部を
例示したものである。
【００３０】図１に示すように、メモリセルＭＣは、Ｐ
型（第１導電型）の半導体基板４６（半導体領域）に設
定されたチャネル形成領域ＣＨと、チャネル形成領域Ｃ
Ｈを挟んで配置されたＮ型（第２導電型）のソースＳ
（第１の高濃度不純物領域）およびドレインＤ（第２の
高濃度不純物領域）と、チャネル形成領域ＣＨの上に形
成された下部絶縁膜であるトンネル酸化膜ＴＭおよびゲ
ート酸化膜ＧＭを備えている。
型（第１導電型）の半導体基板４６（半導体領域）に設
定されたチャネル形成領域ＣＨと、チャネル形成領域Ｃ
Ｈを挟んで配置されたＮ型（第２導電型）のソースＳ
（第１の高濃度不純物領域）およびドレインＤ（第２の
高濃度不純物領域）と、チャネル形成領域ＣＨの上に形
成された下部絶縁膜であるトンネル酸化膜ＴＭおよびゲ
ート酸化膜ＧＭを備えている。
【００３１】すなわち、チャネル形成領域ＣＨの上に形
成された下部絶縁膜のうち、ドレイン側に形成された薄
い膜がトンネル酸化膜ＴＭであり、ソースＳ側に形成さ
れたやや厚い膜がゲート酸化膜ＧＭである。
成された下部絶縁膜のうち、ドレイン側に形成された薄
い膜がトンネル酸化膜ＴＭであり、ソースＳ側に形成さ
れたやや厚い膜がゲート酸化膜ＧＭである。
【００３２】ゲート酸化膜ＧＭの上には、コントロール
ゲートＣＧ１、絶縁性を有するＯＮＯ膜５８、コントロ
ールゲートＣＧ２、絶縁物により構成されたハードマス
ク層６４がこの順に形成されている。このように積層さ
れたコントロールゲートＣＧ１、ＯＮＯ膜５８、コント
ロールゲートＣＧ２およびハードマスク層６４を、積層
ゲート部７２と呼ぶこととする。
ゲートＣＧ１、絶縁性を有するＯＮＯ膜５８、コントロ
ールゲートＣＧ２、絶縁物により構成されたハードマス
ク層６４がこの順に形成されている。このように積層さ
れたコントロールゲートＣＧ１、ＯＮＯ膜５８、コント
ロールゲートＣＧ２およびハードマスク層６４を、積層
ゲート部７２と呼ぶこととする。
【００３３】積層ゲート部７２を構成するコントロール
ゲートＣＧ１およびコントロールゲートＣＧ２が、第２
の導電体部に該当する。すなわち、この実施形態におい
ては、第２の導電体部を２つ積層して配置している。し
たがって、後述するように、このメモリセルＭＣは、２
ビットのデータを記憶する多値メモリとして機能する。
第２の導電体部を３つ以上積層して配置すれば、３ビッ
ト以上の多値データを記憶させることができる。なお、
コントロールゲートＣＧ２は、ポリシリコン層６０の上
にタングステンシリサイド（ＷＳi）層６２を積層した
２層構造の導電体層である。
ゲートＣＧ１およびコントロールゲートＣＧ２が、第２
の導電体部に該当する。すなわち、この実施形態におい
ては、第２の導電体部を２つ積層して配置している。し
たがって、後述するように、このメモリセルＭＣは、２
ビットのデータを記憶する多値メモリとして機能する。
第２の導電体部を３つ以上積層して配置すれば、３ビッ
ト以上の多値データを記憶させることができる。なお、
コントロールゲートＣＧ２は、ポリシリコン層６０の上
にタングステンシリサイド（ＷＳi）層６２を積層した
２層構造の導電体層である。
【００３４】積層ゲート７２の側面には、別のＯＮＯ膜
６９を介して、ポリシリコンにより構成されたサイドウ
ォールＳＷが形成されている。
６９を介して、ポリシリコンにより構成されたサイドウ
ォールＳＷが形成されている。
【００３５】ＯＮＯ膜６９のうち、ドレインＤ側にある
膜を側部絶縁膜ＳＩＭと呼ぶ。また、サイドウォールＳ
Ｗのうち、ドレインＤ側にある部分がフローティングゲ
ートＦＧ（第１の導電体部）に該当する。
膜を側部絶縁膜ＳＩＭと呼ぶ。また、サイドウォールＳ
Ｗのうち、ドレインＤ側にある部分がフローティングゲ
ートＦＧ（第１の導電体部）に該当する。
【００３６】したがって、コントロールゲートＣＧ１お
よびコントロールゲートＣＧ２は、ＯＮＯ膜５８によっ
て相互に絶縁されるとともに、それぞれが、側部絶縁膜
ＳＩＭを誘電体膜とするコンデンサ（静電容量）Ｃ１お
よびＣ２を介して、フローティングゲートＦＧに結合さ
れている（図３Ａ参照）。
よびコントロールゲートＣＧ２は、ＯＮＯ膜５８によっ
て相互に絶縁されるとともに、それぞれが、側部絶縁膜
ＳＩＭを誘電体膜とするコンデンサ（静電容量）Ｃ１お
よびＣ２を介して、フローティングゲートＦＧに結合さ
れている（図３Ａ参照）。
【００３７】また、フローティングゲートＦＧは、トン
ネル酸化膜ＴＭを誘電体膜とするコンデンサ（静電容
量）Ｃ３を介して、チャネル形成領域ＣＨに結合されて
いる（図３Ａ参照）。
ネル酸化膜ＴＭを誘電体膜とするコンデンサ（静電容
量）Ｃ３を介して、チャネル形成領域ＣＨに結合されて
いる（図３Ａ参照）。
【００３８】図１に、各部寸法を例示する。
【００３９】つぎに、メモリセルＭＣの動作を説明す
る。メモリセルＭＣは、データの書込み時に、トンネル
電流を用いるか、ＨＣＩ（ホット・キャリア・インジェ
クション）を用いるかにより、動作が異なる。図３Ａな
いし図６は、データの書込み時にトンネル電流を用いる
場合における、メモリセルＭＣの動作を説明するための
図面である。一方、図７Ａないし図９は、データの書込
み時にＨＣＩを用いる場合における、メモリセルＭＣの
動作を説明するための図面である。
る。メモリセルＭＣは、データの書込み時に、トンネル
電流を用いるか、ＨＣＩ（ホット・キャリア・インジェ
クション）を用いるかにより、動作が異なる。図３Ａな
いし図６は、データの書込み時にトンネル電流を用いる
場合における、メモリセルＭＣの動作を説明するための
図面である。一方、図７Ａないし図９は、データの書込
み時にＨＣＩを用いる場合における、メモリセルＭＣの
動作を説明するための図面である。
【００４０】まず、図３Ａないし図６に基づいて、デー
タの書込み時にトンネル電流を用いる場合における、メ
モリセルＭＣの動作を説明する。
タの書込み時にトンネル電流を用いる場合における、メ
モリセルＭＣの動作を説明する。
【００４１】図３Ａは、この場合における書込み（プロ
グラム）動作を説明するためのメモリセルＭＣの概念図
である。図３Ｂは、書込み動作を説明するためのテーブ
ルである。図４は、読出し時において、コントロールゲ
ートＣＧ１に与えるゲート電圧ＶCG１およびコントロー
ルゲートＣＧ２に与えるゲート電圧ＶCG２と、ドレイン
電流ＩDとの関係を、書込まれたデータ（２ビットデー
タ”０”〜”３”）をパラメータとして、表現したグラ
フである。
グラム）動作を説明するためのメモリセルＭＣの概念図
である。図３Ｂは、書込み動作を説明するためのテーブ
ルである。図４は、読出し時において、コントロールゲ
ートＣＧ１に与えるゲート電圧ＶCG１およびコントロー
ルゲートＣＧ２に与えるゲート電圧ＶCG２と、ドレイン
電流ＩDとの関係を、書込まれたデータ（２ビットデー
タ”０”〜”３”）をパラメータとして、表現したグラ
フである。
【００４２】図５Ａは、この場合における消去（イレー
ス）動作を説明するためのメモリセルＭＣの概念図であ
る。図５Ｂは、消去動作を説明するためのテーブルであ
る。図６は、読出し動作を説明するためのテーブルであ
る。
ス）動作を説明するためのメモリセルＭＣの概念図であ
る。図５Ｂは、消去動作を説明するためのテーブルであ
る。図６は、読出し動作を説明するためのテーブルであ
る。
【００４３】まず、図３Ａないし図３Ｂに基づいて、デ
ータを書込む場合の動作を説明する。データの書込み時
にトンネル電流を用いる場合、フローティングゲートＦ
Ｇに電子が多数注入されている状態、すなわち、しきい
値が最も高い状態（Ｖth４）がデータ書込み前の状態す
なわち消去状態（データ”３”に対応するものとする）
である。
ータを書込む場合の動作を説明する。データの書込み時
にトンネル電流を用いる場合、フローティングゲートＦ
Ｇに電子が多数注入されている状態、すなわち、しきい
値が最も高い状態（Ｖth４）がデータ書込み前の状態す
なわち消去状態（データ”３”に対応するものとする）
である。
【００４４】この状態からメモリセルＭＣにデータを書
込むには、トンネル酸化膜ＴＭを介して、フローティン
グゲートＦＧからドレインＤに電子を引き抜く。このと
きの電流がトンネル電流である。フローティングゲート
ＦＧから引き抜かれた電子の量に応じて、後述するよう
に、メモリセルＭＣのしきい値が変化する。
込むには、トンネル酸化膜ＴＭを介して、フローティン
グゲートＦＧからドレインＤに電子を引き抜く。このと
きの電流がトンネル電流である。フローティングゲート
ＦＧから引き抜かれた電子の量に応じて、後述するよう
に、メモリセルＭＣのしきい値が変化する。
【００４５】引き抜かれた電子の量が増えるにしたがっ
て、メモリセルＭＣのしきい値は、消去状態のＶth４か
らＶth１、Ｖth２、Ｖth３へと変化するものとする（図
４参照）。このメモリセルＭＣのしきい値に対応させ
て、データを記憶するようにしているのである。すなわ
ち、メモリセルＭＣのしきい値Ｖth４、Ｖth１、Ｖth
２、Ｖth３に対応させて、それぞれ、データ”３”、”
２”、”１”、”０”を記憶するようにしている。
て、メモリセルＭＣのしきい値は、消去状態のＶth４か
らＶth１、Ｖth２、Ｖth３へと変化するものとする（図
４参照）。このメモリセルＭＣのしきい値に対応させ
て、データを記憶するようにしているのである。すなわ
ち、メモリセルＭＣのしきい値Ｖth４、Ｖth１、Ｖth
２、Ｖth３に対応させて、それぞれ、データ”３”、”
２”、”１”、”０”を記憶するようにしている。
【００４６】フローティングゲートＦＧから引き抜く電
子の量すなわちトンネル電流の大きさは、トンネル酸化
膜ＴＭに生ずる電界に依存する。すなわち、トンネル酸
化膜ＴＭに生ずる電界が大きい程、トンネル電流も大き
くなる。
子の量すなわちトンネル電流の大きさは、トンネル酸化
膜ＴＭに生ずる電界に依存する。すなわち、トンネル酸
化膜ＴＭに生ずる電界が大きい程、トンネル電流も大き
くなる。
【００４７】トンネル酸化膜ＴＭに生ずる電界は、フロ
ーティングゲートＦＧの電圧ＶMとフローティングゲー
トＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの
差に依存する。チャネル形成領域ＣＨには電流が流れて
おらず、したがってチャネルが形成されていない。この
ため、半導体基板４６の電圧を接地電位ＧＮＤ（０ボル
ト）とすると、電圧Ｖsurもほぼ接地電位となる。すな
わち、電圧Ｖsurは、ほぼ一定となる。したがって、ト
ンネル電流の大きさは、フローティングゲートＦＧの電
圧ＶMに依存することとなる。
ーティングゲートＦＧの電圧ＶMとフローティングゲー
トＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの
差に依存する。チャネル形成領域ＣＨには電流が流れて
おらず、したがってチャネルが形成されていない。この
ため、半導体基板４６の電圧を接地電位ＧＮＤ（０ボル
ト）とすると、電圧Ｖsurもほぼ接地電位となる。すな
わち、電圧Ｖsurは、ほぼ一定となる。したがって、ト
ンネル電流の大きさは、フローティングゲートＦＧの電
圧ＶMに依存することとなる。
【００４８】いま、コントロールゲートＣＧ１に与える
電圧をＶ１、コントロールゲートＣＧ２に与える電圧を
Ｖ２とすると、電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur） となる。
電圧をＶ１、コントロールゲートＣＧ２に与える電圧を
Ｖ２とすると、電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur） となる。
【００４９】これを変形すれば、 ＶM＝Ｃ２・Ｖ２／ＣTOT＋Ｃ１・Ｖ１／ＣTOT＋Ｃ３・Ｖsur／ＣTOT ただし、 ＣTOT＝Ｃ１＋Ｃ２＋Ｃ３ ・・・(1) となる。
【００５０】上述のように電圧Ｖsurがほぼ一定である
から、式（１）から、フローティングゲートＦＧの電圧
ＶMは、コントロールゲートＣＧ１に与える電圧Ｖ１お
よびコントロールゲートＣＧ２に与える電圧Ｖ２に依存
することがわかる。
から、式（１）から、フローティングゲートＦＧの電圧
ＶMは、コントロールゲートＣＧ１に与える電圧Ｖ１お
よびコントロールゲートＣＧ２に与える電圧Ｖ２に依存
することがわかる。
【００５１】したがって、コントロールゲートＣＧ１お
よびコントロールゲートＣＧ２に、それぞれ、適当な電
圧Ｖ１およびＶ２を与えることによって、フローティン
グゲートＦＧの電圧ＶMすなわちフローティングゲート
ＦＧから引き抜く電子の量を、所望量にすることができ
る。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与える
ことによって、メモリセルＭＣに所望のデータを書込む
ことができる。
よびコントロールゲートＣＧ２に、それぞれ、適当な電
圧Ｖ１およびＶ２を与えることによって、フローティン
グゲートＦＧの電圧ＶMすなわちフローティングゲート
ＦＧから引き抜く電子の量を、所望量にすることができ
る。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与える
ことによって、メモリセルＭＣに所望のデータを書込む
ことができる。
【００５２】たとえば、メモリセルＭＣにデータ”１”
を書込むには、図３Ｂに示すように、コントロールゲー
トＣＧ１（図２に示すワードラインＷＬ００）およびコ
ントロールゲートＣＧ２（図２に示すワードラインＷＬ
０１）に、それぞれ、電圧「０ボルト」および「−１０
ボルト」を印加すればよい。なお、上述のように、ドレ
インＤ（図２に示すビットラインＢＬ０）の電圧および
ソースＳの電圧は、それぞれ、「５ボルト」および「０
ボルト」にしておく。
を書込むには、図３Ｂに示すように、コントロールゲー
トＣＧ１（図２に示すワードラインＷＬ００）およびコ
ントロールゲートＣＧ２（図２に示すワードラインＷＬ
０１）に、それぞれ、電圧「０ボルト」および「−１０
ボルト」を印加すればよい。なお、上述のように、ドレ
インＤ（図２に示すビットラインＢＬ０）の電圧および
ソースＳの電圧は、それぞれ、「５ボルト」および「０
ボルト」にしておく。
【００５３】これにより、所定量の電子がフローティン
グゲートＦＧからドレインＤに引き抜かれ、メモリセル
ＭＣのしきい値は、Ｖth４からＶth２へと変化する。す
なわち、データ”１”が、しきい値Ｖth２として、メモ
リセルＭＣに記憶されたことになる。
グゲートＦＧからドレインＤに引き抜かれ、メモリセル
ＭＣのしきい値は、Ｖth４からＶth２へと変化する。す
なわち、データ”１”が、しきい値Ｖth２として、メモ
リセルＭＣに記憶されたことになる。
【００５４】つぎに、図５Ａないし図５Ｂに基づいて、
データを消去する場合の動作を説明する。データの消去
にも、トンネル電流を用いる。すなわち、メモリセルＭ
Ｃに書込まれたデータを消去するには、図５Ａに示すよ
うに、トンネル酸化膜ＴＭを介して、ドレインＤおよび
半導体基板４６から、フローティングゲートＦＧに電子
を注入するのである。
データを消去する場合の動作を説明する。データの消去
にも、トンネル電流を用いる。すなわち、メモリセルＭ
Ｃに書込まれたデータを消去するには、図５Ａに示すよ
うに、トンネル酸化膜ＴＭを介して、ドレインＤおよび
半導体基板４６から、フローティングゲートＦＧに電子
を注入するのである。
【００５５】図５Ｂに示すように、消去時においては、
コントロールゲートＣＧ１およびコントロールゲートＣ
Ｇ２に、ともに、電圧「１０ボルト」を印加するととも
に、ドレインＤの電圧およびソースＳの電圧は、ともに
「０ボルト」にしておけばよい。フローティングゲート
ＦＧに所定量の電子が注入されると、メモリセルのしき
い値は、Ｖth４に戻る（図４参照）。
コントロールゲートＣＧ１およびコントロールゲートＣ
Ｇ２に、ともに、電圧「１０ボルト」を印加するととも
に、ドレインＤの電圧およびソースＳの電圧は、ともに
「０ボルト」にしておけばよい。フローティングゲート
ＦＧに所定量の電子が注入されると、メモリセルのしき
い値は、Ｖth４に戻る（図４参照）。
【００５６】なお、データの消去に際しては、メモリア
レイ部４２を構成するメモリセル全てを一括して消去す
るように構成してもよいし、ひとつのメモリセルまたは
一群のメモリセルを指定して消去するよう構成してもよ
い。
レイ部４２を構成するメモリセル全てを一括して消去す
るように構成してもよいし、ひとつのメモリセルまたは
一群のメモリセルを指定して消去するよう構成してもよ
い。
【００５７】つぎに、図６および図４に基づいて、デー
タを読み出す場合の動作を説明する。消去時にフローテ
ィングゲートＦＧに注入された電子は、データ書き込み
時に、データの内容に応じて引き抜かれる。フローティ
ングゲートＦＧに残存している電荷量をＱMとすれば、
電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur）−ＱＭ となる。
タを読み出す場合の動作を説明する。消去時にフローテ
ィングゲートＦＧに注入された電子は、データ書き込み
時に、データの内容に応じて引き抜かれる。フローティ
ングゲートＦＧに残存している電荷量をＱMとすれば、
電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur）−ＱＭ となる。
【００５８】ソースＳおよびドレインＤに適当な電圧を
与え、ドレイン電流が流れる状態、すなわちチャネル形
成領域ＣＨにチャネルが形成された状態にすれば、フェ
ルミポテンシャルをφＦとした場合、次式、 Ｖsur≒２φF が成立する。
与え、ドレイン電流が流れる状態、すなわちチャネル形
成領域ＣＨにチャネルが形成された状態にすれば、フェ
ルミポテンシャルをφＦとした場合、次式、 Ｖsur≒２φF が成立する。
【００５９】上の２式より、 ＶM≒Ｃ２・Ｖ２／ＣTOT＋Ｃ１・Ｖ１／ＣTOT＋Ｃ３・２φF／ＣTOT ＋ＱM／ＣTOT ・・・(2) となる。
【００６０】したがって、フェルミポテンシャルをφF
が一定であるとし、コントロールゲートＣＧ１に印加さ
れる電圧Ｖ１およびコントロールゲートＣＧ２に印加さ
れる電圧Ｖ２を、それぞれ一定とすれば、フローティン
グゲートＦＧに生ずる電圧ＶMは、ほぼフローティング
ゲートＦＧに残存している電荷量ＱMに依存することと
なる。
が一定であるとし、コントロールゲートＣＧ１に印加さ
れる電圧Ｖ１およびコントロールゲートＣＧ２に印加さ
れる電圧Ｖ２を、それぞれ一定とすれば、フローティン
グゲートＦＧに生ずる電圧ＶMは、ほぼフローティング
ゲートＦＧに残存している電荷量ＱMに依存することと
なる。
【００６１】ドレイン電流の大きさは電圧ＶMの大きさ
に依存することから、このときのドレイン電流の大きさ
を調べれば、フローティングゲートＦＧに残存している
電荷量ＱMすなわちメモリセルＭＣに書き込まれている
データを知ることができる。
に依存することから、このときのドレイン電流の大きさ
を調べれば、フローティングゲートＦＧに残存している
電荷量ＱMすなわちメモリセルＭＣに書き込まれている
データを知ることができる。
【００６２】すなわち、メモリセルＭＣからデータを読
み出すには、コントロールゲートＣＧ１およびコントロ
ールゲートＣＧ２ならびにドレインＤおよびソースＳに
所定電圧を印加し、そのときに流れるドレイン電流の大
きさを測定すればよい。
み出すには、コントロールゲートＣＧ１およびコントロ
ールゲートＣＧ２ならびにドレインＤおよびソースＳに
所定電圧を印加し、そのときに流れるドレイン電流の大
きさを測定すればよい。
【００６３】図６に示すように、読出し時においては、
たとえば、コントロールゲートＣＧ１およびコントロー
ルゲートＣＧ２に、ともに、電圧「５ボルト」を印加す
るとともに、ドレインＤの電圧およびソースＳの電圧
は、それぞれ「１ボルト」および「０ボルト」にしてお
けばよい。このときのドレイン電流を、たとえば図２に
示すビットラインＢＬ０に接続されたセンスアンプ（図
示せず）により検出して判定するようにしておけばよ
い。
たとえば、コントロールゲートＣＧ１およびコントロー
ルゲートＣＧ２に、ともに、電圧「５ボルト」を印加す
るとともに、ドレインＤの電圧およびソースＳの電圧
は、それぞれ「１ボルト」および「０ボルト」にしてお
けばよい。このときのドレイン電流を、たとえば図２に
示すビットラインＢＬ０に接続されたセンスアンプ（図
示せず）により検出して判定するようにしておけばよ
い。
【００６４】つぎに、図７Ａないし図９に基づいて、デ
ータの書込み時にＨＣＩ（ホット・キャリア・インジェ
クション）を用いる場合における、メモリセルＭＣの動
作を説明する。
ータの書込み時にＨＣＩ（ホット・キャリア・インジェ
クション）を用いる場合における、メモリセルＭＣの動
作を説明する。
【００６５】図７Ａは、この場合における書込み（プロ
グラム）動作を説明するためのメモリセルＭＣの概念図
である。図７Ｂは、書込み動作を説明するためのテーブ
ルである。図８は、読出し時において、コントロールゲ
ートＣＧ１に与えるゲート電圧ＶCG１およびコントロー
ルゲートＣＧ２に与えるゲート電圧ＶCG２と、ドレイン
電流ＩDとの関係を、書込まれたデータ（２ビットデー
タ”０”〜”３”）をパラメータとして、表現したグラ
フである。
グラム）動作を説明するためのメモリセルＭＣの概念図
である。図７Ｂは、書込み動作を説明するためのテーブ
ルである。図８は、読出し時において、コントロールゲ
ートＣＧ１に与えるゲート電圧ＶCG１およびコントロー
ルゲートＣＧ２に与えるゲート電圧ＶCG２と、ドレイン
電流ＩDとの関係を、書込まれたデータ（２ビットデー
タ”０”〜”３”）をパラメータとして、表現したグラ
フである。
【００６６】図９Ａは、この場合における消去（イレー
ス）動作を説明するためのメモリセルＭＣの概念図であ
る。図９Ｂは、消去動作を説明するためのテーブルであ
る。
ス）動作を説明するためのメモリセルＭＣの概念図であ
る。図９Ｂは、消去動作を説明するためのテーブルであ
る。
【００６７】まず、図７Ａないし図７Ｂに基づいて、デ
ータを書込む場合の動作を説明する。データの書込み時
にＨＣＩを用いる場合、フローティングゲートＦＧから
電子が引き抜かれている状態、すなわち、しきい値が最
も低い状態（Ｖth０）がデータ書込み前の状態すなわち
消去状態（データ”０”に対応するものとする）であ
る。
ータを書込む場合の動作を説明する。データの書込み時
にＨＣＩを用いる場合、フローティングゲートＦＧから
電子が引き抜かれている状態、すなわち、しきい値が最
も低い状態（Ｖth０）がデータ書込み前の状態すなわち
消去状態（データ”０”に対応するものとする）であ
る。
【００６８】この状態からメモリセルＭＣにデータを書
込むには、メモリセルＭＣを飽和領域で動作させ、ドレ
インＤ近傍に生じた熱電子を、トンネル酸化膜ＴＭを介
して、フローティングゲートＦＧに引き込む。フローテ
ィングゲートＦＧに引き込まれた電子の量に応じて、後
述するように、メモリセルＭＣのしきい値が変化する。
込むには、メモリセルＭＣを飽和領域で動作させ、ドレ
インＤ近傍に生じた熱電子を、トンネル酸化膜ＴＭを介
して、フローティングゲートＦＧに引き込む。フローテ
ィングゲートＦＧに引き込まれた電子の量に応じて、後
述するように、メモリセルＭＣのしきい値が変化する。
【００６９】このようにして注入された電子の量が増え
るにしたがって、メモリセルＭＣのしきい値は、消去状
態のＶth０からＶth１、Ｖth２、Ｖth３へと変化するも
のとする（図８参照）。このメモリセルＭＣのしきい値
に対応させて、データを記憶するようにしているのであ
る。すなわち、メモリセルＭＣのしきい値Ｖth０、Ｖth
１、Ｖth２、Ｖth３に対応させて、それぞれ、データ”
０”、”１”、”２”、”３”を記憶するようにしてい
る。
るにしたがって、メモリセルＭＣのしきい値は、消去状
態のＶth０からＶth１、Ｖth２、Ｖth３へと変化するも
のとする（図８参照）。このメモリセルＭＣのしきい値
に対応させて、データを記憶するようにしているのであ
る。すなわち、メモリセルＭＣのしきい値Ｖth０、Ｖth
１、Ｖth２、Ｖth３に対応させて、それぞれ、データ”
０”、”１”、”２”、”３”を記憶するようにしてい
る。
【００７０】フローティングゲートＦＧに注入される電
子の量は、トンネル酸化膜ＴＭに生ずる電界に依存す
る。すなわち、トンネル酸化膜ＴＭに生ずる電界が大き
い程、注入される電子の量も大きくなる。
子の量は、トンネル酸化膜ＴＭに生ずる電界に依存す
る。すなわち、トンネル酸化膜ＴＭに生ずる電界が大き
い程、注入される電子の量も大きくなる。
【００７１】トンネル酸化膜ＴＭに生ずる電界は、フロ
ーティングゲートＦＧの電圧ＶMとフローティングゲー
トＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの
差に依存する。上述のように、書き込み時には、メモリ
セルＭＣを飽和領域で動作している。したがって、チャ
ネル形成領域ＣＨには電流が流れており、チャネルが形
成されている。つまり、次式、 Ｖsur≒２φF が成立している。すなわち、電圧Ｖsurは、ほぼ一定と
なる。したがって、注入される電子の量は、フローティ
ングゲートＦＧの電圧ＶMに依存することとなる。
ーティングゲートＦＧの電圧ＶMとフローティングゲー
トＦＧ直下のチャネル形成領域ＣＨ表面の電圧Ｖsurの
差に依存する。上述のように、書き込み時には、メモリ
セルＭＣを飽和領域で動作している。したがって、チャ
ネル形成領域ＣＨには電流が流れており、チャネルが形
成されている。つまり、次式、 Ｖsur≒２φF が成立している。すなわち、電圧Ｖsurは、ほぼ一定と
なる。したがって、注入される電子の量は、フローティ
ングゲートＦＧの電圧ＶMに依存することとなる。
【００７２】いま、コントロールゲートＣＧ１に与える
電圧をＶ１、コントロールゲートＣＧ２に与える電圧を
Ｖ２とすると、電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur） となる。
電圧をＶ１、コントロールゲートＣＧ２に与える電圧を
Ｖ２とすると、電荷保存の法則より、 Ｃ２（Ｖ２−ＶM）＋Ｃ１（Ｖ１−ＶM）＝Ｃ３（ＶM−
Ｖsur） となる。
【００７３】上の２式より、 ＶM≒Ｃ２・Ｖ２／ＣTOT＋Ｃ１・Ｖ１／ＣTOT＋Ｃ３・２φF／ＣTOT ただし、 ＣTOT＝Ｃ１＋Ｃ２＋Ｃ３ ・・・(1') となる。
【００７４】上述のようにフェルミポテンシャルφFが
一定であるから、式（１’）から、フローティングゲー
トＦＧの電圧ＶMは、コントロールゲートＣＧ１に与え
る電圧Ｖ１およびコントロールゲートＣＧ２に与える電
圧Ｖ２に依存することがわかる。
一定であるから、式（１’）から、フローティングゲー
トＦＧの電圧ＶMは、コントロールゲートＣＧ１に与え
る電圧Ｖ１およびコントロールゲートＣＧ２に与える電
圧Ｖ２に依存することがわかる。
【００７５】したがって、コントロールゲートＣＧ１お
よびコントロールゲートＣＧ２に、それぞれ、適当な電
圧Ｖ１およびＶ２を与えることによって、フローティン
グゲートＦＧの電圧ＶMすなわちフローティングゲート
ＦＧに注入される電子の量を、所望量にすることができ
る。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与える
ことによって、メモリセルＭＣにデータを書込むことが
できる。
よびコントロールゲートＣＧ２に、それぞれ、適当な電
圧Ｖ１およびＶ２を与えることによって、フローティン
グゲートＦＧの電圧ＶMすなわちフローティングゲート
ＦＧに注入される電子の量を、所望量にすることができ
る。すなわち、適当な電圧Ｖ１および電圧Ｖ２を与える
ことによって、メモリセルＭＣにデータを書込むことが
できる。
【００７６】たとえば、メモリセルＭＣにデータ”１”
を書込むには、図７Ｂに示すように、コントロールゲー
トＣＧ１（図２に示すワードラインＷＬ００）およびコ
ントロールゲートＣＧ２（図２に示すワードラインＷＬ
０１）に、それぞれ、電圧「１０ボルト」および「０ボ
ルト」を印加すればよい。なお、上述のように、ドレイ
ンＤ（図２に示すビットラインＢＬ０）の電圧およびソ
ースＳの電圧は、それぞれ、「７ボルト」および「０ボ
ルト」にしておく。
を書込むには、図７Ｂに示すように、コントロールゲー
トＣＧ１（図２に示すワードラインＷＬ００）およびコ
ントロールゲートＣＧ２（図２に示すワードラインＷＬ
０１）に、それぞれ、電圧「１０ボルト」および「０ボ
ルト」を印加すればよい。なお、上述のように、ドレイ
ンＤ（図２に示すビットラインＢＬ０）の電圧およびソ
ースＳの電圧は、それぞれ、「７ボルト」および「０ボ
ルト」にしておく。
【００７７】これにより、所定量の電子がフローティン
グゲートＦＧに注入され、メモリセルＭＣのしきい値
は、Ｖth０からＶth１へと変化する。すなわち、デー
タ”１”が、しきい値Ｖth１として、メモリセルＭＣに
記憶されたことになる。
グゲートＦＧに注入され、メモリセルＭＣのしきい値
は、Ｖth０からＶth１へと変化する。すなわち、デー
タ”１”が、しきい値Ｖth１として、メモリセルＭＣに
記憶されたことになる。
【００７８】なお、図７Ｂに示すように、データ”２”
を書き込む場合には、電圧Ｖ１を「０ボルト」とはせず
に「５ボルト」としている。これは、電圧Ｖ１を「０ボ
ルト」とすると、チャネル形成領域ＣＨのうちコントロ
ールゲートＣＧ１の下にある部分にチャネルが形成され
ず、書き込みに必要なドレイン電流が流れなくなってし
まうためである。
を書き込む場合には、電圧Ｖ１を「０ボルト」とはせず
に「５ボルト」としている。これは、電圧Ｖ１を「０ボ
ルト」とすると、チャネル形成領域ＣＨのうちコントロ
ールゲートＣＧ１の下にある部分にチャネルが形成され
ず、書き込みに必要なドレイン電流が流れなくなってし
まうためである。
【００７９】つぎに、図９Ａないし図９Ｂに基づいて、
データを消去する場合の動作を説明する。データの消去
には、トンネル電流を用いる。すなわち、メモリセルＭ
Ｃに書込まれたデータを消去するには、図９Ａに示すよ
うに、トンネル酸化膜ＴＭを介して、フローティングゲ
ートＦＧからドレインＤに電子を引き抜くのである。
データを消去する場合の動作を説明する。データの消去
には、トンネル電流を用いる。すなわち、メモリセルＭ
Ｃに書込まれたデータを消去するには、図９Ａに示すよ
うに、トンネル酸化膜ＴＭを介して、フローティングゲ
ートＦＧからドレインＤに電子を引き抜くのである。
【００８０】図９Ｂに示すように、消去時においては、
コントロールゲートＣＧ１およびコントロールゲートＣ
Ｇ２に、ともに、電圧「−１０ボルト」を印加するとと
もに、ドレインＤの電圧およびソースＳの電圧を、それ
ぞれ「５ボルト」、「０ボルト」にしておけばよい。フ
ローティングゲートＦＧから所定量の電子が引き抜かれ
ると、メモリセルのしきい値は、Ｖth０に戻る（図８参
照）。
コントロールゲートＣＧ１およびコントロールゲートＣ
Ｇ２に、ともに、電圧「−１０ボルト」を印加するとと
もに、ドレインＤの電圧およびソースＳの電圧を、それ
ぞれ「５ボルト」、「０ボルト」にしておけばよい。フ
ローティングゲートＦＧから所定量の電子が引き抜かれ
ると、メモリセルのしきい値は、Ｖth０に戻る（図８参
照）。
【００８１】なお、データの書込み時にトンネル電流を
用いる前述の場合と同様に、データの消去に際しては、
メモリアレイ部４２を構成するメモリセル全てを一括し
て消去するように構成してもよいし、ひとつのメモリセ
ルまたは一群のメモリセルを指定して消去するよう構成
してもよい。
用いる前述の場合と同様に、データの消去に際しては、
メモリアレイ部４２を構成するメモリセル全てを一括し
て消去するように構成してもよいし、ひとつのメモリセ
ルまたは一群のメモリセルを指定して消去するよう構成
してもよい。
【００８２】データを読み出す場合の動作は、データの
書込み時にトンネル電流を用いる前述の場合と同様であ
るので省略する。
書込み時にトンネル電流を用いる前述の場合と同様であ
るので省略する。
【００８３】このように、この実施形態においては、フ
ローティングゲートＦＧと、フローティングゲートＦＧ
に対してそれぞれ独立に結合された複数のコントロール
ゲートＣＧ１、ＣＧ２とを備え、複数のコントロールゲ
ートＣＧ１、ＣＧ２に印加される電圧Ｖ１、Ｖ２の組合
せにしたがってフローティングゲートＦＧに種々の電圧
ＶMを生じさせるメモリセルＭＣであって、各コントロ
ールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセ
ルＭＣの高さ方向に積み重ねたことを特徴としている。
ローティングゲートＦＧと、フローティングゲートＦＧ
に対してそれぞれ独立に結合された複数のコントロール
ゲートＣＧ１、ＣＧ２とを備え、複数のコントロールゲ
ートＣＧ１、ＣＧ２に印加される電圧Ｖ１、Ｖ２の組合
せにしたがってフローティングゲートＦＧに種々の電圧
ＶMを生じさせるメモリセルＭＣであって、各コントロ
ールゲートＣＧ１、ＣＧ２を相互に絶縁しつつメモリセ
ルＭＣの高さ方向に積み重ねたことを特徴としている。
【００８４】したがって、複数のコントロールゲートに
印加される電圧の組合せにしたがってフローティングゲ
ートＦＧに種々の電圧ＶMを生じさせるようにしたか
ら、コントロールゲートの数を多くしておけば、個々の
コントロールゲートのとり得る電圧のレベル数が少なく
ても、すなわち、たとえば”Ｌ”レベルおよび”Ｈ”レ
ベルの２レベルしか取り得ないような場合であっても、
フローティングゲートＦＧに多様な電圧ＶMを生じさせ
ることができる。このため、フローティングゲートＦＧ
に多様な電圧ＶMを生じさせるための制御が容易にな
る。
印加される電圧の組合せにしたがってフローティングゲ
ートＦＧに種々の電圧ＶMを生じさせるようにしたか
ら、コントロールゲートの数を多くしておけば、個々の
コントロールゲートのとり得る電圧のレベル数が少なく
ても、すなわち、たとえば”Ｌ”レベルおよび”Ｈ”レ
ベルの２レベルしか取り得ないような場合であっても、
フローティングゲートＦＧに多様な電圧ＶMを生じさせ
ることができる。このため、フローティングゲートＦＧ
に多様な電圧ＶMを生じさせるための制御が容易にな
る。
【００８５】また、各コントロールゲートＣＧ１、ＣＧ
２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み
重ねたから、コントロールゲートの数が多くなっても、
メモリセルＭＣの投影面積はそれほど増加しない。した
がって、フローティングゲートＦＧに多様な電圧ＶMを
生じさせることができるメモリセルＭＣを小型化するこ
とができる。
２を相互に絶縁しつつメモリセルＭＣの高さ方向に積み
重ねたから、コントロールゲートの数が多くなっても、
メモリセルＭＣの投影面積はそれほど増加しない。した
がって、フローティングゲートＦＧに多様な電圧ＶMを
生じさせることができるメモリセルＭＣを小型化するこ
とができる。
【００８６】すなわち、多様な電圧ＶMを生じさせる際
の制御性がよく、かつ、コンパクトなメモリセルＭＣを
実現することができる。
の制御性がよく、かつ、コンパクトなメモリセルＭＣを
実現することができる。
【００８７】また、この実施形態においては、半導体基
板４６に設定されたＰ型のチャネル形成領域ＣＨと、チ
ャネル形成領域ＣＨを挟んで配置されたＮ型のドレイン
ＤおよびソースＳと、チャネル形成領域ＣＨの上にドレ
インＤよりに形成された薄いトンネル酸化膜ＴＭおよび
チャネル形成領域ＣＨの上にソースＳよりに形成された
厚いゲート酸化膜ＧＭとを備え、フローティングゲート
ＦＧは、トンネル酸化膜ＴＭの上に形成され、複数のコ
ントロールゲートＣＧ１、ＣＧ２は、ゲート酸化膜ＧＭ
の上に形成されていることを特徴としている。
板４６に設定されたＰ型のチャネル形成領域ＣＨと、チ
ャネル形成領域ＣＨを挟んで配置されたＮ型のドレイン
ＤおよびソースＳと、チャネル形成領域ＣＨの上にドレ
インＤよりに形成された薄いトンネル酸化膜ＴＭおよび
チャネル形成領域ＣＨの上にソースＳよりに形成された
厚いゲート酸化膜ＧＭとを備え、フローティングゲート
ＦＧは、トンネル酸化膜ＴＭの上に形成され、複数のコ
ントロールゲートＣＧ１、ＣＧ２は、ゲート酸化膜ＧＭ
の上に形成されていることを特徴としている。
【００８８】したがって、フローティングゲートＦＧを
トンネル酸化膜ＴＭ上に形成し、複数のコントロールゲ
ートＣＧ１、ＣＧ２をゲート酸化膜ＧＭ上に形成するこ
とで、オーバーイレイス（過消去）によりデプレッショ
ン形となったトンネル酸化膜ＴＭの下のチャネル形成領
域ＣＨが導通状態になったとしても、コントロールゲー
トＣＧ１に所定電圧を印加しない限り、ゲート酸化膜Ｇ
Ｍの下のチャネル形成領域ＣＨは導通状態とならず、し
たがって、メモリセルＭＣは導通状態とはならない。こ
のため、オーバーイレイスに起因するデータの誤読み出
しが生じにくい。
トンネル酸化膜ＴＭ上に形成し、複数のコントロールゲ
ートＣＧ１、ＣＧ２をゲート酸化膜ＧＭ上に形成するこ
とで、オーバーイレイス（過消去）によりデプレッショ
ン形となったトンネル酸化膜ＴＭの下のチャネル形成領
域ＣＨが導通状態になったとしても、コントロールゲー
トＣＧ１に所定電圧を印加しない限り、ゲート酸化膜Ｇ
Ｍの下のチャネル形成領域ＣＨは導通状態とならず、し
たがって、メモリセルＭＣは導通状態とはならない。こ
のため、オーバーイレイスに起因するデータの誤読み出
しが生じにくい。
【００８９】さらに、トンネル酸化膜ＴＭの下のチャネ
ル形成領域ＣＨがデプレッション形となっても問題がな
いことから、フローティングゲートＦＧに生ずる有効な
電圧として、トンネル酸化膜ＴＭの下のチャネル形成領
域ＣＨがデプレッション形（たとえば、図８において、
しきい値Ｖthが負となる状態）となるような状態まで含
めることが可能となる。したがって、その分、フローテ
ィングゲートＦＧに生ずる個々の電圧ＶMの範囲を大き
くとることができる。このため、フローティングゲート
ＦＧに生ずる個々の電圧ＶMを検出する際のマージンが
大きくなる。すなわち、データを読み出す際の、読み出
し精度を上げることができる。
ル形成領域ＣＨがデプレッション形となっても問題がな
いことから、フローティングゲートＦＧに生ずる有効な
電圧として、トンネル酸化膜ＴＭの下のチャネル形成領
域ＣＨがデプレッション形（たとえば、図８において、
しきい値Ｖthが負となる状態）となるような状態まで含
めることが可能となる。したがって、その分、フローテ
ィングゲートＦＧに生ずる個々の電圧ＶMの範囲を大き
くとることができる。このため、フローティングゲート
ＦＧに生ずる個々の電圧ＶMを検出する際のマージンが
大きくなる。すなわち、データを読み出す際の、読み出
し精度を上げることができる。
【００９０】また、この実施形態においては、複数のコ
ントロールゲートＣＧ１、ＣＧ２の側面に、ＯＮＯ膜６
９により構成された側部絶縁膜ＳＩＭを介して、サイド
ウォールＳＷにより構成されたフローティングゲートＦ
Ｇが形成されていることを特徴としている。
ントロールゲートＣＧ１、ＣＧ２の側面に、ＯＮＯ膜６
９により構成された側部絶縁膜ＳＩＭを介して、サイド
ウォールＳＷにより構成されたフローティングゲートＦ
Ｇが形成されていることを特徴としている。
【００９１】したがって、サイドウォールＳＷの厚さを
調整することで、容易に幅の狭いフローティングゲート
ＦＧを得ることができる。このため、フローティングゲ
ートＦＧとチャネル形成領域ＣＨとの間の静電容量Ｃ３
を、容易に小さくすることができる。
調整することで、容易に幅の狭いフローティングゲート
ＦＧを得ることができる。このため、フローティングゲ
ートＦＧとチャネル形成領域ＣＨとの間の静電容量Ｃ３
を、容易に小さくすることができる。
【００９２】この結果、フローティングゲートＦＧとチ
ャネル形成領域ＣＨとの間に生ずる分圧（ＶM−Ｖsur）
を、容易に高くすることができる。すなわち、容易に、
フローティングゲートＦＧに多様な電圧ＶMを生じさせ
ることが可能となる。
ャネル形成領域ＣＨとの間に生ずる分圧（ＶM−Ｖsur）
を、容易に高くすることができる。すなわち、容易に、
フローティングゲートＦＧに多様な電圧ＶMを生じさせ
ることが可能となる。
【００９３】また、この実施形態においては、フローテ
ィングゲートＦＧに生じた種々の電圧ＶMに対応してフ
ローティングゲートＦＧに種々の量の電荷ＱMを蓄積
し、蓄積された電荷ＱMに対応した多値データ（たとえ
ば、２ビットデータ”０”〜”３”）を記憶するよう構
成したことを特徴としている。したがって、多値データ
を記憶させる際の制御性がよく、かつ、コンパクトな多
値メモリを実現することができる。
ィングゲートＦＧに生じた種々の電圧ＶMに対応してフ
ローティングゲートＦＧに種々の量の電荷ＱMを蓄積
し、蓄積された電荷ＱMに対応した多値データ（たとえ
ば、２ビットデータ”０”〜”３”）を記憶するよう構
成したことを特徴としている。したがって、多値データ
を記憶させる際の制御性がよく、かつ、コンパクトな多
値メモリを実現することができる。
【００９４】また、この実施形態においては、複数のコ
ントロールゲートＣＧ１、ＣＧ２は、それぞれ異なる値
の静電容量Ｃ１、Ｃ２を介して、フローティングゲート
ＦＧと結合されていることを特徴としている。したがっ
て、最小限の数のコントロールゲートを用いて、効率的
にフローティングゲートＦＧに多様な電圧ＶMを生じさ
せることができる。
ントロールゲートＣＧ１、ＣＧ２は、それぞれ異なる値
の静電容量Ｃ１、Ｃ２を介して、フローティングゲート
ＦＧと結合されていることを特徴としている。したがっ
て、最小限の数のコントロールゲートを用いて、効率的
にフローティングゲートＦＧに多様な電圧ＶMを生じさ
せることができる。
【００９５】また、この実施形態においては、複数のコ
ントロールゲートＣＧ１、ＣＧ２の厚さがそれぞれ異な
るよう構成したことを特徴としている。したがって、特
に複雑な工程を要することなく、容易に、異なる値の静
電容量Ｃ１、Ｃ２を実現することができる。
ントロールゲートＣＧ１、ＣＧ２の厚さがそれぞれ異な
るよう構成したことを特徴としている。したがって、特
に複雑な工程を要することなく、容易に、異なる値の静
電容量Ｃ１、Ｃ２を実現することができる。
【００９６】つぎに、図１２ないし図２４に基づいて、
上述のメモリセルＭＣを備えた不揮発性メモリを製造す
る方法を説明する。図１２ないし図１８は、不揮発性メ
モリの製造方法を説明するために、該不揮発性メモリを
構成するメモリアレイ部４２および／または周辺回路部
４４の主要断面を描いた図面である。図１９ないし図２
４は、不揮発性メモリの製造方法を説明するために、該
不揮発性メモリを構成するメモリアレイ部４２の平面構
成を描いた図面である。
上述のメモリセルＭＣを備えた不揮発性メモリを製造す
る方法を説明する。図１２ないし図１８は、不揮発性メ
モリの製造方法を説明するために、該不揮発性メモリを
構成するメモリアレイ部４２および／または周辺回路部
４４の主要断面を描いた図面である。図１９ないし図２
４は、不揮発性メモリの製造方法を説明するために、該
不揮発性メモリを構成するメモリアレイ部４２の平面構
成を描いた図面である。
【００９７】図１２に示すメモリアレイ部４２は、図１
９における断面１２−１２に対応している。図１４Ａに
示すメモリアレイ部４２は、図２０における断面１４Ａ
−１４Ａに対応している。図１７に示すメモリアレイ部
４２は、図２１における断面１７−１７に対応してい
る。図１８に示すメモリアレイ部４２は、図２４におけ
る断面１８−１８に対応している。
９における断面１２−１２に対応している。図１４Ａに
示すメモリアレイ部４２は、図２０における断面１４Ａ
−１４Ａに対応している。図１７に示すメモリアレイ部
４２は、図２１における断面１７−１７に対応してい
る。図１８に示すメモリアレイ部４２は、図２４におけ
る断面１８−１８に対応している。
【００９８】まず、図１９に示すように、Ｐ型の半導体
基板４６を用意し、半導体基板４６上に所定のアクティ
ブ領域５１を設定する。半導体基板４６のうち、アクテ
ィブ領域５１以外の部分に、ＬＯＣＯＳ法等を用いて素
子分離のためのフィールド酸化膜５２を形成する。な
お、メモリアレイ部４２においては、アクティブ領域５
１およびフィールド酸化膜５２は、ともに、Ｘ方向を長
手方向とするストライプ状に形成されることになる。
基板４６を用意し、半導体基板４６上に所定のアクティ
ブ領域５１を設定する。半導体基板４６のうち、アクテ
ィブ領域５１以外の部分に、ＬＯＣＯＳ法等を用いて素
子分離のためのフィールド酸化膜５２を形成する。な
お、メモリアレイ部４２においては、アクティブ領域５
１およびフィールド酸化膜５２は、ともに、Ｘ方向を長
手方向とするストライプ状に形成されることになる。
【００９９】つぎに、図１２に示すように、メモリアレ
イ部４２の半導体基板４６（アクティブ領域５１）に、
しきい値調整のためのイオン注入を行なったあと、ゲー
ト酸化膜ＧＭ、ポリシリコン層５６、ＯＮＯ膜５８を形
成する。
イ部４２の半導体基板４６（アクティブ領域５１）に、
しきい値調整のためのイオン注入を行なったあと、ゲー
ト酸化膜ＧＭ、ポリシリコン層５６、ＯＮＯ膜５８を形
成する。
【０１００】ゲート酸化膜ＧＭは、熱酸化により形成す
る。ポリシリコン層５６は、低圧ＣＶＤ法などによりポ
リシリコンを堆積させることにより形成される。ＯＮＯ
膜５８は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの
順に重ねて形成することにより得られる。
る。ポリシリコン層５６は、低圧ＣＶＤ法などによりポ
リシリコンを堆積させることにより形成される。ＯＮＯ
膜５８は、熱酸化膜、シリコン窒化膜、熱酸化膜をこの
順に重ねて形成することにより得られる。
【０１０１】なお、これらの膜厚は特に限定されるもの
ではないが、この実施形態においては、ゲート酸化膜Ｇ
Ｍの膜厚を約２００オングストローム程度、ポリシリコ
ン層５６の膜厚を約３０００オングストローム程度、Ｏ
ＮＯ膜５８の膜厚を約３００オングストローム程度とし
ている。
ではないが、この実施形態においては、ゲート酸化膜Ｇ
Ｍの膜厚を約２００オングストローム程度、ポリシリコ
ン層５６の膜厚を約３０００オングストローム程度、Ｏ
ＮＯ膜５８の膜厚を約３００オングストローム程度とし
ている。
【０１０２】つぎに、周辺回路部４４に堆積したＯＮＯ
膜５８、ポリシリコン層５６を除去して、周辺回路部４
４の半導体基板４６（アクティブ領域５１）に、しきい
値調整のためのイオン注入を行なったあと、ゲート酸化
膜ＧＭを形成する。
膜５８、ポリシリコン層５６を除去して、周辺回路部４
４の半導体基板４６（アクティブ領域５１）に、しきい
値調整のためのイオン注入を行なったあと、ゲート酸化
膜ＧＭを形成する。
【０１０３】つぎに、周辺回路部４４およびメモリアレ
イ部４２に、ポリシリコン層６０、タングステンシリサ
イド（ＷＳi）層６２、および、シリコン窒化物により
構成されたハードマスク層６４をこの順に積み上げる。
なお、これらの膜厚は特に限定されるものではないが、
この実施形態においては、ポリシリコン層６０とタング
ステンシリサイド（ＷＳi）層６２との合計の膜厚を約
６０００オングストローム程度としている。
イ部４２に、ポリシリコン層６０、タングステンシリサ
イド（ＷＳi）層６２、および、シリコン窒化物により
構成されたハードマスク層６４をこの順に積み上げる。
なお、これらの膜厚は特に限定されるものではないが、
この実施形態においては、ポリシリコン層６０とタング
ステンシリサイド（ＷＳi）層６２との合計の膜厚を約
６０００オングストローム程度としている。
【０１０４】つぎに、ハードマスク層６４の上に、所定
形状のフォトレジスト（図示せず）を形成し、該フォト
レジストをマスクとして異方性エッチングを行なう。こ
のエッチングにより、図１３に示すように、メモリアレ
イ部４２のハードマスク層６４、タングステンシリサイ
ド層６２、ポリシリコン層６０が所定形状にパタニング
される。同時に、周辺回路部４４のハードマスク層６
４、タングステンシリサイド層６２、ポリシリコン層６
０が所定形状にパタニングされて、ゲート部６８が形成
される。
形状のフォトレジスト（図示せず）を形成し、該フォト
レジストをマスクとして異方性エッチングを行なう。こ
のエッチングにより、図１３に示すように、メモリアレ
イ部４２のハードマスク層６４、タングステンシリサイ
ド層６２、ポリシリコン層６０が所定形状にパタニング
される。同時に、周辺回路部４４のハードマスク層６
４、タングステンシリサイド層６２、ポリシリコン層６
０が所定形状にパタニングされて、ゲート部６８が形成
される。
【０１０５】なお、メモリアレイ部４２においてパタニ
ングされたタングステンシリサイド層６２およびポリシ
リコン層６０が、コントロールゲートＣＧ２となる。一
方、周辺回路部４４においてパタニングされたタングス
テンシリサイド層６２およびポリシリコン層６０が、ゲ
ートＧとなる。
ングされたタングステンシリサイド層６２およびポリシ
リコン層６０が、コントロールゲートＣＧ２となる。一
方、周辺回路部４４においてパタニングされたタングス
テンシリサイド層６２およびポリシリコン層６０が、ゲ
ートＧとなる。
【０１０６】つぎに、フォトレジストを除去した後、周
辺回路部４４を別のフォトレジスト（図示せず）で覆
い、ポリシリコン／シリコン窒化物のエッチングレート
が高い異方性エッチングを行なう。これにより、図１４
Ａに示すように、ハードマスク層６４をマスクとして、
メモリアレイ部４２のＯＮＯ膜５８、ポリシリコン層５
６が所定形状にパタニングされて、積層ゲート部７２が
形成される。
辺回路部４４を別のフォトレジスト（図示せず）で覆
い、ポリシリコン／シリコン窒化物のエッチングレート
が高い異方性エッチングを行なう。これにより、図１４
Ａに示すように、ハードマスク層６４をマスクとして、
メモリアレイ部４２のＯＮＯ膜５８、ポリシリコン層５
６が所定形状にパタニングされて、積層ゲート部７２が
形成される。
【０１０７】なお、積層ゲート部７２のＸ方向寸法は、
特に限定されるものではないが、この実施形態において
は、約５０００オングストローム程度としている。メモ
リアレイ部４２においてパタニングされたポリシリコン
層５６が、コントロールゲートＣＧ１となる。なお、こ
の状態におけるメモリアレイ部４２の平面図を図２０に
示す。
特に限定されるものではないが、この実施形態において
は、約５０００オングストローム程度としている。メモ
リアレイ部４２においてパタニングされたポリシリコン
層５６が、コントロールゲートＣＧ１となる。なお、こ
の状態におけるメモリアレイ部４２の平面図を図２０に
示す。
【０１０８】図２０に示すように、積層ゲート７２は、
アクティブ領域５１およびフィールド酸化膜５２に直交
するストライプ状（Ｙ方向を長手方向とするストライプ
状）に形成される。
アクティブ領域５１およびフィールド酸化膜５２に直交
するストライプ状（Ｙ方向を長手方向とするストライプ
状）に形成される。
【０１０９】つぎに、図１４Ｂに示すように、メモリア
レイ部４２において、ドレインＤ（図１８参照）となる
べき領域をフォトレジストＰＲ１で覆い、フォトレジス
トＰＲ１、積層ゲート部７２およびフィールド酸化膜５
２（図２０参照）に対して自己整合的にソースＳを形成
する。ソースＳは、行方向（Ｘ方向）に隣接する２つの
メモリセル間で共用される。
レイ部４２において、ドレインＤ（図１８参照）となる
べき領域をフォトレジストＰＲ１で覆い、フォトレジス
トＰＲ１、積層ゲート部７２およびフィールド酸化膜５
２（図２０参照）に対して自己整合的にソースＳを形成
する。ソースＳは、行方向（Ｘ方向）に隣接する２つの
メモリセル間で共用される。
【０１１０】つぎに、図１５Ａに示すように、周辺回路
部４４において、低濃度のリン（Ｐ）をイオン注入する
ことにより、ゲート部６８およびフィールド酸化膜５２
に対して自己整合的に低濃度ドレインＬＤＤを形成す
る。
部４４において、低濃度のリン（Ｐ）をイオン注入する
ことにより、ゲート部６８およびフィールド酸化膜５２
に対して自己整合的に低濃度ドレインＬＤＤを形成す
る。
【０１１１】つぎに、図１５Ｂに示すように、別のＯＮ
Ｏ膜６９を形成する。ＯＮＯ膜６９は、熱酸化膜、シリ
コン窒化膜、熱酸化膜をこの順に重ねて形成することに
より得られる。ＯＮＯ膜６９の膜厚は特に限定されるも
のではないが、この実施形態においては、約２００オン
グストローム程度としている。
Ｏ膜６９を形成する。ＯＮＯ膜６９は、熱酸化膜、シリ
コン窒化膜、熱酸化膜をこの順に重ねて形成することに
より得られる。ＯＮＯ膜６９の膜厚は特に限定されるも
のではないが、この実施形態においては、約２００オン
グストローム程度としている。
【０１１２】つぎに、図１６Ａに示すように、ＯＮＯ膜
６９に対して少なくとも膜厚分のエッチバックを行な
う。エッチバックにより、メモリアレイ部４２の積層ゲ
ート部７２および周辺回路部４４のゲート部６８の側面
のＯＮＯ膜６９が取り残される。取り残されたＯＮＯ膜
６９のうち、積層ゲート部７２のドレインＤ側のＯＮＯ
膜６９が側部絶縁膜ＳＩＭ（図１８参照）である。
６９に対して少なくとも膜厚分のエッチバックを行な
う。エッチバックにより、メモリアレイ部４２の積層ゲ
ート部７２および周辺回路部４４のゲート部６８の側面
のＯＮＯ膜６９が取り残される。取り残されたＯＮＯ膜
６９のうち、積層ゲート部７２のドレインＤ側のＯＮＯ
膜６９が側部絶縁膜ＳＩＭ（図１８参照）である。
【０１１３】なお、このエッチバック工程において、積
層ゲート部７２のソースＳおよびドレインＤ（図１８参
照）となるべき領域上のＯＮＯ膜６９およびその下のゲ
ート酸化膜ＧＭは除去される。
層ゲート部７２のソースＳおよびドレインＤ（図１８参
照）となるべき領域上のＯＮＯ膜６９およびその下のゲ
ート酸化膜ＧＭは除去される。
【０１１４】その後、熱酸化を行なうことにより、トン
ネル酸化膜ＴＭを形成する。トンネル酸化膜ＴＭの膜厚
は特に限定されるものではないが、この実施形態におい
ては、約１００オングストローム程度としている。
ネル酸化膜ＴＭを形成する。トンネル酸化膜ＴＭの膜厚
は特に限定されるものではないが、この実施形態におい
ては、約１００オングストローム程度としている。
【０１１５】つぎに、図１６Ｂに示すように、ポリシリ
コン層７１を形成する。ポリシリコン層７１は、低圧Ｃ
ＶＤ法などによりポリシリコンを堆積させることにより
形成される。
コン層７１を形成する。ポリシリコン層７１は、低圧Ｃ
ＶＤ法などによりポリシリコンを堆積させることにより
形成される。
【０１１６】つぎに、図１７に示すように、ポリシリコ
ン層７１に対して少なくとも膜厚分のエッチバックを行
なう。エッチバックにより取れ残されたポリシリコン層
７１が、サイドウォールＳＷとなる。サイドウォールＳ
Ｗのうち、積層ゲート部７２のドレインＤ側のサイドウ
ォールＳＷがフローティングゲートＦＧ（図１８参照）
である。
ン層７１に対して少なくとも膜厚分のエッチバックを行
なう。エッチバックにより取れ残されたポリシリコン層
７１が、サイドウォールＳＷとなる。サイドウォールＳ
Ｗのうち、積層ゲート部７２のドレインＤ側のサイドウ
ォールＳＷがフローティングゲートＦＧ（図１８参照）
である。
【０１１７】フローティングゲートＦＧの膜厚は特に限
定されるものではないが、この実施形態においては、約
２０００オングストローム程度としている。なお、この
状態におけるメモリアレイ部４２の平面図を、図２１に
示す。
定されるものではないが、この実施形態においては、約
２０００オングストローム程度としている。なお、この
状態におけるメモリアレイ部４２の平面図を、図２１に
示す。
【０１１８】つぎに、図２２に示すように、メモリアレ
イ部４２のアクティブ領域５１を覆うように、アクティ
ブ領域５１と平行のストライプ状にフォトレジストＰＲ
２を形成し、フォトレジストＰＲ２をマスクとしてエッ
チングを行なうことにより、右下がりのハッチングで示
された部分のサイドウォールＳＷを除去する。これによ
り、各メモリセルのフローティングゲートＦＧが、それ
ぞれ独立した状態となる（図２４参照）。
イ部４２のアクティブ領域５１を覆うように、アクティ
ブ領域５１と平行のストライプ状にフォトレジストＰＲ
２を形成し、フォトレジストＰＲ２をマスクとしてエッ
チングを行なうことにより、右下がりのハッチングで示
された部分のサイドウォールＳＷを除去する。これによ
り、各メモリセルのフローティングゲートＦＧが、それ
ぞれ独立した状態となる（図２４参照）。
【０１１９】つぎに、図２３に示すように、ドレインＤ
（図１８参照）となるべき領域および該領域間にあるフ
ィールド酸化膜５２を覆うように、フォトレジストＰＲ
３を形成し、フォトレジストＰＲ３、積層ゲート部７
２、ＯＮＯ膜６９およびサイドウォールＳＷをマスクと
して、シリコン酸化物に対する選択性の高いエッチング
をおこなう。このエッチングをＳＡＳエッチングと呼
ぶ。このＳＡＳエッチングによって、ソースＳ間にあっ
たフィールド酸化膜５２が、選択的に除去される。
（図１８参照）となるべき領域および該領域間にあるフ
ィールド酸化膜５２を覆うように、フォトレジストＰＲ
３を形成し、フォトレジストＰＲ３、積層ゲート部７
２、ＯＮＯ膜６９およびサイドウォールＳＷをマスクと
して、シリコン酸化物に対する選択性の高いエッチング
をおこなう。このエッチングをＳＡＳエッチングと呼
ぶ。このＳＡＳエッチングによって、ソースＳ間にあっ
たフィールド酸化膜５２が、選択的に除去される。
【０１２０】フォトレジストＰＲ３を除去した後、図１
８に示すように、高濃度のヒ素（Ａs）をイオン注入す
る。これにより、周辺回路部４４においては、ソースＰ
ＳおよびドレインＰＤとなるべき領域に高濃度のヒ素が
注入されるとともに、メモリアレイ部４２においては、
ドレインＤとなるべき領域に高濃度のヒ素が注入され
る。
８に示すように、高濃度のヒ素（Ａs）をイオン注入す
る。これにより、周辺回路部４４においては、ソースＰ
ＳおよびドレインＰＤとなるべき領域に高濃度のヒ素が
注入されるとともに、メモリアレイ部４２においては、
ドレインＤとなるべき領域に高濃度のヒ素が注入され
る。
【０１２１】また、高濃度のヒ素は、行方向（Ｘ方向）
に隣接するメモリセル間で共用されるソースＳのみなら
ず、図２４に示すように、当該ソースＳを列方向につな
ぐ領域、すなわち、先程のＳＡＳエッチングによってフ
ィールド酸化膜５２が除去された領域にも注入される。
に隣接するメモリセル間で共用されるソースＳのみなら
ず、図２４に示すように、当該ソースＳを列方向につな
ぐ領域、すなわち、先程のＳＡＳエッチングによってフ
ィールド酸化膜５２が除去された領域にも注入される。
【０１２２】この後、加熱することにより、図１８に示
すように、周辺回路部４４のソースＰＳおよびドレイン
ＰＤが形成され、メモリアレイ部４２のドレインＤが形
成される。また、図２４に示すように、メモリセルのソ
ースＳをＹ方向に連結した構造の拡散ソース配線７４が
形成される。このようにして、積層ゲート部７２に対し
自己整合的に、拡散ソース配線７４を形成することがで
きる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いる
ことにより、メモリアレイ部４２をより高密度化するこ
とができる。
すように、周辺回路部４４のソースＰＳおよびドレイン
ＰＤが形成され、メモリアレイ部４２のドレインＤが形
成される。また、図２４に示すように、メモリセルのソ
ースＳをＹ方向に連結した構造の拡散ソース配線７４が
形成される。このようにして、積層ゲート部７２に対し
自己整合的に、拡散ソース配線７４を形成することがで
きる。これが、ＳＡＳ技術である。ＳＡＳ技術を用いる
ことにより、メモリアレイ部４２をより高密度化するこ
とができる。
【０１２３】この後、層間膜形成工程、配線形成工程、
パッシベーション膜形成工程等を経て、メモリセルＭＣ
を備えた不揮発性メモリが製造される。
パッシベーション膜形成工程等を経て、メモリセルＭＣ
を備えた不揮発性メモリが製造される。
【０１２４】つぎに、図１０に、この発明の他の実施形
態による半導体装置である２ビットのＤＡコンバータ１
０の回路図を示す。このＤＡコンバータ１０を用いれ
ば、２ビットの入力データに基づいて、段階的な電圧出
力Ｖoutを得ることができる。
態による半導体装置である２ビットのＤＡコンバータ１
０の回路図を示す。このＤＡコンバータ１０を用いれ
ば、２ビットの入力データに基づいて、段階的な電圧出
力Ｖoutを得ることができる。
【０１２５】ＤＡコンバータ１０は、フローティングゲ
ートＦＧを有するＮ−ＭＯＳＦＥＴ（Ｎチャネル金属酸
化物半導体電界効果型トランジスタ）であるトランジス
タＴＲ１と、フローティングゲートＦＧを持たない通常
のＰ−ＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界
効果型トランジスタ）であるトランジスタＴＲ２とを、
直列に接続した構成を備えている。
ートＦＧを有するＮ−ＭＯＳＦＥＴ（Ｎチャネル金属酸
化物半導体電界効果型トランジスタ）であるトランジス
タＴＲ１と、フローティングゲートＦＧを持たない通常
のＰ−ＭＯＳＦＥＴ（Ｐチャネル金属酸化物半導体電界
効果型トランジスタ）であるトランジスタＴＲ２とを、
直列に接続した構成を備えている。
【０１２６】トランジスタＴＲ１は、図１に示すメモリ
セルＭＣとほぼ同様の構成である。ただし、トランジス
タＴＲ１においては、メモリセルＭＣのトンネル酸化膜
ＴＭに相当する部分の膜厚が、ゲート酸化膜ＧＭの膜厚
と同程度（実施形態では２００オングストローム程度）
となっている。したがって、トランジスタＴＲ１は、メ
モリセルＭＣと異なり、フローティングゲートＦＧに電
子を注入したり抜き出したりするようにはなっていな
い。
セルＭＣとほぼ同様の構成である。ただし、トランジス
タＴＲ１においては、メモリセルＭＣのトンネル酸化膜
ＴＭに相当する部分の膜厚が、ゲート酸化膜ＧＭの膜厚
と同程度（実施形態では２００オングストローム程度）
となっている。したがって、トランジスタＴＲ１は、メ
モリセルＭＣと異なり、フローティングゲートＦＧに電
子を注入したり抜き出したりするようにはなっていな
い。
【０１２７】トランジスタＴＲ１のコントロールゲート
ＣＧ１には電圧Ｖ１を印加する端子が接続され、コント
ロールゲートＣＧ２には電圧Ｖ２を印加する端子が接続
されている。ドレインＤには電源電圧ＶDDが与えられ、
ソースＳは、前述のように、トランジスタＴＲ２のソー
スＳとに接続されており、該接続部分の電圧が出力Ｖou
tとして取り出される。
ＣＧ１には電圧Ｖ１を印加する端子が接続され、コント
ロールゲートＣＧ２には電圧Ｖ２を印加する端子が接続
されている。ドレインＤには電源電圧ＶDDが与えられ、
ソースＳは、前述のように、トランジスタＴＲ２のソー
スＳとに接続されており、該接続部分の電圧が出力Ｖou
tとして取り出される。
【０１２８】一方、トランジスタＴＲ２のゲートＧおよ
びドレインＤには、接地電位が与えられている。
びドレインＤには、接地電位が与えられている。
【０１２９】トランジスタＴＲ１のコントロールゲート
ＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の
値に応じて、トランジスタＴＲ１のソースＳ・ドレイン
Ｄ間の電圧ＶSDが、変化する。したがって、次式、 Ｖout＝ＶDD−ＶSD で表現される出力Ｖoutも、トランジスタＴＲ１のコン
トロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１お
よび電圧Ｖ２の値に応じて、変化する。
ＣＧ１およびＣＧ２に与える電圧Ｖ１および電圧Ｖ２の
値に応じて、トランジスタＴＲ１のソースＳ・ドレイン
Ｄ間の電圧ＶSDが、変化する。したがって、次式、 Ｖout＝ＶDD−ＶSD で表現される出力Ｖoutも、トランジスタＴＲ１のコン
トロールゲートＣＧ１およびＣＧ２に与える電圧Ｖ１お
よび電圧Ｖ２の値に応じて、変化する。
【０１３０】すなわち、２ビットの入力データの各ビッ
ト値に対応した電圧（”Ｌ”レベル電位（接地電位）ま
たは”Ｈ”レベル電位（電源電位））を、トランジスタ
ＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与え
ると、入力データに対応した出力Ｖoutが得られる。
ト値に対応した電圧（”Ｌ”レベル電位（接地電位）ま
たは”Ｈ”レベル電位（電源電位））を、トランジスタ
ＴＲ１のコントロールゲートＣＧ１およびＣＧ２に与え
ると、入力データに対応した出力Ｖoutが得られる。
【０１３１】図１１Ａは、ＤＡコンバータ１０の動作を
説明するためのテーブルである。図１１Ｂは、入力デー
タと出力Ｖoutとの関係を示すグラフである。図１１Ａ
および図１１Ｂに示すように、２ビットの入力デー
タ（”０”〜”３”）に対応した出力Ｖoutを得ること
ができる。
説明するためのテーブルである。図１１Ｂは、入力デー
タと出力Ｖoutとの関係を示すグラフである。図１１Ａ
および図１１Ｂに示すように、２ビットの入力デー
タ（”０”〜”３”）に対応した出力Ｖoutを得ること
ができる。
【０１３２】たとえば、入力データ”２”を入力するに
は、電圧Ｖ１および電圧Ｖ２を、それぞれ、”Ｌ”レベ
ルおよび”Ｈ”とすればよい。このときのトランジスタ
ＴＲ１のソースＳ・ドレインＤ間の電圧ＶSDをＶSD２と
すれば、出力Ｖoutは、 Ｖout＝ＶDD−ＶSD２ となる。
は、電圧Ｖ１および電圧Ｖ２を、それぞれ、”Ｌ”レベ
ルおよび”Ｈ”とすればよい。このときのトランジスタ
ＴＲ１のソースＳ・ドレインＤ間の電圧ＶSDをＶSD２と
すれば、出力Ｖoutは、 Ｖout＝ＶDD−ＶSD２ となる。
【０１３３】上述のメモリセルＭＣの場合と同様に、Ｄ
Ａコンバータ１０においても、トランジスタＴＲ１の第
２の導電体部を３つ以上積層して配置すれば、３ビット
以上の多値データを出力Ｖoutに変換することができ
る。
Ａコンバータ１０においても、トランジスタＴＲ１の第
２の導電体部を３つ以上積層して配置すれば、３ビット
以上の多値データを出力Ｖoutに変換することができ
る。
【０１３４】このように、この実施形態においては、フ
ローティングゲートＦＧに生じた種々の電圧に対応し
て、ドレインＤとソースＳとの間に種々の電圧ＶSDが生
ずるよう構成したことを特徴としている。
ローティングゲートＦＧに生じた種々の電圧に対応し
て、ドレインＤとソースＳとの間に種々の電圧ＶSDが生
ずるよう構成したことを特徴としている。
【０１３５】したがって、複数のコントロールゲートＣ
Ｇ１、ＣＧ２に与える電圧Ｖ１、Ｖ２の組合せにしたが
って、ドレインＤとソースＳとの間に種々の電圧ＶSDが
生ずるようにすることができる。すなわち、多値データ
を取り扱う際の制御性がよく、かつ、コンパクトなＡＤ
コンバータ１０等を実現することができる。
Ｇ１、ＣＧ２に与える電圧Ｖ１、Ｖ２の組合せにしたが
って、ドレインＤとソースＳとの間に種々の電圧ＶSDが
生ずるようにすることができる。すなわち、多値データ
を取り扱う際の制御性がよく、かつ、コンパクトなＡＤ
コンバータ１０等を実現することができる。
【０１３６】なお、上述の各実施形態においては、複数
の第２の導電体部の厚さがそれぞれ異なるよう構成した
が、この発明はこれに限定されるものではない。たとえ
ば、各第２の導電体部ごとに、対応する側部絶縁膜の膜
厚を異ならせるよう構成することもできる。また、各第
２の導電体部ごとに、対応する側部絶縁膜の誘電率を異
ならせるよう構成することもできる。
の第２の導電体部の厚さがそれぞれ異なるよう構成した
が、この発明はこれに限定されるものではない。たとえ
ば、各第２の導電体部ごとに、対応する側部絶縁膜の膜
厚を異ならせるよう構成することもできる。また、各第
２の導電体部ごとに、対応する側部絶縁膜の誘電率を異
ならせるよう構成することもできる。
【０１３７】また、上述の各実施形態においては、複数
の第２の導電体部は、それぞれ異なる値の静電容量を介
して第１の導電体部と結合するよう構成したが、この発
明はこれに限定されるものではない。たとえば、複数の
第２の導電体部が、同一値の静電容量を介して、第１の
導電体部と結合するよう構成することもできる。ただ
し、複数の第２の導電体部が、それぞれ異なる値の静電
容量を介して第１の導電体部と結合するよう構成すれ
ば、上述のように、最小限の数の第２の導電体部を用い
て、効率的に第１の導電体部に多様な電気的状態を生じ
させることができるので、好都合である。
の第２の導電体部は、それぞれ異なる値の静電容量を介
して第１の導電体部と結合するよう構成したが、この発
明はこれに限定されるものではない。たとえば、複数の
第２の導電体部が、同一値の静電容量を介して、第１の
導電体部と結合するよう構成することもできる。ただ
し、複数の第２の導電体部が、それぞれ異なる値の静電
容量を介して第１の導電体部と結合するよう構成すれ
ば、上述のように、最小限の数の第２の導電体部を用い
て、効率的に第１の導電体部に多様な電気的状態を生じ
させることができるので、好都合である。
【図１】この発明の一実施形態による半導体装置である
不揮発性メモリを構成するメモリセルＭＣの断面構成を
示す図面である。
不揮発性メモリを構成するメモリセルＭＣの断面構成を
示す図面である。
【図２】メモリアレイ部４２に行列状に配置された複数
のメモリセルＭＣを表わす回路図の一部を例示したもの
である。
のメモリセルＭＣを表わす回路図の一部を例示したもの
である。
【図３】図３Ａは、データの書込み時にトンネル電流を
用いる場合における書込み動作を説明するためのメモリ
セルＭＣの概念図である。図３Ｂは、この場合における
書込み動作を説明するためのテーブルである。
用いる場合における書込み動作を説明するためのメモリ
セルＭＣの概念図である。図３Ｂは、この場合における
書込み動作を説明するためのテーブルである。
【図４】データの書込み時にトンネル電流を用いる場合
において、読出し時にコントロールゲートＣＧ１に与え
るゲート電圧ＶCG１およびコントロールゲートＣＧ２に
与えるゲート電圧ＶCG２と、ドレイン電流ＩDとの関係
を、書込まれたデータをパラメータとして表現したグラ
フである。
において、読出し時にコントロールゲートＣＧ１に与え
るゲート電圧ＶCG１およびコントロールゲートＣＧ２に
与えるゲート電圧ＶCG２と、ドレイン電流ＩDとの関係
を、書込まれたデータをパラメータとして表現したグラ
フである。
【図５】図５Ａは、データの書込み時にトンネル電流を
用いる場合における消去動作を説明するためのメモリセ
ルＭＣの概念図である。図５Ｂは、この場合における消
去動作を説明するためのテーブルである。
用いる場合における消去動作を説明するためのメモリセ
ルＭＣの概念図である。図５Ｂは、この場合における消
去動作を説明するためのテーブルである。
【図６】データの書込み時にトンネル電流を用いる場合
における読出し動作を説明するためのテーブルである。
における読出し動作を説明するためのテーブルである。
【図７】図７Ａは、データの書込み時にＨＣＩ（ホット
・キャリア・インジェクション）を用いる場合における
書込み動作を説明するためのメモリセルＭＣの概念図で
ある。図７Ｂは、この場合における書込み動作を説明す
るためのテーブルである。
・キャリア・インジェクション）を用いる場合における
書込み動作を説明するためのメモリセルＭＣの概念図で
ある。図７Ｂは、この場合における書込み動作を説明す
るためのテーブルである。
【図８】データの書込み時にＨＣＩを用いる場合におい
て、読出し時にコントロールゲートＣＧ１に与えるゲー
ト電圧ＶCG１およびコントロールゲートＣＧ２に与える
ゲート電圧ＶCG２と、ドレイン電流ＩDとの関係を、書
込まれたデータをパラメータとして表現したグラフであ
る。
て、読出し時にコントロールゲートＣＧ１に与えるゲー
ト電圧ＶCG１およびコントロールゲートＣＧ２に与える
ゲート電圧ＶCG２と、ドレイン電流ＩDとの関係を、書
込まれたデータをパラメータとして表現したグラフであ
る。
【図９】図９Ａは、データの書込み時にＨＣＩを用いる
場合における消去動作を説明するためのメモリセルＭＣ
の概念図である。図９Ｂは、この場合における消去動作
を説明するためのテーブルである。
場合における消去動作を説明するためのメモリセルＭＣ
の概念図である。図９Ｂは、この場合における消去動作
を説明するためのテーブルである。
【図１０】この発明の他の実施形態による半導体装置で
ある２ビットのＤＡコンバータ１０の回路図の一例であ
る。
ある２ビットのＤＡコンバータ１０の回路図の一例であ
る。
【図１１】図１１Ａは、ＤＡコンバータ１０の動作を説
明するためのテーブルである。図１１Ｂは、入力データ
と出力Ｖoutとの関係を示すグラフである。
明するためのテーブルである。図１１Ｂは、入力データ
と出力Ｖoutとの関係を示すグラフである。
【図１２】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
【図１３】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
【図１４】図１４Ａおよび図１４Ｂは、この発明の一実
施形態による不揮発性メモリの製造方法を説明するため
に、該不揮発性メモリを構成するメモリアレイ部４２の
主要断面を描いた図面である。
施形態による不揮発性メモリの製造方法を説明するため
に、該不揮発性メモリを構成するメモリアレイ部４２の
主要断面を描いた図面である。
【図１５】図１５Ａは、この発明の一実施形態による不
揮発性メモリの製造方法を説明するために、該不揮発性
メモリを構成する周辺回路部４４の主要断面を描いた図
面である。図１５Ｂは、該不揮発性メモリを構成するメ
モリアレイ部４２の主要断面を描いた図面である。
揮発性メモリの製造方法を説明するために、該不揮発性
メモリを構成する周辺回路部４４の主要断面を描いた図
面である。図１５Ｂは、該不揮発性メモリを構成するメ
モリアレイ部４２の主要断面を描いた図面である。
【図１６】図１６Ａおよび図１６Ｂは、この発明の一実
施形態による不揮発性メモリの製造方法を説明するため
に、該不揮発性メモリを構成するメモリアレイ部４２の
主要断面を描いた図面である。
施形態による不揮発性メモリの製造方法を説明するため
に、該不揮発性メモリを構成するメモリアレイ部４２の
主要断面を描いた図面である。
【図１７】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
【図１８】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２および周辺回路部４４の主要断
面を描いた図面である。
【図１９】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２０】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２１】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２２】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２３】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２４】この発明の一実施形態による不揮発性メモリ
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
の製造方法を説明するために、該不揮発性メモリを構成
するメモリアレイ部４２の平面構成を描いた図面であ
る。
【図２５】図２５Ａは、多値情報を記憶する従来のメモ
リセル６の構造を示す断面図である。図２５Ｂは、多値
情報を記憶する従来の他のメモリセル８の構造を示す断
面図である。
リセル６の構造を示す断面図である。図２５Ｂは、多値
情報を記憶する従来の他のメモリセル８の構造を示す断
面図である。
ＣＧ１・・・・・コントロールゲート ＣＧ２・・・・・コントロールゲート ＦＧ・・・・・・フローティングゲート ＭＣ・・・・・・メモリセル Ｖ１・・・・・・電圧 Ｖ２・・・・・・電圧 ＶM ・・・・・・電圧
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AB01 AC01 5F001 AA21 AA32 AA43 AA61 AA63 AB03 AB09 AB20 AC02 AC06 AD12 AD51 AD62 AF20 AG02 AG03 AG07 AG10 AG12 AG21 AG22 AG40 AH03 5F083 EP06 EP08 EP14 EP24 EP25 EP28 ER02 ER03 ER05 ER09 ER14 ER15 ER27 ER30 GA09 GA17 JA02 JA04 JA32 JA35 JA39 PR03 PR12 PR21 PR29 PR36 PR41 ZA21
Claims (8)
- 【請求項１】第１の導電体部と、 第１の導電体部に対してそれぞれ独立に結合された複数
の第２の導電体部と、 を備え、 複数の第２の導電体部の電気的状態の組合せにしたがっ
て第１の導電体部に種々の電気的状態を生じさせる半導
体装置であって、 各第２の導電体部を相互に絶縁しつつ半導体装置の高さ
方向に積み重ねたこと、 を特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、 前記複数の第２の導電体部は、前記第１の導電体部に対
してそれぞれ静電容量を介して結合され、 複数の第２の導電体部に印加される電圧の組合せにした
がって第１の導電体部に種々の電圧を生じさせること、 を特徴とするもの。 - 【請求項３】請求項２の半導体装置において、 半導体基板に設けられた半導体領域に設定された第１導
電型のチャネル形成領域と、 チャネル形成領域を挟んで配置された第２導電型の第１
の高濃度不純物領域および第２の高濃度不純物領域と、 チャネル形成領域の上に形成された下部絶縁膜と、 を備え、 前記第１の導電体部は、下部絶縁膜の上であって第１の
高濃度不純物領域側に形成され、 前記複数の第２の導電体部は、下部絶縁膜の上であって
第２の高濃度不純物領域側に形成されていること、 を特徴とするもの。 - 【請求項４】請求項３の半導体装置において、前記複数
の第２の導電体部の側面に、誘電体により構成された側
部絶縁膜を介 して、サイドウォール状の前記第１の導電体部が形成さ
れていること、 を特徴とするもの。 - 【請求項５】請求項３ないし請求項４のいずれかの半導
体装置において、 前記第１の導電体部に生じた種々の電圧に対応して第１
の導電体部に種々の量の電荷を蓄積し、蓄積された電荷
に対応した多値の情報を記憶するよう構成したこと、 を特徴とするもの。 - 【請求項６】請求項３ないし請求項４のいずれかの半導
体装置において、 前記第１の導電体部に生じた種々の電圧に対応して、第
１の高濃度不純物領域と第２の高濃度不純物領域との間
に種々の電圧が生ずるよう構成したこと、 を特徴とするもの。 - 【請求項７】請求項２ないし請求項６のいずれかの半導
体装置において、 前記複数の第２の導電体部は、それぞれ異なる値の静電
容量を介して、第１の導電体部と結合されていること、 を特徴とするもの。 - 【請求項８】請求項７の半導体装置において、 前記複数の第２の導電体部の厚さがそれぞれ異なるよう
構成したこと、 を特徴とするもの。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23848898A JP3690921B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23848898A JP3690921B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068393A true JP2000068393A (ja) | 2000-03-03 |
| JP3690921B2 JP3690921B2 (ja) | 2005-08-31 |
Family
ID=17031001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23848898A Expired - Fee Related JP3690921B2 (ja) | 1998-08-25 | 1998-08-25 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP3690921B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313971A (ja) * | 2001-03-01 | 2002-10-25 | Hynix Semiconductor Inc | 非常に短いゲート形状を有するトランジスタとメモリセル、及びその製造方法 |
| JP2003092367A (ja) * | 2001-09-19 | 2003-03-28 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2010232358A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2020187459A (ja) * | 2019-05-13 | 2020-11-19 | ローム株式会社 | 定電圧回路及びその動作方法、及び半導体装置 |
-
1998
- 1998-08-25 JP JP23848898A patent/JP3690921B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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