JP2002368140A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】ゲート誘電体膜内部に電荷蓄積機能を持たせた
不揮発性メモリトランジスタのスケーリング性および特
性の向上の余地を狭めることなく、そのビット当たりの
セル面積を大幅に低減する。 【解決手段】半導体基板ＳＵＢ上に導電層と層間絶縁層
を複数積層させた積層構造を有し、この積層構造内にメ
モリセルアレイが配置されている。このメモリセルアレ
イが、層間絶縁層ＩＮＴ１上に形成された半導体薄膜Ｓ
ＴＦに形成された複数のメモリトランジスタを有してい
る。各メモリトランジスタが、半導体薄膜ＳＴＦ上に積
層された複数の誘電体層からなり、その内部に、半導体
薄膜ＳＴＦと対向する平面内で離散化された電荷蓄積手
段（たとえば電荷トラップ等）を含むゲート誘電体膜Ｇ
Ｄ２と、ゲート誘電体膜ＧＤ２上に形成され、半導体薄
膜ＳＴＦに対しチャネルの誘起を制御するゲート電極Ｗ
Ｌとを有している。
不揮発性メモリトランジスタのスケーリング性および特
性の向上の余地を狭めることなく、そのビット当たりの
セル面積を大幅に低減する。 【解決手段】半導体基板ＳＵＢ上に導電層と層間絶縁層
を複数積層させた積層構造を有し、この積層構造内にメ
モリセルアレイが配置されている。このメモリセルアレ
イが、層間絶縁層ＩＮＴ１上に形成された半導体薄膜Ｓ
ＴＦに形成された複数のメモリトランジスタを有してい
る。各メモリトランジスタが、半導体薄膜ＳＴＦ上に積
層された複数の誘電体層からなり、その内部に、半導体
薄膜ＳＴＦと対向する平面内で離散化された電荷蓄積手
段（たとえば電荷トラップ等）を含むゲート誘電体膜Ｇ
Ｄ２と、ゲート誘電体膜ＧＤ２上に形成され、半導体薄
膜ＳＴＦに対しチャネルの誘起を制御するゲート電極Ｗ
Ｌとを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、チャネルが形成さ
れる半導体と、その制御を行うゲート電極との間に複数
の誘電体層を有し、その内部に平面的に離散化された電
荷蓄積手段（たとえば、ＭＯＮＯＳ型やＭＮＯＳ型にお
ける電荷トラップ、あるいは小粒径導電体）を含む不揮
発性半導体メモリ装置に関する。
れる半導体と、その制御を行うゲート電極との間に複数
の誘電体層を有し、その内部に平面的に離散化された電
荷蓄積手段（たとえば、ＭＯＮＯＳ型やＭＮＯＳ型にお
ける電荷トラップ、あるいは小粒径導電体）を含む不揮
発性半導体メモリ装置に関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段が単一の導電層からなるＦＧ(Floating
Gate) 型のほかに、電荷トラップを多く含む窒化珪素な
どからなる電荷蓄積層に電荷を保持させる、たとえばＭ
ＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型など
がある。
る電荷蓄積手段が単一の導電層からなるＦＧ(Floating
Gate) 型のほかに、電荷トラップを多く含む窒化珪素な
どからなる電荷蓄積層に電荷を保持させる、たとえばＭ
ＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型など
がある。
【０００３】ＦＧ型不揮発性メモリにおいて、メモリト
ランジスタを直列に接続させてセルごとのコンタクト数
を低減してＮＡＮＤ動作をさせるＮＡＮＤ型のセル接続
方式が知られている。このセル接続方式ではセルの微細
化が図りやすく、たとえばセル面積の理論値が４Ｆ2 で
あるため大容量メモリに適している。
ランジスタを直列に接続させてセルごとのコンタクト数
を低減してＮＡＮＤ動作をさせるＮＡＮＤ型のセル接続
方式が知られている。このセル接続方式ではセルの微細
化が図りやすく、たとえばセル面積の理論値が４Ｆ2 で
あるため大容量メモリに適している。
【０００４】その一方、ＣＨＥ(Channel Hot Electron)
注入方式によって電荷を離散的なトラップの一部に注入
できることに着目して、電荷蓄積層のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、書き込み時と逆方向に所定電圧をソース
とドレイン間に印加する、いわゆる“リバースリード”
方法によって読み出す。これにより、書き込み時間が短
く蓄積電荷量が少ない場合でも２ビット情報を確実に読
み出すことを可能としている。また、消去はホットホー
ル注入によって行っている。この技術によって、書き込
み時間の高速化とビットコストの大幅な低減が可能とな
った。この場合のセル面積を６Ｆ2 とすると、１ビット
当たりのセル面積は３Ｆ2 となる。
注入方式によって電荷を離散的なトラップの一部に注入
できることに着目して、電荷蓄積層のソース側とドレイ
ン側に独立に２値情報を書き込むことにより１メモリセ
ルあたり２ビットを記録可能な技術が報告された。たと
えば“Extended Abstract of the 1999 International
Conference on Solid State Devices and Materials, T
okyo, 1999, pp.522-523”では、ソースとドレイン間の
電圧印加方向を入れ換えて２ビット情報をＣＨＥ注入に
より書き込み、書き込み時と逆方向に所定電圧をソース
とドレイン間に印加する、いわゆる“リバースリード”
方法によって読み出す。これにより、書き込み時間が短
く蓄積電荷量が少ない場合でも２ビット情報を確実に読
み出すことを可能としている。また、消去はホットホー
ル注入によって行っている。この技術によって、書き込
み時間の高速化とビットコストの大幅な低減が可能とな
った。この場合のセル面積を６Ｆ2 とすると、１ビット
当たりのセル面積は３Ｆ2 となる。
【０００５】
【発明が解決しようとする課題】この従来の不揮発性メ
モリは、メモリセルアレイがシリコン基板に形成され、
その周囲に、メモリセルアレイを選択し動作させるため
の周辺回路が配置されている。したがって、周辺回路を
含むメモリ部の専有面積が大きく、このことがビットコ
ストを低減する上で妨げとなっていた。
モリは、メモリセルアレイがシリコン基板に形成され、
その周囲に、メモリセルアレイを選択し動作させるため
の周辺回路が配置されている。したがって、周辺回路を
含むメモリ部の専有面積が大きく、このことがビットコ
ストを低減する上で妨げとなっていた。
【０００６】本発明の出願人は、特開平１１−８７５４
５号公報に記載したように、低コスト化を一つの目的と
して廉価なガラスあるいはプラスチックからなる絶縁性
基板を採用し、その上に、いわゆるＴＦＴ(Thin Film T
ransistor)構造のメモリトランジスタを形成した不揮発
性メモリ装置に係る発明を以前に出願した。この発明に
より、低コスト化に加え、メモリトランジスタの各種寄
生容量が低減し、不揮発性メモリの低電圧化を実現する
ことが可能となった。
５号公報に記載したように、低コスト化を一つの目的と
して廉価なガラスあるいはプラスチックからなる絶縁性
基板を採用し、その上に、いわゆるＴＦＴ(Thin Film T
ransistor)構造のメモリトランジスタを形成した不揮発
性メモリ装置に係る発明を以前に出願した。この発明に
より、低コスト化に加え、メモリトランジスタの各種寄
生容量が低減し、不揮発性メモリの低電圧化を実現する
ことが可能となった。
【０００７】ところが、この不揮発性メモリでは、基板
材料の変更により材料コストが幾分か削減されたもの
の、ＴＦＴ型トランジスタを有した周辺回路がメモリセ
ルアレイの周辺に形成され、ビット当たりのチップ面積
が余り変化していないため、ビットコストの低減が不十
分であった。
材料の変更により材料コストが幾分か削減されたもの
の、ＴＦＴ型トランジスタを有した周辺回路がメモリセ
ルアレイの周辺に形成され、ビット当たりのチップ面積
が余り変化していないため、ビットコストの低減が不十
分であった。
【０００８】一方、特許第３１０９５３７号公報には、
読み出し専用メモリにおいてであるが、たとえば多結晶
シリコンからなる半導体薄膜が層間絶縁層を間に挟んで
複数積層されたメモリセルアレイ構造が開示されてい
る。これにより、ビット面積の大幅な低減が可能とな
る。
読み出し専用メモリにおいてであるが、たとえば多結晶
シリコンからなる半導体薄膜が層間絶縁層を間に挟んで
複数積層されたメモリセルアレイ構造が開示されてい
る。これにより、ビット面積の大幅な低減が可能とな
る。
【０００９】ところが、この技術を電気的書き換え可能
な不揮発性メモリ（ＥＥＰＲＯＭ）に適用しようとした
ときに、多結晶シリコンなどの半導体薄膜上に形成した
絶縁膜の絶縁特性が悪いことが要因で、ＥＥＰＲＯＭへ
の適用が容易でないという課題がある。以下、この課題
について説明する。
な不揮発性メモリ（ＥＥＰＲＯＭ）に適用しようとした
ときに、多結晶シリコンなどの半導体薄膜上に形成した
絶縁膜の絶縁特性が悪いことが要因で、ＥＥＰＲＯＭへ
の適用が容易でないという課題がある。以下、この課題
について説明する。
【００１０】ＥＥＰＲＯＭのうち現在、実用化が最も進
んでいるＦＧ型においては、チャネルが形成される半導
体上に、酸化シリコンなどの第１の電位障壁膜（一般
に、トンネリング膜という）を介在させて電荷蓄積手段
としてのフローティングゲートを積層させ、さらに、そ
の上に第２の電位障壁膜（たとえば、ＯＮＯ膜）を介在
させてコントロールゲートを積層させている。そして、
書き込みまたは消去時には、最も下層のトンネリング膜
を通して電荷のフローティングゲートへの入出力を行
う。この書き込み動作、消去動作の高速化あるいは低電
圧化のためには、トンネリング膜を薄膜化することが重
要で、現在、理論的限界値８ｎｍに近い１０ｎｍ前後の
膜厚となっているものが多い。この薄いトンネリング膜
を、たとえば多結晶シリコンからなる半導体薄膜上に形
成した場合、これを単結晶シリコン上に形成した場合に
比べ、リーク特性が格段に低下する。ＦＧ型において、
このリーク電流の増大は致命的である。なぜなら、フロ
ーティングゲートが単一の導電層からなるため、その下
のトンネリング膜にリーク箇所が存在すると、時間の経
過とともに全ての蓄積電荷が基板側に消失してしまう。
つまり、ＦＧ型のメモリトランジスタを半導体薄膜に形
成した場合に、トンネリング膜厚を含めた素子寸法のス
ケーリングを行うと、低電圧で高速動作させることと電
荷保持特性とを実用化レベルでバランスさせることが難
しいといった課題にぶつかっていた。
んでいるＦＧ型においては、チャネルが形成される半導
体上に、酸化シリコンなどの第１の電位障壁膜（一般
に、トンネリング膜という）を介在させて電荷蓄積手段
としてのフローティングゲートを積層させ、さらに、そ
の上に第２の電位障壁膜（たとえば、ＯＮＯ膜）を介在
させてコントロールゲートを積層させている。そして、
書き込みまたは消去時には、最も下層のトンネリング膜
を通して電荷のフローティングゲートへの入出力を行
う。この書き込み動作、消去動作の高速化あるいは低電
圧化のためには、トンネリング膜を薄膜化することが重
要で、現在、理論的限界値８ｎｍに近い１０ｎｍ前後の
膜厚となっているものが多い。この薄いトンネリング膜
を、たとえば多結晶シリコンからなる半導体薄膜上に形
成した場合、これを単結晶シリコン上に形成した場合に
比べ、リーク特性が格段に低下する。ＦＧ型において、
このリーク電流の増大は致命的である。なぜなら、フロ
ーティングゲートが単一の導電層からなるため、その下
のトンネリング膜にリーク箇所が存在すると、時間の経
過とともに全ての蓄積電荷が基板側に消失してしまう。
つまり、ＦＧ型のメモリトランジスタを半導体薄膜に形
成した場合に、トンネリング膜厚を含めた素子寸法のス
ケーリングを行うと、低電圧で高速動作させることと電
荷保持特性とを実用化レベルでバランスさせることが難
しいといった課題にぶつかっていた。
【００１１】一方、前記した特許公報のようにメモリ素
子が読み出し専用の場合、記憶データが、たとえばトラ
ンジスタをエンハンスメントとするかディプレッション
とするかによって予めメモリ素子内にインクリメントさ
れている。このため、ＥＥＰＲＯＭのようにゲート絶縁
膜を通した電荷のやり取りを行う動作ステップ（電気的
な書き込み、消去ステップ）が存在しない。したがっ
て、たとえば上記公開公報で２５ｎｍ程度のゲート絶縁
膜厚が例示されているように、半導体薄膜とゲート電極
との間の絶縁膜を余り薄くする必要性がない。以上の理
由により、従来は、読み出し専用メモリなど、ゲート絶
縁膜が単層のＭＯＳトランジスタを有する不揮発性メモ
リにおいてのみ、セル内トランジスタをＴＦＴにより実
現することが容易であった。
子が読み出し専用の場合、記憶データが、たとえばトラ
ンジスタをエンハンスメントとするかディプレッション
とするかによって予めメモリ素子内にインクリメントさ
れている。このため、ＥＥＰＲＯＭのようにゲート絶縁
膜を通した電荷のやり取りを行う動作ステップ（電気的
な書き込み、消去ステップ）が存在しない。したがっ
て、たとえば上記公開公報で２５ｎｍ程度のゲート絶縁
膜厚が例示されているように、半導体薄膜とゲート電極
との間の絶縁膜を余り薄くする必要性がない。以上の理
由により、従来は、読み出し専用メモリなど、ゲート絶
縁膜が単層のＭＯＳトランジスタを有する不揮発性メモ
リにおいてのみ、セル内トランジスタをＴＦＴにより実
現することが容易であった。
【００１２】本発明の目的は、チャネルが形成される半
導体とゲート電極との間に複数の誘電体層が積層され、
その内部に電荷蓄積機能を持たせた不揮発性メモリトラ
ンジスタのスケーリング性および特性の向上の余地を狭
めることなく、そのメモリトランジスタをＴＦＴ型とし
て半導体基板の上方に積層させ、ビット当たりのセル面
積を大幅に低減した不揮発性メモリ装置を提供すること
にある。
導体とゲート電極との間に複数の誘電体層が積層され、
その内部に電荷蓄積機能を持たせた不揮発性メモリトラ
ンジスタのスケーリング性および特性の向上の余地を狭
めることなく、そのメモリトランジスタをＴＦＴ型とし
て半導体基板の上方に積層させ、ビット当たりのセル面
積を大幅に低減した不揮発性メモリ装置を提供すること
にある。
【００１３】
【課題を解決するための手段】本発明に係る不揮発性メ
モリ装置は、半導体基板上に導電層と層間絶縁層を複数
積層させた積層構造を有し、半導体基板上方の積層構造
内にメモリセルアレイが配置され、上記メモリセルアレ
イが、層間絶縁層上に形成された半導体薄膜に形成され
た複数のメモリトランジスタを有し、各メモリトランジ
スタが、半導体薄膜上に積層された複数の誘電体層から
なり、当該複数の誘電体層内部に、半導体薄膜と対向す
る平面内で離散化された電荷蓄積手段を含むゲート誘電
体膜と、ゲート誘電体膜上に形成され、半導体薄膜に対
しチャネルの誘起を制御するゲート電極とを有してい
る。本発明では、上記メモリセルアレイの下方の上記半
導体基板部分に、メモリセルを選択し動作させるための
周辺回路が形成されている。
モリ装置は、半導体基板上に導電層と層間絶縁層を複数
積層させた積層構造を有し、半導体基板上方の積層構造
内にメモリセルアレイが配置され、上記メモリセルアレ
イが、層間絶縁層上に形成された半導体薄膜に形成され
た複数のメモリトランジスタを有し、各メモリトランジ
スタが、半導体薄膜上に積層された複数の誘電体層から
なり、当該複数の誘電体層内部に、半導体薄膜と対向す
る平面内で離散化された電荷蓄積手段を含むゲート誘電
体膜と、ゲート誘電体膜上に形成され、半導体薄膜に対
しチャネルの誘起を制御するゲート電極とを有してい
る。本発明では、上記メモリセルアレイの下方の上記半
導体基板部分に、メモリセルを選択し動作させるための
周辺回路が形成されている。
【００１４】この不揮発性メモリ装置では、複数の誘電
体層を積層させたゲート誘電体膜内で電荷蓄積手段が平
面的に離散化されている。このため、電荷蓄積手段と半
導体薄膜との間の電位障壁層を薄くし、その電位障壁層
にリークパスが生じても、その発生頻度がある程度小さ
いのであれば、電荷保持特性の急激な低下にならない。
電荷蓄積手段（電荷トラップまたは小粒径導電体）が離
散化されているため、リークパス周囲の局所的な蓄積電
荷が半導体薄膜内に消失するに過ぎないからである。
体層を積層させたゲート誘電体膜内で電荷蓄積手段が平
面的に離散化されている。このため、電荷蓄積手段と半
導体薄膜との間の電位障壁層を薄くし、その電位障壁層
にリークパスが生じても、その発生頻度がある程度小さ
いのであれば、電荷保持特性の急激な低下にならない。
電荷蓄積手段（電荷トラップまたは小粒径導電体）が離
散化されているため、リークパス周囲の局所的な蓄積電
荷が半導体薄膜内に消失するに過ぎないからである。
【００１５】
【発明の実施の形態】第１実施形態 第１実施形態は、バーチャルグランド（ＶＧ）型のメモ
リセルアレイをＴＦＴで構成し、周辺回路の上方に積層
させた不揮発性メモリに関する。図１は、この不揮発性
メモリの行方向断面図である。
リセルアレイをＴＦＴで構成し、周辺回路の上方に積層
させた不揮発性メモリに関する。図１は、この不揮発性
メモリの行方向断面図である。
【００１６】半導体基板ＳＵＢのｐ型またはｎ型のウエ
ルＷには、メモリセルを選択し動作させるための周辺回
路が形成されている。ウエルＷ上に、たとえば１０数ｎ
ｍ〜数１０ｎｍのゲート絶縁膜ＧＤ０を介在させて各種
ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のゲート電極Ｇ
Ｅ，ゲート間配線層ＧＣが配置されている。ゲート電極
ＧＥ間のウエル表面に適宜、ウエルと逆導電型の不純物
が添加され、これによりソース・ドレイン領域Ｓ／Ｄが
形成されている。これにより、たとえば各種デコーダ、
各種バッファ、制御回路または電源供給回路などの周辺
回路用のバルク形トランジスタが形成されている。な
お、各種ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３は、ｐ型
ウエルとｎ型ウエルに分けて形成されたＣＭＯＳ型とし
てもよい。ゲート電極ＧＥは、ｐ型および／またはｎ型
の不純物が添加された多結晶シリコンなどからなる。ゲ
ート絶縁膜ＧＤ０は、たとえば電源供給回路では厚くし
て高耐圧化し、その他のロジック回路では薄くして動作
性能を高めるようにしてもよい。
ルＷには、メモリセルを選択し動作させるための周辺回
路が形成されている。ウエルＷ上に、たとえば１０数ｎ
ｍ〜数１０ｎｍのゲート絶縁膜ＧＤ０を介在させて各種
ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３のゲート電極Ｇ
Ｅ，ゲート間配線層ＧＣが配置されている。ゲート電極
ＧＥ間のウエル表面に適宜、ウエルと逆導電型の不純物
が添加され、これによりソース・ドレイン領域Ｓ／Ｄが
形成されている。これにより、たとえば各種デコーダ、
各種バッファ、制御回路または電源供給回路などの周辺
回路用のバルク形トランジスタが形成されている。な
お、各種ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３は、ｐ型
ウエルとｎ型ウエルに分けて形成されたＣＭＯＳ型とし
てもよい。ゲート電極ＧＥは、ｐ型および／またはｎ型
の不純物が添加された多結晶シリコンなどからなる。ゲ
ート絶縁膜ＧＤ０は、たとえば電源供給回路では厚くし
て高耐圧化し、その他のロジック回路では薄くして動作
性能を高めるようにしてもよい。
【００１７】これらのトランジスタ上に、第１層間絶縁
層ＩＮＴ１が形成されている。この第１層間絶縁層ＩＮ
Ｔ１内に、各種コンタクトＣＴおよび配線メタル層ＣＭ
が埋め込まれている。各種コンタクトＣＴは、たとえば
タングステン（Ｗ）プラグなどから形成され、ゲート電
極ＧＥまたはゲート間配線層ＧＣ上、あるいはソース・
ドレイン領域Ｓ／Ｄ上に接している。各配線メタル層Ｃ
Ｍは、適宜、コンタクトの上面に接し、コンタクト同士
を電気的に接続している。
層ＩＮＴ１が形成されている。この第１層間絶縁層ＩＮ
Ｔ１内に、各種コンタクトＣＴおよび配線メタル層ＣＭ
が埋め込まれている。各種コンタクトＣＴは、たとえば
タングステン（Ｗ）プラグなどから形成され、ゲート電
極ＧＥまたはゲート間配線層ＧＣ上、あるいはソース・
ドレイン領域Ｓ／Ｄ上に接している。各配線メタル層Ｃ
Ｍは、適宜、コンタクトの上面に接し、コンタクト同士
を電気的に接続している。
【００１８】第１層間絶縁層ＩＮＴ１の上に、ＴＦＴ形
メモリトランジスタを行列状に配置しＶＧ形に接続した
メモリセルアレイが形成されている。図２（Ａ）に、こ
のメモリセルアレイの概略平面図を示す。また、図２
（Ｂ）に図２（Ａ）のＡ−Ａ線に沿った列方向の断面
図、図２（Ｃ）に図２（Ａ）のＢ−Ｂ線に沿った行方向
の断面図を示す。
メモリトランジスタを行列状に配置しＶＧ形に接続した
メモリセルアレイが形成されている。図２（Ａ）に、こ
のメモリセルアレイの概略平面図を示す。また、図２
（Ｂ）に図２（Ａ）のＡ−Ａ線に沿った列方向の断面
図、図２（Ｃ）に図２（Ａ）のＢ−Ｂ線に沿った行方向
の断面図を示す。
【００１９】このメモリセルアレイは、たとえばｐ型不
純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦ
に形成されている。図１、図２（Ｃ）に示すように、こ
の半導体薄膜ＳＴＦ内に、ｎ型不純物が添加されたソー
ス・ドレイン領域Ｓ／Ｄが互いに離間して形成されてい
る。ソース・ドレイン領域Ｓ／Ｄは、図２（Ａ）に示す
ように、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…
を構成する。ビット線は、列方向に長くセルアレイ全体
では並行ストライプ状に配置されている。なお、図１に
示すように、必要に応じてソース・ドレイン領域Ｓ／Ｄ
上となる部分に、たとえばフィルドアイソレーション法
により誘電体分離層ＩＳＯを予め形成してもよい。
純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦ
に形成されている。図１、図２（Ｃ）に示すように、こ
の半導体薄膜ＳＴＦ内に、ｎ型不純物が添加されたソー
ス・ドレイン領域Ｓ／Ｄが互いに離間して形成されてい
る。ソース・ドレイン領域Ｓ／Ｄは、図２（Ａ）に示す
ように、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…
を構成する。ビット線は、列方向に長くセルアレイ全体
では並行ストライプ状に配置されている。なお、図１に
示すように、必要に応じてソース・ドレイン領域Ｓ／Ｄ
上となる部分に、たとえばフィルドアイソレーション法
により誘電体分離層ＩＳＯを予め形成してもよい。
【００２０】ソース・ドレイン領域Ｓ／Ｄ間に挟まれた
半導体薄膜領域は、チャネル形成領域と称される。この
チャネル形成領域は、必然的に、列方向に長い並行スト
ライプ状となる。このチャネル形成領域およびソース・
ドレイン領域Ｓ／Ｄと直交する行方向に、ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，…が配置されて
いる。
半導体薄膜領域は、チャネル形成領域と称される。この
チャネル形成領域は、必然的に、列方向に長い並行スト
ライプ状となる。このチャネル形成領域およびソース・
ドレイン領域Ｓ／Ｄと直交する行方向に、ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，…が配置されて
いる。
【００２１】このワード線は、通常どおりにライン幅と
同じスペースで一括形成してもよいが、ここでは２回の
パターンニングによりスペース幅を極限まで小さくした
ワード線配置を採用している。このため、図２（Ｂ）に
示すように、偶数番目のワード線ＷＬ２，ＷＬ４，…
（以下、第１ワード線という）と奇数番目のワード線Ｗ
Ｌ１，ＷＬ３，ＷＬ５，…（以下、第２ワード線とい
う）の断面形状が若干異なる。第１ワード線ＷＬ２，Ｗ
Ｌ４，…が、ゲート誘電体膜ＧＤ１を介在させた状態で
半導体薄膜ＳＴＦ上に形成されている。
同じスペースで一括形成してもよいが、ここでは２回の
パターンニングによりスペース幅を極限まで小さくした
ワード線配置を採用している。このため、図２（Ｂ）に
示すように、偶数番目のワード線ＷＬ２，ＷＬ４，…
（以下、第１ワード線という）と奇数番目のワード線Ｗ
Ｌ１，ＷＬ３，ＷＬ５，…（以下、第２ワード線とい
う）の断面形状が若干異なる。第１ワード線ＷＬ２，Ｗ
Ｌ４，…が、ゲート誘電体膜ＧＤ１を介在させた状態で
半導体薄膜ＳＴＦ上に形成されている。
【００２２】第１ワード線ＷＬ２，ＷＬ４，…の表面、
第１ワード線間に表出した半導体薄膜部の表面を覆っ
て、ゲート誘電体膜ＧＤ２が形成されている。そして、
このゲート誘電体膜ＧＤ２を介在させて状態で、奇数番
目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…が第１ワード
線間に形成されている。全ワード線は、第１ワード線と
第２ワード線とを交互に配置させて構成されている。第
１，第２ワード線の関係をさらに詳しく説明すると、第
２ワード線の底面が、ゲート誘電体膜ＧＤ２を介在させ
た状態で、第１ワード線間の半導体領域に対面してい
る。第２ワード線の主側面が、ゲート誘電体膜ＧＤ２を
介在させた状態で、第１ワード線間の側面に対面してい
る。また、第２ワード線の幅方向の両端部が、隣接する
２つの第１ワード線の幅方向の端部それぞれに、ゲート
誘電体膜ＧＤ２を介在させた状態で乗り上げている。こ
のように、図示例のワード線は、隣接する２つのワード
線間が、その離間方向の寸法が膜厚となるように介在す
るゲート誘電体膜ＧＤ２によって絶縁分離されている。
なお、ワード線は、ドープド多結晶珪素またはドープド
非晶質珪素からなる。
第１ワード線間に表出した半導体薄膜部の表面を覆っ
て、ゲート誘電体膜ＧＤ２が形成されている。そして、
このゲート誘電体膜ＧＤ２を介在させて状態で、奇数番
目のワード線ＷＬ１，ＷＬ３，ＷＬ５，…が第１ワード
線間に形成されている。全ワード線は、第１ワード線と
第２ワード線とを交互に配置させて構成されている。第
１，第２ワード線の関係をさらに詳しく説明すると、第
２ワード線の底面が、ゲート誘電体膜ＧＤ２を介在させ
た状態で、第１ワード線間の半導体領域に対面してい
る。第２ワード線の主側面が、ゲート誘電体膜ＧＤ２を
介在させた状態で、第１ワード線間の側面に対面してい
る。また、第２ワード線の幅方向の両端部が、隣接する
２つの第１ワード線の幅方向の端部それぞれに、ゲート
誘電体膜ＧＤ２を介在させた状態で乗り上げている。こ
のように、図示例のワード線は、隣接する２つのワード
線間が、その離間方向の寸法が膜厚となるように介在す
るゲート誘電体膜ＧＤ２によって絶縁分離されている。
なお、ワード線は、ドープド多結晶珪素またはドープド
非晶質珪素からなる。
【００２３】本実施形態ではＭＯＮＯＳ型メモリトラン
ジスタを例示するので、ゲート誘電体膜ＧＤ１，ＧＤ２
それぞれが、いわゆるＯＮＯ型の３層からなる。具体的
に、ゲート誘電体膜ＧＤ１，ＧＤ２は、それぞれ最下層
のボトム誘電体層ＢＴＭ、中間の電荷蓄積層ＣＨＳ、お
よび最上層のトップ誘電体層ＴＯＰからなる。ボトム誘
電体層ＢＴＭは、たとえば、基板表面を熱酸化して形成
された熱酸化珪素、熱酸化珪素を窒化処理してできた酸
化窒化珪素からなる。電荷蓄積層ＣＨＳは、たとえば窒
化珪素または酸化窒化珪素からなり、内部に離散的な電
荷蓄積手段として電荷トラップを多数含む。トップ誘電
体層ＴＯＰは、たとえば酸化珪素からなる。なお、いわ
ゆるＭＮＯＳ型の場合は、トップ誘電体層ＴＯＰが省略
され、電荷蓄積層ＣＨＳ（窒化膜）が比較的に厚く形成
される。また、ＭＮＯＳ型の窒化膜に代えて、たとえば
Ｔａ2 Ｏ3 などの高誘電体膜を半導体薄膜上に直接形成
してもよい。また、いわゆるナノ結晶型の場合は、ボト
ム誘電体膜と酸化膜との間に、たとえば多結晶珪素から
なる無数の微細粒子が離散化して埋め込まれている。
ジスタを例示するので、ゲート誘電体膜ＧＤ１，ＧＤ２
それぞれが、いわゆるＯＮＯ型の３層からなる。具体的
に、ゲート誘電体膜ＧＤ１，ＧＤ２は、それぞれ最下層
のボトム誘電体層ＢＴＭ、中間の電荷蓄積層ＣＨＳ、お
よび最上層のトップ誘電体層ＴＯＰからなる。ボトム誘
電体層ＢＴＭは、たとえば、基板表面を熱酸化して形成
された熱酸化珪素、熱酸化珪素を窒化処理してできた酸
化窒化珪素からなる。電荷蓄積層ＣＨＳは、たとえば窒
化珪素または酸化窒化珪素からなり、内部に離散的な電
荷蓄積手段として電荷トラップを多数含む。トップ誘電
体層ＴＯＰは、たとえば酸化珪素からなる。なお、いわ
ゆるＭＮＯＳ型の場合は、トップ誘電体層ＴＯＰが省略
され、電荷蓄積層ＣＨＳ（窒化膜）が比較的に厚く形成
される。また、ＭＮＯＳ型の窒化膜に代えて、たとえば
Ｔａ2 Ｏ3 などの高誘電体膜を半導体薄膜上に直接形成
してもよい。また、いわゆるナノ結晶型の場合は、ボト
ム誘電体膜と酸化膜との間に、たとえば多結晶珪素から
なる無数の微細粒子が離散化して埋め込まれている。
【００２４】このゲート誘電体膜ＧＤ１，ＧＤ２は、ト
ータルの厚さが二酸化珪素換算で十数ｎｍ程度である。
また、このゲート誘電体膜ＧＤ１とＧＤ２は、少なくと
も多結晶珪素（半導体薄膜ＳＴＦ）に接する部分におい
て、各層の厚さを含めた構造および組成がほぼ等しいこ
とが望ましい。
ータルの厚さが二酸化珪素換算で十数ｎｍ程度である。
また、このゲート誘電体膜ＧＤ１とＧＤ２は、少なくと
も多結晶珪素（半導体薄膜ＳＴＦ）に接する部分におい
て、各層の厚さを含めた構造および組成がほぼ等しいこ
とが望ましい。
【００２５】書き込み時に、図２（Ｃ）に示す記憶部１
に電荷注入を行う場合は、ビット線ＢＬ３に正のドレイ
ン電圧、ビット線ＢＬ４に基準電圧を印加し、ワード線
ＷＬ２に所定の正電圧を印加する。このとき、ビット線
ＢＬ４を構成する右側のソース・ドレイン領域Ｓ／Ｄか
ら供給された電子がチャネル内を加速され、ビット線Ｂ
Ｌ３を構成する左側のソース・ドレイン領域Ｓ／Ｄ側で
高いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障
壁を越えて記憶部１に注入され、蓄積される。記憶部２
に電荷を注入する場合は、周辺回路が、ビット線ＢＬ
３，ＢＬ４間の電圧を切り替える。これにより、電子の
供給側と電子がエネルギー的にホットになる側が上記の
場合と反対となり、電子が記憶部２に注入される。
に電荷注入を行う場合は、ビット線ＢＬ３に正のドレイ
ン電圧、ビット線ＢＬ４に基準電圧を印加し、ワード線
ＷＬ２に所定の正電圧を印加する。このとき、ビット線
ＢＬ４を構成する右側のソース・ドレイン領域Ｓ／Ｄか
ら供給された電子がチャネル内を加速され、ビット線Ｂ
Ｌ３を構成する左側のソース・ドレイン領域Ｓ／Ｄ側で
高いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障
壁を越えて記憶部１に注入され、蓄積される。記憶部２
に電荷を注入する場合は、周辺回路が、ビット線ＢＬ
３，ＢＬ４間の電圧を切り替える。これにより、電子の
供給側と電子がエネルギー的にホットになる側が上記の
場合と反対となり、電子が記憶部２に注入される。
【００２６】読み出し時には、読み出し対象のビットが
書き込まれた記憶部側がソースとなるようにビット線Ｂ
Ｌ３，ＢＬ４間に所定の読み出しドレイン電圧を印加す
る。また、両端の記憶部にはさまれたチャネル部をオン
させ得るが記憶部のしきい値電圧を変化させない程度に
低く、かつ、最適化された正の電圧をワード線ＷＬ２に
印加する。このとき、読み出し対象の記憶部の蓄積電荷
量、あるいは電荷の有無の違いによってチャネルの導電
率が有効に変化し、その結果、記憶情報がドレイン側の
電流量あるいは電位差に変換されて読み出される。もう
一方の記憶部を読み出す場合は、周辺回路が、その記憶
部側がソースとなるように、ビット線電圧を切り替える
ことにより、上記と同様に読み出しを行う。
書き込まれた記憶部側がソースとなるようにビット線Ｂ
Ｌ３，ＢＬ４間に所定の読み出しドレイン電圧を印加す
る。また、両端の記憶部にはさまれたチャネル部をオン
させ得るが記憶部のしきい値電圧を変化させない程度に
低く、かつ、最適化された正の電圧をワード線ＷＬ２に
印加する。このとき、読み出し対象の記憶部の蓄積電荷
量、あるいは電荷の有無の違いによってチャネルの導電
率が有効に変化し、その結果、記憶情報がドレイン側の
電流量あるいは電位差に変換されて読み出される。もう
一方の記憶部を読み出す場合は、周辺回路が、その記憶
部側がソースとなるように、ビット線電圧を切り替える
ことにより、上記と同様に読み出しを行う。
【００２７】消去時には、チャネル形成領域とソース・
ドレイン領域Ｓ／のＤ側が高く、ワード線ＷＬ２側が低
くなるように、上記書き込み時とは逆方向の消去電圧を
印加する。これにより、記憶部の一方または双方から蓄
積電荷が基板ＳＵＢ側に引き抜かれ、メモリトランジス
タが消去状態に戻る。なお、他の消去方法としては、ソ
ース・ドレイン領域Ｓ／Ｄ側または基板内部の図示しな
いＰＮ接合付近で発生し蓄積電荷とは逆極性を有しバン
ド−バンド間トンネリングに起因して発生した高エネル
ギー電荷を、制御ゲートの電界により引き寄せることに
よって記憶部に注入する方法も採用可能である。
ドレイン領域Ｓ／のＤ側が高く、ワード線ＷＬ２側が低
くなるように、上記書き込み時とは逆方向の消去電圧を
印加する。これにより、記憶部の一方または双方から蓄
積電荷が基板ＳＵＢ側に引き抜かれ、メモリトランジス
タが消去状態に戻る。なお、他の消去方法としては、ソ
ース・ドレイン領域Ｓ／Ｄ側または基板内部の図示しな
いＰＮ接合付近で発生し蓄積電荷とは逆極性を有しバン
ド−バンド間トンネリングに起因して発生した高エネル
ギー電荷を、制御ゲートの電界により引き寄せることに
よって記憶部に注入する方法も採用可能である。
【００２８】つぎに、このＶＧ型メモリセルアレイの形
成手順を図面を参照しながら説明する。図３（Ａ）〜図
６は、ワード線形成の各ステップにおける断面図（およ
び平面図）である。図３において（Ａ）に平面図を示
し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。
その他の図４〜図６は全てＡ−Ａ線に沿った断面図を表
している。
成手順を図面を参照しながら説明する。図３（Ａ）〜図
６は、ワード線形成の各ステップにおける断面図（およ
び平面図）である。図３において（Ａ）に平面図を示
し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断面図を示す。
その他の図４〜図６は全てＡ−Ａ線に沿った断面図を表
している。
【００２９】まず、図１に示すように、半導体基板ＳＵ
Ｂに周辺回路を形成する。具体的には、ウエルＷを形成
し、素子分離を行い、しきい値電圧調整用のイオン注入
などを行う。これらは必要に応じて行う。ウエルＷ上に
ゲート誘電体膜ＧＤ０を形成し、さらにその上にドープ
ド多結晶珪素を堆積する。これらドープド多結晶珪素お
よびゲート誘電体膜ＧＤ０をパターンニングして、ゲー
ト電極ＧＥおよびゲート間配線層ＧＣを得る。これらの
パターンおよび別々に設けたレジストをマスクにして、
ｎ型不純物とｐ型不純物を選択的にイオン注入し、活性
化してソース・ドレイン領域Ｓ／Ｄを形成する。このよ
うに形成された周辺回路用のトランジスタを覆って、第
１層間絶縁層ＩＮＴ１の下層となる絶縁膜を形成する。
これを開口してタングステンＷ等で埋め込み、エッチバ
ックしてプラグ（コンタクトＣＴ）を形成する。その絶
縁膜上に導電膜を形成し、これをパターンニングして配
線メタル層ＣＭを得る。さらに、第１層間絶縁層ＩＮＴ
１の上層となる絶縁膜を堆積し、ＣＭＰ等で平坦化す
る。その後、特に図示しないが、周辺回路に適宜接続し
たタングステン（Ｗ）プラグを、たとえばブランケット
・タングステン法により形成する。
Ｂに周辺回路を形成する。具体的には、ウエルＷを形成
し、素子分離を行い、しきい値電圧調整用のイオン注入
などを行う。これらは必要に応じて行う。ウエルＷ上に
ゲート誘電体膜ＧＤ０を形成し、さらにその上にドープ
ド多結晶珪素を堆積する。これらドープド多結晶珪素お
よびゲート誘電体膜ＧＤ０をパターンニングして、ゲー
ト電極ＧＥおよびゲート間配線層ＧＣを得る。これらの
パターンおよび別々に設けたレジストをマスクにして、
ｎ型不純物とｐ型不純物を選択的にイオン注入し、活性
化してソース・ドレイン領域Ｓ／Ｄを形成する。このよ
うに形成された周辺回路用のトランジスタを覆って、第
１層間絶縁層ＩＮＴ１の下層となる絶縁膜を形成する。
これを開口してタングステンＷ等で埋め込み、エッチバ
ックしてプラグ（コンタクトＣＴ）を形成する。その絶
縁膜上に導電膜を形成し、これをパターンニングして配
線メタル層ＣＭを得る。さらに、第１層間絶縁層ＩＮＴ
１の上層となる絶縁膜を堆積し、ＣＭＰ等で平坦化す
る。その後、特に図示しないが、周辺回路に適宜接続し
たタングステン（Ｗ）プラグを、たとえばブランケット
・タングステン法により形成する。
【００３０】この第１層間絶縁層ＩＮＴ１上に多結晶珪
素の膜（半導体薄膜ＳＴＦ）を堆積する。この堆積方法
としては、ＣＶＤ法やスタッパタリング法により非晶質
珪素を堆積し、その後、５５０℃で数１０時間のアニー
ルまたはレーザーアニールによりグレインを成長させて
多結晶珪素に改質する。なお、このＶＧ型メモリセルア
レイでは必要ないが、たとえばソース線分離（ＳＳＬ）
型の場合、チャネル形成領域の周囲の半導体薄膜部をリ
ソグラフィとエッチングにより除去し、素子分離する。
素の膜（半導体薄膜ＳＴＦ）を堆積する。この堆積方法
としては、ＣＶＤ法やスタッパタリング法により非晶質
珪素を堆積し、その後、５５０℃で数１０時間のアニー
ルまたはレーザーアニールによりグレインを成長させて
多結晶珪素に改質する。なお、このＶＧ型メモリセルア
レイでは必要ないが、たとえばソース線分離（ＳＳＬ）
型の場合、チャネル形成領域の周囲の半導体薄膜部をリ
ソグラフィとエッチングにより除去し、素子分離する。
【００３１】半導体薄膜ＳＴＦ上にレジスト等のマスク
層を形成して、選択的イオン注入によりチャネル濃度を
決めるドーズでｐ型不純物をドープする。マスク層を除
去後、別のマスク層を形成して選択的にｎ型不純物をイ
オン注入し、図３（Ａ）に示すように、ソース・ドレイ
ン領域Ｓ／Ｄを（ビット線ＢＬ１，ＢＬ２，ＢＬ３，Ｂ
Ｌ４，…）を形成する。とくに図示しないが、同様に、
別のマスク層を形成して選択的にｐ型不純物をイオン注
入し、半導体薄膜の電位を与えるｐ+ コンタクト領域を
形成する。ＲＴＡ法によりアニールして、導入不純物を
活性化する。
層を形成して、選択的イオン注入によりチャネル濃度を
決めるドーズでｐ型不純物をドープする。マスク層を除
去後、別のマスク層を形成して選択的にｎ型不純物をイ
オン注入し、図３（Ａ）に示すように、ソース・ドレイ
ン領域Ｓ／Ｄを（ビット線ＢＬ１，ＢＬ２，ＢＬ３，Ｂ
Ｌ４，…）を形成する。とくに図示しないが、同様に、
別のマスク層を形成して選択的にｐ型不純物をイオン注
入し、半導体薄膜の電位を与えるｐ+ コンタクト領域を
形成する。ＲＴＡ法によりアニールして、導入不純物を
活性化する。
【００３２】半導体薄膜ＳＴＦ上に、図３（Ｂ）に示す
ゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄
膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成
し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、
ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素
からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ
表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰ
を形成する。ゲート誘電体膜ＧＤ１上に、たとえばＣＶ
Ｄ法によりドープド多結晶珪素またはドープド非晶質珪
素からなる導電膜を堆積する。この導電膜上にレジスト
パターンを形成して、ＲＩＥなどの異方性エッチングを
行い導電膜をパターンニングする。続いて、導電膜パタ
ーン間で露出したゲート誘電体膜ＧＤ１を、たとえばＣ
Ｆ4 ／ＣＨＦ3 ／Ａｒを用いたドライエッチング装置を
用いてパターンニングする。その後、レジストパターン
を除去する。これにより、ゲート誘電体膜ＧＤ１と第１
ワード線ＷＬ２またはＷＬ４からなる積層パターンが、
図２（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄ
に対し直交する並行ストライプ状のパターンにて形成さ
れる。
ゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄
膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成
し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、
ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素
からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ
表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰ
を形成する。ゲート誘電体膜ＧＤ１上に、たとえばＣＶ
Ｄ法によりドープド多結晶珪素またはドープド非晶質珪
素からなる導電膜を堆積する。この導電膜上にレジスト
パターンを形成して、ＲＩＥなどの異方性エッチングを
行い導電膜をパターンニングする。続いて、導電膜パタ
ーン間で露出したゲート誘電体膜ＧＤ１を、たとえばＣ
Ｆ4 ／ＣＨＦ3 ／Ａｒを用いたドライエッチング装置を
用いてパターンニングする。その後、レジストパターン
を除去する。これにより、ゲート誘電体膜ＧＤ１と第１
ワード線ＷＬ２またはＷＬ４からなる積層パターンが、
図２（Ａ）に示すように、ソース・ドレイン領域Ｓ／Ｄ
に対し直交する並行ストライプ状のパターンにて形成さ
れる。
【００３３】つぎに、図４に示すように、半導体薄膜Ｓ
ＴＦ表面層をエッチングする。このエッチングは、通常
のドライエッチングでもよいが犠牲酸化を用いる方法が
望ましい。すなわち、半導体薄膜表面を熱酸化して薄い
犠牲酸化膜を形成し、これをウエットエッチング等で除
去する。これにより、犠牲酸化時に消費されたシリコン
表面層が均一に、しかもダメージを残すことなくエッチ
ングされたこととなる。この犠牲酸化条件は、ゲート誘
電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導入
された窒素原子が十分除去されるように予め決められ
る。
ＴＦ表面層をエッチングする。このエッチングは、通常
のドライエッチングでもよいが犠牲酸化を用いる方法が
望ましい。すなわち、半導体薄膜表面を熱酸化して薄い
犠牲酸化膜を形成し、これをウエットエッチング等で除
去する。これにより、犠牲酸化時に消費されたシリコン
表面層が均一に、しかもダメージを残すことなくエッチ
ングされたこととなる。この犠牲酸化条件は、ゲート誘
電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導入
された窒素原子が十分除去されるように予め決められ
る。
【００３４】図５に示すように、上記したゲート誘電体
膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ２
の形成を行う。
膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ２
の形成を行う。
【００３５】図６に示すように、ワード線ＷＬ２，ＷＬ
４，…間を完全に埋め込む導電膜ＷＬＦ、たとえばドー
プド多結晶珪素またはドープド非晶質珪素の膜を堆積す
る。この導電膜ＷＬＦ上に、ワード線ＷＬ２，ＷＬ４，
…上方で開口するレジストＲを形成する。
４，…間を完全に埋め込む導電膜ＷＬＦ、たとえばドー
プド多結晶珪素またはドープド非晶質珪素の膜を堆積す
る。この導電膜ＷＬＦ上に、ワード線ＷＬ２，ＷＬ４，
…上方で開口するレジストＲを形成する。
【００３６】その後、このレジストＲをマスクとして、
ＲＩＥなどの異方性エッチングを行う。これにより、導
電膜ＷＬＦが分離され、図２（Ｂ）に示すワード線ＷＬ
１，ＷＬ３，ＷＬ５，…が形成される。
ＲＩＥなどの異方性エッチングを行う。これにより、導
電膜ＷＬＦが分離され、図２（Ｂ）に示すワード線ＷＬ
１，ＷＬ３，ＷＬ５，…が形成される。
【００３７】第２実施形態 第２実施形態は、ＮＡＮＤ型のメモリセルアレイを有し
た不揮発性メモリに関する。図７は、ＮＡＮＤ型のメモ
リセルアレイをＴＦＴで構成し、周辺回路の上方に積層
させた不揮発性メモリの断面図である。半導体基板ＳＵ
Ｂのｐ型またはｎ型のウエルＷには、メモリセルを選択
し動作させるための周辺回路が形成されている。周辺回
路の詳細は、第１実施形態と同様であり、ここでの説明
は省略する。
た不揮発性メモリに関する。図７は、ＮＡＮＤ型のメモ
リセルアレイをＴＦＴで構成し、周辺回路の上方に積層
させた不揮発性メモリの断面図である。半導体基板ＳＵ
Ｂのｐ型またはｎ型のウエルＷには、メモリセルを選択
し動作させるための周辺回路が形成されている。周辺回
路の詳細は、第１実施形態と同様であり、ここでの説明
は省略する。
【００３８】周辺回路を覆う第１層間絶縁層ＩＮＴ１の
上に、ＴＦＴ形メモリトランジスタを行列状に配置しＮ
ＡＮＤ形に接続したメモリセルアレイが形成されてい
る。図８は、ＮＡＮＤ型メモリセルアレイの平面図であ
る。また、図９（Ａ）は図８のＡ−Ａ線に沿った断面
図、図９（Ｂ）は図９（Ａ）の一部を拡大した断面図で
ある。
上に、ＴＦＴ形メモリトランジスタを行列状に配置しＮ
ＡＮＤ形に接続したメモリセルアレイが形成されてい
る。図８は、ＮＡＮＤ型メモリセルアレイの平面図であ
る。また、図９（Ａ）は図８のＡ−Ａ線に沿った断面
図、図９（Ｂ）は図９（Ａ）の一部を拡大した断面図で
ある。
【００３９】このメモリセルアレイは、たとえばｐ型不
純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦ
に形成されている。半導体薄膜ＳＴＦ上に、第１実施形
態とほぼ同じ断面構造のワード線ＷＬ１，ＷＬ２，…Ｗ
Ｌｎが形成されている。すなわち、奇数番目のワード線
ＷＬ１，ＷＬ３，…，ＷＬｎ（第１ワード線）が、ゲー
ト誘電体膜ＧＤ１を介在させた状態で半導体薄膜ＳＴＦ
上に形成されている。第１ワード線ＷＬ１，ＷＬ３，
…，ＷＬｎの表面、第１ワード線間に表出した半導体薄
膜部の表面を覆って、ゲート誘電体膜ＧＤ２が形成され
ている。そして、このゲート誘電体膜ＧＤ２を介在させ
て状態で、偶数番目のワード線ＷＬ２，ＷＬ４，…（第
２ワード線）が第１ワード線間に形成されている。この
ように、隣接する２つのワード線間が、その離間方向の
寸法が膜厚となるように介在するゲート誘電体膜ＧＤ２
によって絶縁分離されている。なお、ワード線は、ドー
プド多結晶珪素またはドープド非晶質珪素からなる。
純物が添加された多結晶珪素からなる半導体薄膜ＳＴＦ
に形成されている。半導体薄膜ＳＴＦ上に、第１実施形
態とほぼ同じ断面構造のワード線ＷＬ１，ＷＬ２，…Ｗ
Ｌｎが形成されている。すなわち、奇数番目のワード線
ＷＬ１，ＷＬ３，…，ＷＬｎ（第１ワード線）が、ゲー
ト誘電体膜ＧＤ１を介在させた状態で半導体薄膜ＳＴＦ
上に形成されている。第１ワード線ＷＬ１，ＷＬ３，
…，ＷＬｎの表面、第１ワード線間に表出した半導体薄
膜部の表面を覆って、ゲート誘電体膜ＧＤ２が形成され
ている。そして、このゲート誘電体膜ＧＤ２を介在させ
て状態で、偶数番目のワード線ＷＬ２，ＷＬ４，…（第
２ワード線）が第１ワード線間に形成されている。この
ように、隣接する２つのワード線間が、その離間方向の
寸法が膜厚となるように介在するゲート誘電体膜ＧＤ２
によって絶縁分離されている。なお、ワード線は、ドー
プド多結晶珪素またはドープド非晶質珪素からなる。
【００４０】ゲート誘電体膜ＧＤ１，ＧＤ２は、たとえ
ばＭＯＮＯＳ型メモリトランジスタにおいては、第１実
施形態と同様に、最下層のボトム誘電体層ＢＴＭ、中間
の電荷蓄積層ＣＨＳ、および最上層のトップ誘電層ＴＯ
Ｐからなる。
ばＭＯＮＯＳ型メモリトランジスタにおいては、第１実
施形態と同様に、最下層のボトム誘電体層ＢＴＭ、中間
の電荷蓄積層ＣＨＳ、および最上層のトップ誘電層ＴＯ
Ｐからなる。
【００４１】ワード線ＷＬ１の外側に、たとえばゲート
誘電体膜ＧＤ２により分離された選択ゲート線ＳＧ１が
並行に配置されている。同様に、ワード線ＷＬｎの外側
に、たとえばゲート誘電体膜ＧＤ２により分離された選
択ゲート線ＳＧ２が並行に配置されている。これらの選
択ゲート線ＳＧ１，ＳＧ２は、セレクトトランジスタの
ゲート電極を兼用し、ゲート誘電体膜ＧＤ３を介して半
導体薄膜ＳＴＦに接している。ゲート誘電体膜ＧＤ３
は、たとえば単層の二酸化珪素膜から構成される。この
場合、製造工程が若干複雑になるが、この部分のみ単層
のゲート誘電体膜を形成して、セレクトトランジスタが
通常のＭＯＳ型となる。あるいは、ゲート誘電体膜ＧＤ
２とＧＤ３を同じ膜として、印加バイアス条件により、
このゲート誘電体膜ＧＤ３の部分には電荷の注入がなさ
れないようにしてもよい。
誘電体膜ＧＤ２により分離された選択ゲート線ＳＧ１が
並行に配置されている。同様に、ワード線ＷＬｎの外側
に、たとえばゲート誘電体膜ＧＤ２により分離された選
択ゲート線ＳＧ２が並行に配置されている。これらの選
択ゲート線ＳＧ１，ＳＧ２は、セレクトトランジスタの
ゲート電極を兼用し、ゲート誘電体膜ＧＤ３を介して半
導体薄膜ＳＴＦに接している。ゲート誘電体膜ＧＤ３
は、たとえば単層の二酸化珪素膜から構成される。この
場合、製造工程が若干複雑になるが、この部分のみ単層
のゲート誘電体膜を形成して、セレクトトランジスタが
通常のＭＯＳ型となる。あるいは、ゲート誘電体膜ＧＤ
２とＧＤ３を同じ膜として、印加バイアス条件により、
このゲート誘電体膜ＧＤ３の部分には電荷の注入がなさ
れないようにしてもよい。
【００４２】選択ゲート線ＳＧ１の外側には、ｎ型不純
物領域からなるドレイン領域ＤＲが形成されている。こ
のドレイン領域ＤＲは、図示しない他のＮＡＮＤストリ
ングと共有されている。また、選択ゲート線ＳＧ２の外
側には、ｎ型不純物領域からなる共通ソース線ＣＳＬが
形成されている。共通ソース線ＣＳＬは、ワード方向に
並ぶ１行分のＮＡＮＤストリング、および、ビット方向
に隣接する図示しない他の１行分のＮＡＮＤストリング
で共有されている。
物領域からなるドレイン領域ＤＲが形成されている。こ
のドレイン領域ＤＲは、図示しない他のＮＡＮＤストリ
ングと共有されている。また、選択ゲート線ＳＧ２の外
側には、ｎ型不純物領域からなる共通ソース線ＣＳＬが
形成されている。共通ソース線ＣＳＬは、ワード方向に
並ぶ１行分のＮＡＮＤストリング、および、ビット方向
に隣接する図示しない他の１行分のＮＡＮＤストリング
で共有されている。
【００４３】これらＮＡＮＤストリングを構成するトラ
ンジスタ上に、層間絶縁層ＩＮＴ２が形成されている。
層間絶縁層ＩＮＴ２上に並行ストライプ状のビット線を
配置してもよいが、ここでは、ドレイン領域ＤＲがビッ
トコンタクトＢＣ、ドレイン配線メタル層ＣＭＤ，ビッ
トコンタクトＢＣを介して、下層の周辺回路に接続され
ている。また、断面図には表れていない箇所で、共通ソ
ース線ＣＳＬが、同様に、ソースコンタクト，ソース配
線メタル層，ソースコンタクトを介して、下層の周辺回
路に接続されている。
ンジスタ上に、層間絶縁層ＩＮＴ２が形成されている。
層間絶縁層ＩＮＴ２上に並行ストライプ状のビット線を
配置してもよいが、ここでは、ドレイン領域ＤＲがビッ
トコンタクトＢＣ、ドレイン配線メタル層ＣＭＤ，ビッ
トコンタクトＢＣを介して、下層の周辺回路に接続され
ている。また、断面図には表れていない箇所で、共通ソ
ース線ＣＳＬが、同様に、ソースコンタクト，ソース配
線メタル層，ソースコンタクトを介して、下層の周辺回
路に接続されている。
【００４４】書き込み時に、図９（Ｂ）に示す記憶部１
に電荷注入を行う場合は、ドレイン領域ＤＲに正のドレ
イン電圧、共通ソース線ＣＳＬに基準電圧を印加し、２
つのセレクトトランジスタをオンさせる電圧を選択ゲー
ト線ＳＧ１，ＳＧ２に印加する。また、書き込み対象の
セルが接続されたワード線ＷＬ３以外の他のワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ４，…ＷＬｎには、上記ドレイン電
圧または上記基準電圧を書き込み対象のセルに伝達可能
なパス電圧を印加する。これにより、書き込み対象のセ
ルを構成するメモリトランジスタのソースとドレイン間
に、所定の書き込みドレイン電圧が印加される。その状
態で、ワード線ＷＬ３に所定のプログラム電圧を印加す
る。このとき、図９（Ｂ）の右側からチャネルに供給さ
れた電子がチャネル内を加速され、チャネル左端部で高
いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障壁
を越えて記憶部１に注入され、蓄積される。記憶部２に
電荷を注入する場合は、周辺回路が、ドレイン領域ＤＲ
と共通ソース線ＣＳＬとの間の電圧を切り替える。これ
により、電子の供給側と電子がエネルギー的にホットに
なる側が上記の場合と反対となり、電子が記憶部２に注
入される。
に電荷注入を行う場合は、ドレイン領域ＤＲに正のドレ
イン電圧、共通ソース線ＣＳＬに基準電圧を印加し、２
つのセレクトトランジスタをオンさせる電圧を選択ゲー
ト線ＳＧ１，ＳＧ２に印加する。また、書き込み対象の
セルが接続されたワード線ＷＬ３以外の他のワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ４，…ＷＬｎには、上記ドレイン電
圧または上記基準電圧を書き込み対象のセルに伝達可能
なパス電圧を印加する。これにより、書き込み対象のセ
ルを構成するメモリトランジスタのソースとドレイン間
に、所定の書き込みドレイン電圧が印加される。その状
態で、ワード線ＷＬ３に所定のプログラム電圧を印加す
る。このとき、図９（Ｂ）の右側からチャネルに供給さ
れた電子がチャネル内を加速され、チャネル左端部で高
いエネルギーを得て、ボトム誘電体層ＢＴＭの電位障壁
を越えて記憶部１に注入され、蓄積される。記憶部２に
電荷を注入する場合は、周辺回路が、ドレイン領域ＤＲ
と共通ソース線ＣＳＬとの間の電圧を切り替える。これ
により、電子の供給側と電子がエネルギー的にホットに
なる側が上記の場合と反対となり、電子が記憶部２に注
入される。
【００４５】他の更に望ましい書き込み方法としては、
ソースサイド注入法が採用できる。この場合、記憶部１
への書き込み時には、ドレイン領域ＤＲから基準電圧を
供給し、共通ソース線ＣＳＬからドレイン電圧を供給す
る。また、書き込み対象のセルが接続されたワード線Ｗ
Ｌ３の一つソース寄りのワード線ＷＬ２の印加電圧は、
単なるパス電圧ではなく、ソースサイド注入が可能に最
適化された電圧である。これにより、ワード線ＷＬ２と
ワード線ＷＬ３との境界付近で横方向電界が強まり、メ
モリトランジスタのソース端（記憶部１）に電子を、さ
らに効率よく注入できる。記憶部２に電荷を注入する場
合は、周辺回路が、ドレイン領域ＤＲと共通ソース線Ｃ
ＳＬとの間の電圧を切り替え、かつ、ワード線４の電圧
値をソースサイド注入が可能な値に最適化する。これに
より、電子の供給側と電子がエネルギー的にホットにな
る側が上記の場合と反対となり、電子が記憶部２に注入
される。
ソースサイド注入法が採用できる。この場合、記憶部１
への書き込み時には、ドレイン領域ＤＲから基準電圧を
供給し、共通ソース線ＣＳＬからドレイン電圧を供給す
る。また、書き込み対象のセルが接続されたワード線Ｗ
Ｌ３の一つソース寄りのワード線ＷＬ２の印加電圧は、
単なるパス電圧ではなく、ソースサイド注入が可能に最
適化された電圧である。これにより、ワード線ＷＬ２と
ワード線ＷＬ３との境界付近で横方向電界が強まり、メ
モリトランジスタのソース端（記憶部１）に電子を、さ
らに効率よく注入できる。記憶部２に電荷を注入する場
合は、周辺回路が、ドレイン領域ＤＲと共通ソース線Ｃ
ＳＬとの間の電圧を切り替え、かつ、ワード線４の電圧
値をソースサイド注入が可能な値に最適化する。これに
より、電子の供給側と電子がエネルギー的にホットにな
る側が上記の場合と反対となり、電子が記憶部２に注入
される。
【００４６】読み出し時には、読み出し対象のビットが
書き込まれた記憶部側がソースとなるようにドレイン領
域ＤＲと共通ソース線ＣＳＬ間に所定の読み出しドレイ
ン電圧を印加し、読み出し対象のセルが接続されたワー
ド線以外のワード線にパス電圧を印加する。また、両端
の記憶部にはさまれたチャネル部をオンさせ得るが記憶
部のしきい値電圧を変化させない程度に低く、かつ、最
適化された正の電圧をワード線ＷＬ３に印加する。この
とき、読み出し対象の記憶部の蓄積電荷量、あるいは電
荷の有無の違いによってチャネルの導電率が有効に変化
し、その結果、記憶情報がドレイン側の電流量あるいは
電位差に変換されて読み出される。もう一方のビットを
読み出す場合は、そのビットが書き込まれた記憶部側が
ソースとなるように、周辺回路が、ドレイン領域ＤＲと
共通ソース線ＣＳＬとの電圧を切り替えることにより、
上記と同様に読み出しを行う。
書き込まれた記憶部側がソースとなるようにドレイン領
域ＤＲと共通ソース線ＣＳＬ間に所定の読み出しドレイ
ン電圧を印加し、読み出し対象のセルが接続されたワー
ド線以外のワード線にパス電圧を印加する。また、両端
の記憶部にはさまれたチャネル部をオンさせ得るが記憶
部のしきい値電圧を変化させない程度に低く、かつ、最
適化された正の電圧をワード線ＷＬ３に印加する。この
とき、読み出し対象の記憶部の蓄積電荷量、あるいは電
荷の有無の違いによってチャネルの導電率が有効に変化
し、その結果、記憶情報がドレイン側の電流量あるいは
電位差に変換されて読み出される。もう一方のビットを
読み出す場合は、そのビットが書き込まれた記憶部側が
ソースとなるように、周辺回路が、ドレイン領域ＤＲと
共通ソース線ＣＳＬとの電圧を切り替えることにより、
上記と同様に読み出しを行う。
【００４７】消去時は、チャネル全面のＦＮトンネリン
グを用いて基板側に電荷を引き抜くか、ワード線側に電
荷を引き抜くことで一括消去する。
グを用いて基板側に電荷を引き抜くか、ワード線側に電
荷を引き抜くことで一括消去する。
【００４８】つぎに、このＮＡＮＤ型メモリセルアレイ
の形成手順を図面を参照しながら説明する。図１０
（Ａ）〜図１３は、ワード線形成の各ステップにおける
断面図（および平面図）である。図１０において（Ａ）
に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断
面図を示す。その他の図１１〜図１３は全てＡ−Ａ線に
沿った断面図を表している。
の形成手順を図面を参照しながら説明する。図１０
（Ａ）〜図１３は、ワード線形成の各ステップにおける
断面図（および平面図）である。図１０において（Ａ）
に平面図を示し、（Ｂ）に（Ａ）のＡ−Ａ線に沿った断
面図を示す。その他の図１１〜図１３は全てＡ−Ａ線に
沿った断面図を表している。
【００４９】第１実施形態と同様な方法によって、半導
体基板ＳＵＢに周辺回路を形成し、周辺回路上に第１層
間絶縁層ＩＮＴ１を堆積し、平坦化する。また、周辺回
路に適宜接続したタングステン（Ｗ）プラグを、たとえ
ばブランケット・タングステン法により形成する。
体基板ＳＵＢに周辺回路を形成し、周辺回路上に第１層
間絶縁層ＩＮＴ１を堆積し、平坦化する。また、周辺回
路に適宜接続したタングステン（Ｗ）プラグを、たとえ
ばブランケット・タングステン法により形成する。
【００５０】第１層間絶縁層ＩＮＴ１上に、第１実施形
態と同様な方法により、半導体薄膜ＳＴＦを形成する。
チャネル形成領域の周囲の半導体薄膜部をリソグラフィ
とエッチングにより除去し、素子分離する。半導体薄膜
ＳＴＦ上にレジスト等のマスク層を形成して、選択的イ
オン注入によりチャネル濃度を決めるドーズでｐ型不純
物をドープする。マスク層を除去後、別のマスク層を形
成して選択的にｎ型不純物をイオン注入し、図３（Ａ）
に示すように、ソース・ドレイン領域Ｓ／Ｄを（ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）を形成する。
とくに図示しないが、同様に、別のマスク層を形成して
選択的にｐ型不純物をイオン注入し、半導体薄膜の電位
を与えるｐ+ コンタクト領域を形成する。ＲＴＡ法によ
りアニールして、導入不純物を活性化する。
態と同様な方法により、半導体薄膜ＳＴＦを形成する。
チャネル形成領域の周囲の半導体薄膜部をリソグラフィ
とエッチングにより除去し、素子分離する。半導体薄膜
ＳＴＦ上にレジスト等のマスク層を形成して、選択的イ
オン注入によりチャネル濃度を決めるドーズでｐ型不純
物をドープする。マスク層を除去後、別のマスク層を形
成して選択的にｎ型不純物をイオン注入し、図３（Ａ）
に示すように、ソース・ドレイン領域Ｓ／Ｄを（ビット
線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）を形成する。
とくに図示しないが、同様に、別のマスク層を形成して
選択的にｐ型不純物をイオン注入し、半導体薄膜の電位
を与えるｐ+ コンタクト領域を形成する。ＲＴＡ法によ
りアニールして、導入不純物を活性化する。
【００５１】半導体薄膜ＳＴＦ上に、図３（Ｂ）に示す
ゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄
膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成
し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、
ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素
からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ
表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰ
を形成する。ゲート誘電体膜ＧＤ１上に、たとえばＣＶ
Ｄ法によりドープド多結晶珪素またはドープド非晶質珪
素からなる導電膜を堆積する。
ゲート誘電体膜ＧＤ１を形成する。たとえば、半導体薄
膜ＳＴＦ表面を熱酸化してボトム誘電体層ＢＴＭを形成
し、必要に応じてボトム誘電体層ＢＴＭを窒化処理し、
ボトム誘電体層ＢＴＭ上に窒化珪素または酸化窒化珪素
からなる電荷蓄積膜ＣＨＳを形成し、電荷蓄積膜ＣＨＳ
表面を熱酸化するなどの方法によりトップ誘電層ＴＯＰ
を形成する。ゲート誘電体膜ＧＤ１上に、たとえばＣＶ
Ｄ法によりドープド多結晶珪素またはドープド非晶質珪
素からなる導電膜を堆積する。
【００５２】この導電膜上にレジストパターンを形成し
て、ＲＩＥなどの異方性エッチングを行い導電膜をパタ
ーンニングする。続いて、導電膜パターン間で露出した
第１電荷蓄積膜ＧＤ１を、たとえばＣＦ4 ／ＣＨＦ3 ／
Ａｒを用いたドライエッチング装置を用いてパターンニ
ングする。その後、レジストパターンを除去する。これ
により、ゲート誘電体膜ＧＤ１と第１ワード線ＷＬ１，
ＷＬ３，…ＷＬｎからなる積層パターンが、図１０
（Ａ）に示すように並行ストライプ状のパターンにて形
成される。
て、ＲＩＥなどの異方性エッチングを行い導電膜をパタ
ーンニングする。続いて、導電膜パターン間で露出した
第１電荷蓄積膜ＧＤ１を、たとえばＣＦ4 ／ＣＨＦ3 ／
Ａｒを用いたドライエッチング装置を用いてパターンニ
ングする。その後、レジストパターンを除去する。これ
により、ゲート誘電体膜ＧＤ１と第１ワード線ＷＬ１，
ＷＬ３，…ＷＬｎからなる積層パターンが、図１０
（Ａ）に示すように並行ストライプ状のパターンにて形
成される。
【００５３】つぎに、図１１に示すように、半導体薄膜
ＳＴＦ表面層をエッチングする。このエッチングは、通
常のドライエッチングでもよいが犠牲酸化を用いる方法
が望ましい。すなわち、半導体薄膜表面を熱酸化して薄
い犠牲酸化膜を形成し、これをウエットエッチング等で
除去する。これにより、犠牲酸化時に消費されたシリコ
ン表面層が均一に、しかもダメージを残すことなくエッ
チングされたこととなる。この犠牲酸化条件は、ゲート
誘電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導
入された窒素原子が十分除去されるように予め決められ
る。
ＳＴＦ表面層をエッチングする。このエッチングは、通
常のドライエッチングでもよいが犠牲酸化を用いる方法
が望ましい。すなわち、半導体薄膜表面を熱酸化して薄
い犠牲酸化膜を形成し、これをウエットエッチング等で
除去する。これにより、犠牲酸化時に消費されたシリコ
ン表面層が均一に、しかもダメージを残すことなくエッ
チングされたこととなる。この犠牲酸化条件は、ゲート
誘電体膜ＧＤ１の形成時に半導体薄膜ＳＴＦ表面層に導
入された窒素原子が十分除去されるように予め決められ
る。
【００５４】図１２に示すように、上記したゲート誘電
体膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ
２の形成を行う。また、必要に応じて、ワード線ＷＬ１
外側領域とワード線ＷＬｎ外側領域のゲート誘電体膜Ｇ
Ｄ２を選択的に除去し、この部分に単層の誘電体膜ＧＤ
３を選択的に形成する。
体膜ＧＤ１と同じ条件で、２回目のゲート誘電体膜ＧＤ
２の形成を行う。また、必要に応じて、ワード線ＷＬ１
外側領域とワード線ＷＬｎ外側領域のゲート誘電体膜Ｇ
Ｄ２を選択的に除去し、この部分に単層の誘電体膜ＧＤ
３を選択的に形成する。
【００５５】図１３に示すように、第１ワード線ＷＬ
１，ＷＬ３，…，ＷＬｎ間を完全に埋め込む導電膜ＷＬ
Ｆ、たとえばドープド多結晶珪素またはドープド非晶質
珪素の膜を堆積する。この導電膜ＷＬＦ上に、第１ワー
ド線ＷＬ１，ＷＬ３，…，ＷＬｎ上方で開口するレジス
トＲを形成する。
１，ＷＬ３，…，ＷＬｎ間を完全に埋め込む導電膜ＷＬ
Ｆ、たとえばドープド多結晶珪素またはドープド非晶質
珪素の膜を堆積する。この導電膜ＷＬＦ上に、第１ワー
ド線ＷＬ１，ＷＬ３，…，ＷＬｎ上方で開口するレジス
トＲを形成する。
【００５６】その後、このレジストＲをマスクとして、
ＲＩＥなどの異方性エッチングを行う。これにより、導
電膜ＷＬＦが分離され、図９（Ａ）に示す第２ワード線
ＷＬ２，ＷＬ４，…および選択ゲート線ＳＧ１，ＳＧ２
が形成される。
ＲＩＥなどの異方性エッチングを行う。これにより、導
電膜ＷＬＦが分離され、図９（Ａ）に示す第２ワード線
ＷＬ２，ＷＬ４，…および選択ゲート線ＳＧ１，ＳＧ２
が形成される。
【００５７】選択ゲート線ＳＧ１，ＳＧ２の外側の半導
体基板領域に、ｎ型不純物をイオン注入する。このと
き、ワード線の配置領域ではイオンが透過しないためソ
ース・ドレイン領域は形成されない。その後は、層間絶
縁層ＩＮＴ２の堆積、ビットコンタクトＢＣの形成、上
層配線層の形成を経て、当該ＮＡＮＤ型不揮発性メモリ
装置を完成させる。
体基板領域に、ｎ型不純物をイオン注入する。このと
き、ワード線の配置領域ではイオンが透過しないためソ
ース・ドレイン領域は形成されない。その後は、層間絶
縁層ＩＮＴ２の堆積、ビットコンタクトＢＣの形成、上
層配線層の形成を経て、当該ＮＡＮＤ型不揮発性メモリ
装置を完成させる。
【００５８】上記した第１実施形態および第２実施形態
に係る半導体メモリでは、半導体基板ＳＵＢに周辺回路
が形成され、メモリセルアレイは、その上方に積層され
ている。したがって、周辺回路を含めたビット当たりの
専有面積が従来より小さい。また、この不揮発性メモリ
では、複数の誘電体層を積層させたゲート誘電体膜ＧＤ
１，ＧＤ２内で電荷蓄積手段が平面的に離散化されてい
る。このため、電荷蓄積手段と半導体薄膜ＳＴＦとの間
の電位障壁層ＢＴＭを薄くし、その電位障壁層ＢＴＭに
リークパスが生じても、その発生頻度がある程度小さい
のであれば、電荷保持特性の急激な低下にならない。電
荷蓄積手段（電荷トラップまたは小粒径導電体）が離散
化されているため、リークパス周囲の局所的な蓄積電荷
が半導体薄膜ＳＴＦ内に消失するに過ぎないからであ
る。さらに、第１実施形態および第２実施形態では、ワ
ード線間の距離が誘電体膜（ゲート誘電体膜ＧＤ２）の
膜厚によって決まるため、ワード線幅に比べワード線間
距離が大幅に小さい。したがって、２Ｆ2 （Ｆ：リソグ
ラフィの解像限界またはデザインルール）と２ビットを
記憶するセルとしては極めて小さい面積のメモリセルが
実現できる。
に係る半導体メモリでは、半導体基板ＳＵＢに周辺回路
が形成され、メモリセルアレイは、その上方に積層され
ている。したがって、周辺回路を含めたビット当たりの
専有面積が従来より小さい。また、この不揮発性メモリ
では、複数の誘電体層を積層させたゲート誘電体膜ＧＤ
１，ＧＤ２内で電荷蓄積手段が平面的に離散化されてい
る。このため、電荷蓄積手段と半導体薄膜ＳＴＦとの間
の電位障壁層ＢＴＭを薄くし、その電位障壁層ＢＴＭに
リークパスが生じても、その発生頻度がある程度小さい
のであれば、電荷保持特性の急激な低下にならない。電
荷蓄積手段（電荷トラップまたは小粒径導電体）が離散
化されているため、リークパス周囲の局所的な蓄積電荷
が半導体薄膜ＳＴＦ内に消失するに過ぎないからであ
る。さらに、第１実施形態および第２実施形態では、ワ
ード線間の距離が誘電体膜（ゲート誘電体膜ＧＤ２）の
膜厚によって決まるため、ワード線幅に比べワード線間
距離が大幅に小さい。したがって、２Ｆ2 （Ｆ：リソグ
ラフィの解像限界またはデザインルール）と２ビットを
記憶するセルとしては極めて小さい面積のメモリセルが
実現できる。
【００５９】図１４は、メモリセルアレイの種類ごとに
ＴＦＴ層数に応じたコストを比較した表である。また、
図１５（Ａ）はＴＦＴ１層を形成するのに必要なマスク
の一覧表、図１５（Ｂ）は高耐圧トランジスタ（ＶPPＴ
Ｒ）を形成するのに必要なマスクの一覧表である。な
お、図１４に示すセルサイズは、ワード線を１回のフォ
トリスグラフィと１回のエッチングで形成し、線幅とス
ペース幅を共に最小線幅Ｆとした場合のセルサイズに統
一している。
ＴＦＴ層数に応じたコストを比較した表である。また、
図１５（Ａ）はＴＦＴ１層を形成するのに必要なマスク
の一覧表、図１５（Ｂ）は高耐圧トランジスタ（ＶPPＴ
Ｒ）を形成するのに必要なマスクの一覧表である。な
お、図１４に示すセルサイズは、ワード線を１回のフォ
トリスグラフィと１回のエッチングで形成し、線幅とス
ペース幅を共に最小線幅Ｆとした場合のセルサイズに統
一している。
【００６０】図１５（Ａ）に示すように、ＴＦＴ型サブ
アレイを１層形成するのに、第１〜第６の６枚のマスク
が必要である。ここで、第１のマスクは、全面に形成さ
れるポリシリコンから、トランジスタのチャネル形成領
域のみを残し、分離領域のポリシリコンをドライエッチ
ングする領域を確定するマスクである。第２のマスク
は、ＴＦＴのゲートをパターンニングするときのマスク
である。第３のマスクは、ＴＦＴのソース・ドレイン領
域を形成する際のＮ+ イオン注入領域を確定するマスク
である。第４のマスクは、ＴＦＴのチャネル形成領域に
ボディ電圧を印加するためのコンタクトをとるＰ+ イオ
ン注入を確定するマスクである。第５のマスクは、ＴＦ
Ｔのソース・ドレイン領域Ｓ／Ｄ，ゲート，チャネル形
成領域と、基板ＳＵＢ上に形成された周辺回路の対応箇
所とをコンタクトする領域を確定するマスクである。第
６のマスクは、ＴＦＴ上のゲート間等を配線するための
導電層をパターンニングするときのマスクである。
アレイを１層形成するのに、第１〜第６の６枚のマスク
が必要である。ここで、第１のマスクは、全面に形成さ
れるポリシリコンから、トランジスタのチャネル形成領
域のみを残し、分離領域のポリシリコンをドライエッチ
ングする領域を確定するマスクである。第２のマスク
は、ＴＦＴのゲートをパターンニングするときのマスク
である。第３のマスクは、ＴＦＴのソース・ドレイン領
域を形成する際のＮ+ イオン注入領域を確定するマスク
である。第４のマスクは、ＴＦＴのチャネル形成領域に
ボディ電圧を印加するためのコンタクトをとるＰ+ イオ
ン注入を確定するマスクである。第５のマスクは、ＴＦ
Ｔのソース・ドレイン領域Ｓ／Ｄ，ゲート，チャネル形
成領域と、基板ＳＵＢ上に形成された周辺回路の対応箇
所とをコンタクトする領域を確定するマスクである。第
６のマスクは、ＴＦＴ上のゲート間等を配線するための
導電層をパターンニングするときのマスクである。
【００６１】図１５（Ｂ）に示すように、周辺回路の高
耐圧トランジスタＶPPＴＲの形成に、第１〜第５の５枚
のマスクが必要である。ここで、第１のマスクは、高耐
圧用のゲート酸化膜と、それ以外の低耐圧トランジスタ
（電源電圧ＶCCを扱うトランジスタ、入出力Ｉ／Ｏ用ト
ランジスタ等）のゲート酸化膜とを作り分ける際に用い
るマスクである。第２のマスクは、高耐圧用トランジス
タのＮｃｈトランジスタを形成するＰウエルを形成する
領域を確定するマスクである。第３のマスクは、高耐圧
用トランジスタのＰｃｈトランジスタを形成するＮウエ
ルを形成する領域を確定するマスクである。第４のマス
クは、高耐圧用トランジスタのＰｃｈトランジスタのＬ
ＤＤを形成する際のＰ- イオン注入の領域を確定するマ
スクである。第５のマスクは、高耐圧用トランジスタの
ＮｃｈトランジスタのＬＤＤを形成する際のＮ- イオン
注入の領域を確定するマスクである。
耐圧トランジスタＶPPＴＲの形成に、第１〜第５の５枚
のマスクが必要である。ここで、第１のマスクは、高耐
圧用のゲート酸化膜と、それ以外の低耐圧トランジスタ
（電源電圧ＶCCを扱うトランジスタ、入出力Ｉ／Ｏ用ト
ランジスタ等）のゲート酸化膜とを作り分ける際に用い
るマスクである。第２のマスクは、高耐圧用トランジス
タのＮｃｈトランジスタを形成するＰウエルを形成する
領域を確定するマスクである。第３のマスクは、高耐圧
用トランジスタのＰｃｈトランジスタを形成するＮウエ
ルを形成する領域を確定するマスクである。第４のマス
クは、高耐圧用トランジスタのＰｃｈトランジスタのＬ
ＤＤを形成する際のＰ- イオン注入の領域を確定するマ
スクである。第５のマスクは、高耐圧用トランジスタの
ＮｃｈトランジスタのＬＤＤを形成する際のＮ- イオン
注入の領域を確定するマスクである。
【００６２】図１４では、比較例としてＦＧ−ＮＡＮＤ
型を用いている。ＦＧ−ＮＡＮＤ型のビット当たりのセ
ルサイズは４Ｆ2 、マスク枚数は上記した高耐圧トラン
ジスタＶPPＴＲの形成に必要な５枚のマスクを含み合計
２８枚となっている。以下、基準セルサイズＡ＝４，基
準マスク枚数Ｂ＝２８と定義する。また、このときのコ
スト比を１．０とする。なお、この図１４におけるセル
では、比較基準を統一するための、前述したようにワー
ド線ピッチを狭めることによるセルサイズの縮小は考慮
していない。また、ＴＦＴの下方領域に周辺回路を配置
したことによるビットコスト低減は考慮していない。
型を用いている。ＦＧ−ＮＡＮＤ型のビット当たりのセ
ルサイズは４Ｆ2 、マスク枚数は上記した高耐圧トラン
ジスタＶPPＴＲの形成に必要な５枚のマスクを含み合計
２８枚となっている。以下、基準セルサイズＡ＝４，基
準マスク枚数Ｂ＝２８と定義する。また、このときのコ
スト比を１．０とする。なお、この図１４におけるセル
では、比較基準を統一するための、前述したようにワー
ド線ピッチを狭めることによるセルサイズの縮小は考慮
していない。また、ＴＦＴの下方領域に周辺回路を配置
したことによるビットコスト低減は考慮していない。
【００６３】まず、第２実施形態のＯＮＯ−ＮＡＮＤ型
のコスト比を見積もる。ＯＮＯ型としたことにより２ビ
ット／セル記憶が可能であり、ビット当たりのセルサイ
ズは単純にＡ／２＝２Ｆ2 である。両者は同じＮＡＮＤ
型であり、ＦＧ型かＯＮＯ型かによるマスク枚数の増減
はないので、ＯＮＯ−ＭＡＮＤのマスク枚数は、ＦＧ型
と同じＢ＝２８となる。したがって、ＯＮＯ−ＭＡＮＤ
のＴＦＴ１層の場合のコスト比は、２×２８／（Ａ×
Ｂ）＝０．５となる。ＴＦＴ２層の場合は、セルサイズ
が２／２＝１．０となり、マスク枚数は２８＋６＝３４
となる。したがって、コスト比は、１×３４／（Ａ×
Ｂ）≒０．３となる。ＴＦＴ３層の場合は、セルサイズ
が２／３≒０．７となり、マスク枚数は３４＋６＝４０
となる。したがって、コスト比は、０．７×４０／（Ａ
×Ｂ）≒０．２５となる。ＴＦＴ４層の場合は、セルサ
イズが２／４≒０．５となり、マスク枚数は４０＋６＝
４６となる。したがって、コスト比は、０．５×４６／
（Ａ×Ｂ）≒０．２となる。
のコスト比を見積もる。ＯＮＯ型としたことにより２ビ
ット／セル記憶が可能であり、ビット当たりのセルサイ
ズは単純にＡ／２＝２Ｆ2 である。両者は同じＮＡＮＤ
型であり、ＦＧ型かＯＮＯ型かによるマスク枚数の増減
はないので、ＯＮＯ−ＭＡＮＤのマスク枚数は、ＦＧ型
と同じＢ＝２８となる。したがって、ＯＮＯ−ＭＡＮＤ
のＴＦＴ１層の場合のコスト比は、２×２８／（Ａ×
Ｂ）＝０．５となる。ＴＦＴ２層の場合は、セルサイズ
が２／２＝１．０となり、マスク枚数は２８＋６＝３４
となる。したがって、コスト比は、１×３４／（Ａ×
Ｂ）≒０．３となる。ＴＦＴ３層の場合は、セルサイズ
が２／３≒０．７となり、マスク枚数は３４＋６＝４０
となる。したがって、コスト比は、０．７×４０／（Ａ
×Ｂ）≒０．２５となる。ＴＦＴ４層の場合は、セルサ
イズが２／４≒０．５となり、マスク枚数は４０＋６＝
４６となる。したがって、コスト比は、０．５×４６／
（Ａ×Ｂ）≒０．２となる。
【００６４】第１実施形態のＯＮＯ−ＳＳＬ型のコスト
比を見積もる。このＯＮＯ−ＳＳＬ型のセル面積は８Ｆ
2 と大きいが、ＯＮＯ型としたことにより２ビット／セ
ル記憶が可能であり、ビット当たりのセルサイズは単純
に８／２＝４Ｆ2 である。また、マスク枚数は、ＯＮＯ
−ＮＡＮＤ型と同じ２８である。したがって、上記計算
方法より明らかなように、ＯＮＯ−ＳＳＬ型のコスト比
はＯＮＯ−ＮＡＮＤ型の２倍となる。すなわち、ＴＦＴ
１層，２層，３層，４層のコスト比は、それぞれ１．
０，０．６，０．５，０．４となる。
比を見積もる。このＯＮＯ−ＳＳＬ型のセル面積は８Ｆ
2 と大きいが、ＯＮＯ型としたことにより２ビット／セ
ル記憶が可能であり、ビット当たりのセルサイズは単純
に８／２＝４Ｆ2 である。また、マスク枚数は、ＯＮＯ
−ＮＡＮＤ型と同じ２８である。したがって、上記計算
方法より明らかなように、ＯＮＯ−ＳＳＬ型のコスト比
はＯＮＯ−ＮＡＮＤ型の２倍となる。すなわち、ＴＦＴ
１層，２層，３層，４層のコスト比は、それぞれ１．
０，０．６，０．５，０．４となる。
【００６５】本発明では、ＳＳＬにおいてソース線を隣
接列間で共有したＶＧ(Vertual Ground)型の採用も可能
である。この場合のセル面積は６Ｆ2 となり、２ビット
／セル記憶ではビット当たりのセルサイズは６／２＝３
Ｆ2 である。また、ＶＧでは素子分離が不要などの理由
によりＴＦＴ１層の場合のマスク枚数が２３と最も少な
い。したがって、ＯＮＯ−ＭＡＮＤのＴＦＴ１層の場合
のコスト比は、３×２３／（Ａ×Ｂ）≒０．６となる。
ＴＦＴ２層の場合は、セルサイズが３／２＝１．５とな
り、マスク枚数は２３＋６＝２９となる。したがって、
コスト比は、１×３４／（Ａ×Ｂ）≒０．４となる。Ｔ
ＦＴ３層の場合は、セルサイズが３／３＝１．０とな
り、マスク枚数は２９＋６＝３５となる。したがって、
コスト比は、１×３５／（Ａ×Ｂ）≒０．３となる。Ｔ
ＦＴ４層の場合は、セルサイズが３／４≒０．８とな
り、マスク枚数は３５＋６＝４１となる。したがって、
コスト比は、０．５×４６／（Ａ×Ｂ）≒０．３とな
る。
接列間で共有したＶＧ(Vertual Ground)型の採用も可能
である。この場合のセル面積は６Ｆ2 となり、２ビット
／セル記憶ではビット当たりのセルサイズは６／２＝３
Ｆ2 である。また、ＶＧでは素子分離が不要などの理由
によりＴＦＴ１層の場合のマスク枚数が２３と最も少な
い。したがって、ＯＮＯ−ＭＡＮＤのＴＦＴ１層の場合
のコスト比は、３×２３／（Ａ×Ｂ）≒０．６となる。
ＴＦＴ２層の場合は、セルサイズが３／２＝１．５とな
り、マスク枚数は２３＋６＝２９となる。したがって、
コスト比は、１×３４／（Ａ×Ｂ）≒０．４となる。Ｔ
ＦＴ３層の場合は、セルサイズが３／３＝１．０とな
り、マスク枚数は２９＋６＝３５となる。したがって、
コスト比は、１×３５／（Ａ×Ｂ）≒０．３となる。Ｔ
ＦＴ４層の場合は、セルサイズが３／４≒０．８とな
り、マスク枚数は３５＋６＝４１となる。したがって、
コスト比は、０．５×４６／（Ａ×Ｂ）≒０．３とな
る。
【００６６】以上のように、ＴＦＴの層数が増えるにし
たがってコストが低減する。また、メモリセルアレイの
種類では、ＯＮＯ−ＮＡＮＤ，ＶＧ，ＳＳＬの順にコス
トが低い。ここで、図１４に示す計算結果で最もコスト
が高いＯＮＯ−ＮＡＮＤにおいて、ＴＦＴ１層の場合で
コスト比は１である。しかし、実際には周辺回路がＴＦ
Ｔの下層に配置され、その分のコスト低減効果は、この
計算結果に反映されていないので、本発明の適用により
従来に比べ十分にビットコストが低減される。
たがってコストが低減する。また、メモリセルアレイの
種類では、ＯＮＯ−ＮＡＮＤ，ＶＧ，ＳＳＬの順にコス
トが低い。ここで、図１４に示す計算結果で最もコスト
が高いＯＮＯ−ＮＡＮＤにおいて、ＴＦＴ１層の場合で
コスト比は１である。しかし、実際には周辺回路がＴＦ
Ｔの下層に配置され、その分のコスト低減効果は、この
計算結果に反映されていないので、本発明の適用により
従来に比べ十分にビットコストが低減される。
【００６７】
【発明の効果】本発明に係る不揮発性半導体メモリ装置
によれば、半導体基板の上方に導電層を層間絶縁層を間
に挟んで複数積層した積層構造内にメモリセルアレイを
配置することが可能となった。これにより、不揮発性半
導体メモリ装置のビットコストを大幅に低減することが
できた。
によれば、半導体基板の上方に導電層を層間絶縁層を間
に挟んで複数積層した積層構造内にメモリセルアレイを
配置することが可能となった。これにより、不揮発性半
導体メモリ装置のビットコストを大幅に低減することが
できた。
【図１】第１実施形態に係る半導体メモリ装置の概略構
成を示す断面図である。
成を示す断面図である。
【図２】（Ａ）は第１実施形態に係るＶＧ型メモリセル
アレイの平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿った断
面図、（Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図であ
る。
アレイの平面図、（Ｂ）は（Ａ）のＡ−Ａ線に沿った断
面図、（Ｃ）は（Ａ）のＢ−Ｂ線に沿った断面図であ
る。
【図３】（Ａ）は、第１実施形態に係るＶＧ型メモリセ
ルアレイの製造において、第１ワード線の形成後の平面
図である。（Ｂ）は、その時のＡ−Ａ線に沿った断面図
である。
ルアレイの製造において、第１ワード線の形成後の平面
図である。（Ｂ）は、その時のＡ−Ａ線に沿った断面図
である。
【図４】第１実施形態に係る半導体メモリ装置の製造に
おいて、基板エッチング時の断面図である。
おいて、基板エッチング時の断面図である。
【図５】第１実施形態に係る半導体メモリ装置の製造に
おいて、２回目のゲート誘電体膜を形成後の断面図であ
る。
おいて、２回目のゲート誘電体膜を形成後の断面図であ
る。
【図６】第１実施形態に係る半導体メモリ装置の製造に
おいて、第２ワード線の加工マスク用のレジストパター
ンの形成後の断面図である。
おいて、第２ワード線の加工マスク用のレジストパター
ンの形成後の断面図である。
【図７】第２実施形態に係る半導体メモリ装置の概略構
成を示す断面図である。
成を示す断面図である。
【図８】第２実施形態に係るＮＡＮＤ型メモリセルアレ
イの構成を示す平面図である。
イの構成を示す平面図である。
【図９】（Ａ）は図８のＡ−Ａ線に沿った断面図、
（Ｂ）は（Ａ）の一部を拡大した断面図である。
（Ｂ）は（Ａ）の一部を拡大した断面図である。
【図１０】（Ａ）は、第２実施形態に係る半導体メモリ
装置の製造において、第１ワード線の形成後の平面図、
（Ｂ）は、その時のＡ−Ａ線に沿った断面図である。
装置の製造において、第１ワード線の形成後の平面図、
（Ｂ）は、その時のＡ−Ａ線に沿った断面図である。
【図１１】第２実施形態に係る半導体メモリ装置の製造
において、基板エッチング時の断面図である。
において、基板エッチング時の断面図である。
【図１２】第２実施形態に係る半導体メモリ装置の製造
において、２回目のゲート誘電体膜を形成後の断面図で
ある。
において、２回目のゲート誘電体膜を形成後の断面図で
ある。
【図１３】第２実施形態に係る半導体メモリ装置の製造
において、第２ワード線の加工マスク用のレジストパタ
ーンの形成後の断面図である。
において、第２ワード線の加工マスク用のレジストパタ
ーンの形成後の断面図である。
【図１４】第１，第２実施形態に係るメモリセルアレイ
のＴＦＴ層数に応じたコストを、半導体基板形成したメ
モリセルアレイのコストを基準に比較した表である。
のＴＦＴ層数に応じたコストを、半導体基板形成したメ
モリセルアレイのコストを基準に比較した表である。
【図１５】（Ａ）は、第１，第２実施形態においてＴＦ
Ｔ１層を形成するのに必要なマスクの一覧表、（Ｂ）
は、第１，第２実施形態において高耐圧トランジスタ
（ＶPPＴＲ）を形成するのに必要なマスクの一覧表であ
る。
Ｔ１層を形成するのに必要なマスクの一覧表、（Ｂ）
は、第１，第２実施形態において高耐圧トランジスタ
（ＶPPＴＲ）を形成するのに必要なマスクの一覧表であ
る。
ＳＵＢ…基板（半導体）、ＩＮＴ１，ＩＮＴ２…層間絶
縁層、ＳＴＦ…半導体薄膜、ＧＤ１，ＧＤ２…ゲート誘
電体膜、ＢＴＭ…ボトム誘電体層、ＣＨＳ…電荷蓄積
層、ＴＯＰ…トップ誘電体層、ＳＧ１，ＳＧ２…選択ゲ
ート線、ＤＲ…ドレイン領域、ＣＳＬ…共通ソース線、
ＢＣ…ビットコンタクト、ＷＬ１等…ワード線、ＷＬＦ
…ワード線となる導電膜、ＢＬ１等…ビット線、Ｓ／Ｄ
…ソース・ドレイン領域。
縁層、ＳＴＦ…半導体薄膜、ＧＤ１，ＧＤ２…ゲート誘
電体膜、ＢＴＭ…ボトム誘電体層、ＣＨＳ…電荷蓄積
層、ＴＯＰ…トップ誘電体層、ＳＧ１，ＳＧ２…選択ゲ
ート線、ＤＲ…ドレイン領域、ＣＳＬ…共通ソース線、
ＢＣ…ビットコンタクト、ＷＬ１等…ワード線、ＷＬＦ
…ワード線となる導電膜、ＢＬ１等…ビット線、Ｓ／Ｄ
…ソース・ドレイン領域。
Claims (7)
- 【請求項１】半導体基板上に導電層と層間絶縁層を複数
積層させた積層構造を有し、 半導体基板上方の積層構造内にメモリセルアレイが配置
され、 上記メモリセルアレイが、層間絶縁層上に形成された半
導体薄膜に形成された複数のメモリトランジスタを有
し、 各メモリトランジスタが、 半導体薄膜上に積層された複数の誘電体層からなり、当
該複数の誘電体層内部に、半導体薄膜と対向する平面内
で離散化された電荷蓄積手段を含むゲート誘電体膜と、 ゲート誘電体膜上に形成され、半導体薄膜に対しチャネ
ルの誘起を制御するゲート電極とを有した不揮発性半導
体メモリ装置。 - 【請求項２】上記メモリセルアレイが、上記積層構造内
で層間絶縁層を間に挟んで複数積層された請求項１記載
の不揮発性半導体メモリ装置。 - 【請求項３】上記メモリセルアレイの下方の上記半導体
基板部分に、メモリセルを選択し動作させるための周辺
回路が形成された請求項１記載の不揮発性半導体メモリ
装置。 - 【請求項４】上記周辺回路は、電荷注入箇所を変更し２
ビットを記憶させるために、各メモリトランジスタのソ
ースとドレインの印加電圧を切り換える機能を有した請
求項３記載の不揮発性半導体メモリ装置。 - 【請求項５】上記ゲート誘電体膜が、 上記半導体薄膜上に形成された電位障壁層と、 電荷蓄積手段としての電荷トラップを含む電荷蓄積層
と、 電荷蓄積層上の酸化層とを含む請求項１記載の不揮発性
半導体メモリ装置。 - 【請求項６】上記ゲート誘電体膜が、 上記半導体薄膜上に形成され、電荷蓄積手段としての電
荷トラップを含む電荷蓄積層と、 電荷蓄積層上の酸化層とを含む請求項１記載の不揮発性
半導体メモリ装置。 - 【請求項７】上記ゲート誘電体膜が、 上記半導体薄膜上に形成された電位障壁層と、 電位障壁層上に電荷蓄積手段として互いに離散して形成
された複数の小粒径導電体と、 小粒径導電体を覆う絶縁層とを含む請求項１記載の不揮
発性半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001171333A JP4670187B2 (ja) | 2001-06-06 | 2001-06-06 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001171333A JP4670187B2 (ja) | 2001-06-06 | 2001-06-06 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002368140A true JP2002368140A (ja) | 2002-12-20 |
| JP4670187B2 JP4670187B2 (ja) | 2011-04-13 |
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ID=19013115
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| KR100604871B1 (ko) | 2004-06-17 | 2006-07-31 | 삼성전자주식회사 | 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치 |
| KR100684875B1 (ko) | 2004-11-24 | 2007-02-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP2008004765A (ja) * | 2006-06-22 | 2008-01-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009094236A (ja) * | 2007-10-05 | 2009-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100895853B1 (ko) | 2006-09-14 | 2009-05-06 | 삼성전자주식회사 | 적층 메모리 소자 및 그 형성 방법 |
| JP2010512019A (ja) * | 2006-12-04 | 2010-04-15 | キョンポク ナショナル ユニバーシティ インダストリー−アカデミック コーオペレイション ファウンデーション | 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法 |
| US7910433B2 (en) | 2006-10-23 | 2011-03-22 | Samsung Electronics Co., Ltd. | Methods of fabricating multi-layer nonvolatile memory devices |
| JP2011228709A (ja) * | 2010-04-20 | 2011-11-10 | Micron Technology Inc | マルチレベルアーキテクチャを有するフラッシュメモリ |
| US8654584B2 (en) | 2010-05-25 | 2014-02-18 | Samsung Electronics Co., Ltd. | Three-dimensional non-volatile memory devices having highly integrated string selection and sense amplifier circuits therein |
| US9711520B2 (en) | 2014-07-02 | 2017-07-18 | Samsung Electronics Co., Ltd | Three dimensional semiconductor memory devices |
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|---|---|---|---|---|
| KR101657905B1 (ko) * | 2015-08-25 | 2016-09-30 | 성균관대학교산학협력단 | 메모리 장치 및 메모리 장치 제조 방법 |
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|---|---|---|---|---|
| JPH0536989A (ja) * | 1990-11-30 | 1993-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0750396A (ja) * | 1993-08-06 | 1995-02-21 | Sony Corp | Ｎａｎｄ型不揮発性半導体メモリ装置およびその製造方法 |
| JPH1041234A (ja) * | 1996-05-22 | 1998-02-13 | Sony Corp | シリコン薄膜、シリコン単結晶粒子群及びそれらの形成方法、並びに、半導体装置、フラッシュメモリセル及びそれらの製造方法 |
| JPH11274420A (ja) * | 1998-01-26 | 1999-10-08 | Sony Corp | メモリ素子およびその製造方法、並びに集積回路および半導体装置の製造方法 |
| JP2001077215A (ja) * | 1999-09-03 | 2001-03-23 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
-
2001
- 2001-06-06 JP JP2001171333A patent/JP4670187B2/ja not_active Expired - Fee Related
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| US8258563B2 (en) | 2006-10-23 | 2012-09-04 | Samsung Electronics Co., Ltd. | Multi-layer memory devices |
| JP2013008995A (ja) * | 2006-12-04 | 2013-01-10 | Snu R & Db Foundation | 固集積フラッシュメモリーセルストリング、セル素子、及びこの製造方法 |
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| US8634242B2 (en) | 2010-04-20 | 2014-01-21 | Micron Technology, Inc. | Flash memory having multi-level architecture |
| US8654584B2 (en) | 2010-05-25 | 2014-02-18 | Samsung Electronics Co., Ltd. | Three-dimensional non-volatile memory devices having highly integrated string selection and sense amplifier circuits therein |
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