JPH0536989A

JPH0536989A - 不揮発性半導体記憶装置

Info

Publication number: JPH0536989A
Application number: JP3337636A
Authority: JP
Inventors: Masashi Koyama; 昌司小山; Tatsuro Inoue; 達朗井上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-11-30
Filing date: 1991-11-26
Publication date: 1993-02-12
Anticipated expiration: 2015-07-10
Also published as: US5191551A; KR920010652A; KR960016106B1; JP3060680B2; DE69125692D1; EP0488804B1; DE69125692T2; EP0488804A1

Abstract

(57)【要約】【目的】本発明の目的は寄生容量の減少、リーク電流
の減少、ブレークダウン電流の減少、ナローチャンネル
効果の防止を図ることである。【構成】シリコン基板１上に厚い絶縁膜９を被着し、
絶縁膜９上のシリコン膜がドレイン１０ａ，ソース１０
ｂ，チャンネル１１を提供している。浮遊ゲート４は第
１ゲート絶縁膜３上に設けられ、制御ゲート６は第２ゲ
ート絶縁膜５上に設けられている。ドレイン１０ａ，ソ
ース１０ｂ，チャンネル１１が厚い絶縁膜９上に設けら
れているので、寄生容量は無視でき、基板１へのリーク
電流は発生しない。また、書き込み時にブレークダウン
が発生しても基板１に流出せず、フィールド酸化膜がバ
ーズビークはチャンネル１１に影響与えない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、紫外線消去型プログラマブロム（以下、ＥＰＲＯ
Ｍ）及び電気的消去可能プログラマブルロム（以下、Ｅ
ＥＰＲＯＭ）等の不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置にはＥＰＲＯ
Ｍ，ＥＥＰＲＯＭ等があり、それら不揮発性半導体記憶
装置を構成するメモリトランジスタは基板上に絶縁膜を
介して設けられた浮遊ゲート電極を有する構造が一般的
である。

【０００３】図２１，図２２は浮遊ゲート構造を示す断
面図である。ここで図２はチャンネル長方向に、図２２
はチャンネル幅方向に切断した断面を示す。図におい
て、１は半導体基板、２ａ，２ｂはそれぞれドレイン，
ソース領域となる不純物拡散層、３は第１のゲート絶縁
膜、４は浮遊ゲート電極、５は第２のゲート絶縁膜、６
は制御ゲート電極、７は層間絶縁膜、８はフィールド絶
縁膜である。

【０００４】このメモリトランジスタは浮遊ゲート電極
に蓄積する電荷に応じてしきい値の変化を生じる。記憶
はこの電荷によって行われ、記憶内容の判別はしきい値
変化をチャンネル電流量の変化として検出する。プログ
ラムは主にチャンネル領域からのホットエレクトロン注
入（以下、ＨＥプログラムという）や第１ゲート絶縁膜
を通してＦ−Ｎトンネリング現象（以下、ＦＮプログラ
ムという）及びアバランシェブレークダウンによるホッ
トホール注入（以下、ＨＨプログラムという）等で行
う。

【０００５】図２３はＥＰＲＯＭや一括消去型ＥＥＰＲ
ＯＭ（以下、フラッシュＥＰＲＯＭと総称する）で使わ
れる一般的なメモリアレイの等価回路図である。ここで
Ｑ^Mi,j（i＝１，２、j＝１，２）はメモリトランジスタ
を示しており、Ｘ1，Ｘ2はワード線でメモリトランジス
タの制御ゲート電極６を行毎に接続している。Ｙ1，Ｙ2
はビット線であり、ドレイン２ａを列毎に接続してい
る。Ｓはソース線であり、ソース２ｂを共通して接続し
ている。

【０００６】以下にこの従来例の動作について述べる。
まず読み出し動作では、選択したワード線Ｘ1（Ｘ2）
を、例えば５Ｖなどの高電圧に、他のワード線Ｘ2（Ｘ
1）を例えば０Ｖ等の低電圧にバイアスする。また、選
択したビット線を１Ｖ等の電圧に、また他のビット線を
オープン状態にする。この選択したビット線Ｙ1（Ｙ2）
はセンスアンプ（不図示）に接続される。この結果、選
択ワード線Ｘ1（Ｘ2）と選択ビット線Ｙ1（Ｙ2）の交点
に位置するメモリトランジスタのしきい値がビット線を
流れる電流の有無となる。つまり、メモリトランジスタ
のしきい値が５Ｖ以下であれば、チャンネル電流が生
じ、５Ｖ以上であれば電流は流れない。この電流の有無
により生じる電位変化をセンスアンプがリファレンス電
源と比較してその出力を決定する。

【０００７】次に書き込み動作では、選択したワード線
Ｘ１（Ｘ2）を例えば５Ｖ等の高電圧に、他のワード線
Ｘ2（Ｘ1）を例えば０Ｖなどの低電圧にバイアスする。
また選択したビット線Ｙ1（Ｙ2）を７Ｖ等の電圧に、ま
た他のビット線Ｙ2（Ｙ1）をオープン状態にする。この
結果、選択ワード線Ｘ1と選択ビット線Ｙ1の交点に位置
するメモリトランジスタにのみチャンネル電流が生じホ
ットエレクトロンが発生し、電子が浮遊ゲート電極に注
入される。この動作を電子注入を行うメモリトランジス
タを逐次選択して選択的に実行する。

【０００８】消去動作では、ＥＰＲＯＭは紫外線をメモ
リトランジスタのアレイに照射して行う。一方、フラッ
シュＥＰＲＯＭの場合は、全てのワード線Ｘ1，Ｘ2を例
えば０Ｖの低電圧に、全てのビット線Ｙ1，Ｙ2をオープ
ンにし、ソース線Ｓに、例えば１２Ｖの高電圧を印加す
る。この結果、ソース−浮遊ゲート電極間の電界が強く
なり、浮遊ゲート電極４からソース電極へ電子の放出が
生じ消去が行われる。

【０００９】

【発明が解決しようとする課題】これらの動作に対して
従来の構造では、以下に述べる構造的な特徴とそれに伴
う欠点がある。まず従来例の構造的特徴を略述すると、
第１の構造的特徴は基板上にソース・ドレイン領域２
ａ，２ｂが形成されていることがあり、第２の構造的特
徴は半導体基板表面をチャンネルとしていることであ
り、第３の構造的特徴は素子間分離が基板表面に形成さ
れた厚いフィールド絶縁膜８と絶縁膜下の不純物（チャ
ンネルストッパ）によって行われていることである。

【００１０】かかる第１〜第３の構造的特徴は以下の問
題点となる。先ず、第１の構造的特徴はドレイン２ａと
固定電位に接続された基板１との間に空乏層が発生し、
寄生容量が生じる。この寄生容量はドレイン２ａの総面
積及び基板不純物濃度に依存する。基板濃度を７×１０
¹⁶cm^-3とするとドレイン電圧ＶD＝１Ｖで容量は１μm²
当り約１×１０^-3ｐＦになる。実際の製品ではビット線
Ｙ1，Ｙ2に多数のメモリトランジスタが接続されている
ため、このビット線に結合している総寄生容量は数ｐＦ
になる。ところがこの寄生容量は、ビット線電位の変化
スピードを阻害する。すなわち、ドレイン電圧のチャー
ジアップに要する時間はバイアストランジスタ抵抗とこ
の容量の積による時定数に比例し、ディスチャージに要
する時間はセルトランジスタの抵抗と寄生容量の積によ
る時定数に比例することになる。このため、この構造で
は大容量化したときに読み出し速度の低下が問題にな
る。

【００１１】構造的特徴１に関する第２の問題点は、ド
レイン２ａが基板１内に形成されているため、ドレイン
空乏層内に欠陥があった場合、接合リークが生じる。こ
のリーク電流がセル読み出し電流に比べて無視できない
程度に大きい場合、書き込みセルの読み出しができな
い。特に、この構造では素子分離の厚い絶縁膜領域に基
板結晶欠陥が生じやすく、この現象による歩留り低下が
問題になる。

【００１２】構造的特徴２に関する第３の問題点３は、
ソース２ｂが基板上に形成されているため、ソース電極
に高電圧を印加し消去を行おうとした場合、Ｆ−Ｎトン
ネル電流の他にアバランシェブレークダウン電流やリー
ク電流が生じ基板に流出してしまう。このためソース電
圧の供給を、例えば低電源電圧から昇圧を行うチャージ
ポンプで電源等で行うと、電流供給能力不足のために寄
生電流流出による電圧降下が生じ、所望の高電圧を印加
ができない、すなわち消去ができないという問題が生じ
る。

【００１３】構造的特徴２に関する他の問題点はメモリ
トランジスタのしきい値ＶTMが基板電位ＶSUBに以下の
式に応じて変化することである。ＶTM＝ＶTMO−（４εsiεoｑＮAφs）^1/2／ＣOX＋（２εsiεOｑＮA（｜ＶSUB｜＋２φf）^1/2／ＣOX ここでＶTMOはＶSUB＝０Ｖの時のしきい値、εSiはシリ
コンの誘電率、εOは真空の誘電率、ｑは電子の電荷
量、ＮAは基板不純物濃度、φfはフェルミレベル、ＣOX
はゲート酸化膜容量である。このため基板電位を印加す
るとメモリトランジスタのしきい値ＶTMは上昇する。一
方、基板電位を印加すると拡散層容量が低下するため周
辺トランジスタの高速動作には有利になる。このため基
板バイアスの手法はダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）等では一般的に用いられている。ところ
がＥＰＲＯＭ、ＥＥＰＲＯＭではチャンネル部不純物濃
度が高く基板バイアス効果によるしきい値ＶTM上昇が大
きい。このため周辺回路部の高速化に対してのトレード
オフが大きく基板バイアスができないという問題があ
る。

【００１４】構造的特徴３に関する問題点は厚いフィー
ルド絶縁膜８はＬＯＣＯＳ法と称される選択酸化方法で
形成されるのが一般的であるが、この方法によるとバー
ズビークと呼ばれるチャンネル領域へのフィールド絶縁
膜８の侵食が生じることである。また絶縁膜下の不純物
のチャンネル領域への侵入も生じナローチャンネル効果
が顕著になり実効的なチャンネル幅が初期パターニング
チャンネル幅よりも小さくなる。

【００１５】

【課題を解決するための手段】本願第１の要旨は、半導
体基板上方に形成された浮遊ゲート電極と、浮遊ゲート
電極上方に設けられた制御ゲート電極とを有する不揮発
性半導体記憶装置において、半導体基板の主面を被う第
１絶縁膜と、該第１絶縁膜上の半導体膜中に形成された
ソース領域とチャンネル領域とドレイン領域と、チャン
ネル領域上の第１ゲート絶縁膜と、該第１ゲート絶縁膜
上に設けられた上記浮遊ゲートと、該浮遊ゲート上に形
成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に設
けられた上記制御ゲート電極を含む薄膜メモリトランジ
スタを備えたことである。

【００１６】本願第２の要旨は、浮遊ゲート電極及び制
御ゲート電極を有するメモリ用電界効果トランジスタと
第１の選択用電界効果トランジスタを並列に接続した対
を１単位とし複数単位を直列に接続したトランジスタ群
の端部に少なくとも１以上の第２の選択用電界効果トラ
ンジスタを直列に接続してメモリセルアレイ構成群と
し、該メモリセルアレイ構成群を行列状に配列したメモ
リセルアレイと、前記メモリ用電界効果トランジスタの
制御ゲート電極を各行毎に接続した第１のワード線と、
前記第１の選択用電界効果トランジスタのゲート電極を
各行毎に接続した第２のワード線と、前記第２の選択用
電界効果トランジスタのゲート電極を行毎に接続した選
択線と、前記メモリセルアレイ構成群のドレイン電極を
各列毎に接続したビット線と、前記メモリセルアレイ構
成群のソース電極を共通に接続したソース線とを備えた
不揮発性半導体記憶装置において、前記メモリ用電界効
果トランジスタのチャンネル部が半導体基板の所定の領
域に設けられた前記第１の選択用電界効果トランジスタ
のゲート電極の上部に積層して設けられていることであ
る。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
説明する。図１，図２は本発明の第１実施例のＮチャン
ネルメモリトランジスタの構造を示す断面図であり、図
１はチャンネル長方向に、図２はチャンネル幅方向の断
面を示している。

【００１８】図において、１は例えば不純物濃度１×１
０¹⁵cm^-3のＰ型シリコン基板、９は例えば厚さ５０００
オングストロームのシリコン酸化膜（以下、ＳiＯ₂）、
１０ａ，１０ｂは厚さ４００オングストロームのアモル
ファスシリコン膜内の内のドレインとソース領域であ
り、ソース・ドレイン領域１０ｂ，１０ａはＡS不純物
濃度１×１０²¹cm^-3である。１１はＢ不純物濃度が５×
１０¹⁶cm^-3の厚さ４００オングストロームの上記アモル
ファスシリコン膜に形成されたチャンネル領域であり、
３は厚さ２５０オングストロームの気相成長法による第
１のゲート酸化膜（ＳiＯ₂）、４はＰ不純物濃度５×１
０²⁰cm^-3の１５００オングストロームの多結晶シリコン
からなる浮遊ゲート電極、５は例えば５０オングストロ
ームの気相成長法によるシリコン酸化膜（ＳiＯ₂）と７
０オングストロームの窒化珪素膜（以下、Ｓi₃Ｎ₄）と
５０オングストロームの気相成長法によるシリコン酸化
膜（ＳiＯ₂）の三層構造からなる第２のゲート絶縁膜、
６は例えばＰ不純物濃度が１×１０²¹cm^-3の厚さ３００
０オングストロームのポリシリコンからなる制御ゲート
電極、７は例えば厚さ７０００オングストロームのＢＰ
ＳＧからなる層間絶縁膜、１２は制御ゲート電極６下で
シリコン酸化膜９上の絶縁膜であり、本実施例では第２
ゲート絶縁膜５と同様に三層膜を使用している。

【００１９】本実施例の特徴はソース，ドレイン，チャ
ンネル領域１０ｂ，１０ａ，１１が基板１上の比較的厚
い絶縁膜９上に形成した半導体薄膜内に形成されている
ことにある。このためチャンネル領域１１の基板電位は
フローティング状態となる。しかしながら本願発明者に
よる実験結果では、このチャンネル領域１１の半導体薄
膜の厚さが７００オングストローム以下であれば、ゲー
ト電界によりチャンネル領域１１薄膜電位を制御できる
ことが明らかになった。したがって、本実施例の構造に
よるメモリトランジスタは従来のメモリトランジスタと
同様の動作を実現できる上、本実施例による薄膜メモリ
トランジスタは以下に述べる利点を有する。

【００２０】第１の利点はドレイン電極−基板間容量を
厚い絶縁膜９を介した電極間容量とできるので、絶縁膜
９を厚くすれば寄生容量を小さくできることである。具
体的には絶縁膜９は５０００オングストロームの場合、
寄生容量は１μm²当り約１×１０^-4ｐＦになり、従来の
基板上拡散層容量の約１０分の１まで小さくできる。こ
のためビット線総寄生容量も顕著に軽減できる。その結
果、本実施例にかかる構造は高速読み出し動作に適して
いる。

【００２１】本実施例の第２の利点は、ドレイン領域１
０ａ、ソース領域１０ｂともに絶縁膜で基板１から分離
されているため、チャンネル領域とのリーク以外は接合
リークが生じない。このため製品の歩留りを向上でき
る。

【００２２】本実施例の第３の利点はアモルファスシリ
コン膜に基板電極を持たないため、ソース側に高電圧を
印加する消去動作時にアバランシェブレークダウンブレ
ークダウンやチャンネルリークを起こしても、リーク電
流の流出先はビット線のみしかない。したがって、ビッ
ト線を開放電位に設定しておけば、電流はＦ−Ｎ電流の
みである。このためチャージポンプ等の装置内昇圧電源
による効率的な消去が可能である。

【００２３】本実施例の第４の利点は薄膜メモリトラン
ジスタの基板電位はゲート電極６の電位とシリコン基板
１の基板電極電位で決定される。基板上の絶縁膜９の厚
さを第１のゲート絶縁膜３と第２のゲート絶縁膜５に比
べて十分厚くすれば、基板１の電位の影響は少ない。し
たがって、シリコン基板１を負電位にバイアスしてもメ
モリトランジスタのしきい値上昇及びオン電流の減少は
生じない。したがって、セル電流への悪影響なしで基板
上に製造した周辺回路部においての基板バイアスによる
容量低減等の効率が期待できる。

【００２４】本実施例の第５の利点は能動素子を絶縁膜
９上の薄膜半導体に形成しているため、薄い絶縁膜１２
で薄膜半導体を覆うことにより素子分離が容易に達成で
きる。つまり素子幅は薄膜半導体のパターニング幅だけ
で決定され、その後、素子幅の変動はない。また分離の
ための不純物導入（チャンネルストッパ）もなく従来例
で問題になったナローチャンネル効果は生じない。むし
ろ半導体薄膜の側壁部もチャンネルとして利用できる。
このため素子幅の縮小にともなう制限が少ない。

【００２５】図３，図４はそれぞれ本発明の第２実施例
に係るＮチャンネルメモリトランジスタの構造を示す断
面図であり、図３はチャンネル長方向の、図４はチャン
ネル方向の断面を示している。以下第１実施例と異なる
部分のみ説明する。１３は制御ゲート電極６と、浮遊ゲ
ート電極４とを覆うゲート電極保護用シリコン酸化層で
あり、気相成長法によるＳiＯ₂デポジションと異方性エ
ッチングによるエッチバックにより形成される。１４は
厚さ１０００オングストロームのＴiＳi₂層であり、薄
膜半導体ソース・ドレイン用不純物領域の形成及びゲー
ト電極保護用シリコン酸化膜１３を形成後に、Ｔiター
ゲットをスパッタし、アニールによるシリサイド化と、
アルカリ系溶液による未反応Ｔiの選択的除去により形
成される。１５は幅０．３μmの浮遊ゲート電極４と薄
膜チャンネル１１の側面を覆うＳiＯ₂１５は制御ゲート
電極６の電界による半導体薄膜の寄生側部チャンネルリ
ークを防止するために設けられている。

【００２６】この第２実施例の第１の特徴はソース・ド
レイン領域１０ｂ，１０ａがシリサイデーションされて
いることにある。このため半導体薄膜拡散層寄生抵抗に
よるチャンネル電流減少が防止できる。特に半導体薄膜
チャンネル１１の厚さは、ショートチャンネル効果抑制
のために、例えば、０．５μmのチャンネル長であれば
４００オングストローム以下の薄さに設定する必要があ
る。このような場合には寄生抵抗効果が大きく、ソース
・ドレインシリサイデーションが抵抗軽減に有効であ
る。

【００２７】第２実施例の第２の特徴は、浮遊ゲート電
極幅とチャンネル幅が自己整合的に形成されてることで
ある。この構造は絶縁膜９上にアモルファスシリコン薄
膜材料、第１のゲート絶縁膜３、浮遊ゲート電極材料
４、及びマスク材を積層形成した後、同一のマスクパタ
ーンで順次エッチングし、その後側壁用ＳiＯ₂１５を形
成し、マスク材を除去した後に第２のゲート絶縁膜を形
成して実現できる。この第２の特徴により第２の実施例
では第１実施例に比べ半導体薄膜１１と浮遊ゲート電極
４との合わせマージンのためのオーバーラップを設定す
る必要がなく、より微細化・高集積化に適している。

【００２８】図５〜図７は本発明の実施例である薄膜メ
モリトランジスタをセルアレイとしてレイアウトした例
である。ここで１０ａは薄膜メモリトランジスタのドレ
インであり、隣接したメモリトランジスタと共有されて
いる。１０ｂは薄膜メモリトランジスタのソースであ
り、隣接したメモリトランジスタと共有されている。ソ
ース電極１０ｂはソース配線を介してチャンネル幅方向
に接続されている。

【００２９】このソース配線は例えばリン（Ｐ）をドー
ピングした１０００オングストロームのポリシリコン膜
１６と、厚さ１０００オングストロームのＴiＳi₂膜１
４の積層構造になっている。浮遊ゲート電極４及び制御
ゲート電極６とポリシリコン膜１６はゲート電極保護膜
１３によって絶縁される。Ｔiのスパッタ前にドレイン
領域１０ａ上のＳiＯ₂を除去した後にソース配線のポリ
シリコン１６上とドレイン領域１０ａ上に同時にＴiＳi
₂層１４を第２実施例と同様の方法で形成する。このた
めソース配線の低抵抗比、ドレイン領域抵抗の低抵抗化
が同時に実現できる。

【００３０】次に、例えば厚さ８０００オングストロー
ムのＢＰＳＧからなる層間絶縁膜７にコンタクト孔１７
を開孔し、ビット線となる例えば１．０μmのＡl等から
なる金属配線とドレイン領域１０ａとの接続をとってい
る。本実施例の等価回路は従来例と同じで図２３に示さ
れる。そのため動作そのものは従来例と同じである。し
かしながら第１実施例で述べた利点はそのまま保存され
ている。

【００３１】図８は本発明の第３実施例に係る構造を示
す断面図であり、図６と同じくチャンネル長方向の断面
を示している。この実施例の特徴は従来例の基板上のメ
モリトランジスタの上に本発明の薄膜メモリトランジス
タを積層して形成していることである。下層は例えばＡ
Sを５×１０¹⁵cm^-2イオン注入して形成したドレイン領
域２ａ及びソース領域２ｂと、例えば２５０オングスト
ロームのＳiＯ₂からなる第１のゲート絶縁膜３ａと、例
えばＰを含む１５００オングストロームのＰを含むポリ
シリコン膜からなる浮遊ゲート電極４ａと、例えば５０
オングストロームのＳiＯ₂、７０オングストロームのＳ
iＮ₄、５０オングストロームのＳiＯ₂の三層膜からなる
第２の絶縁膜５ａと、例えば、１５００オングストロー
ムのＰを含むポリシリコン膜と１５００オングストロー
ムのＷＳiの二層膜からなる制御ゲート電極６ａとから
なる基板メモリトランジスタである。上層は例えば３０
０オングストロームのアモルファスシリコン膜内にＡS
を１×１０¹⁵cm^-2イオン注入して形成したドレイン領域
１０ａ及びソース領域１０ｂと、アモルファスシリコン
膜内にＢを１×１０¹²cm^-2イオン注入してＰ型にドーピ
ングしたチャンネル領域１１と、例えば２５０オングス
トロームの高温気相成長法による第１のゲート絶縁膜３
ｂと、下層のメモリトランジスタと同様の材料からなる
浮遊ゲート電極４ｂ、第２のゲート絶縁膜５ｂ、制御ゲ
ート電極６ｂとからなる薄膜メモリトランジスタであ
る。

【００３２】この上層の薄膜メモリトランジスタは、ア
モルファスシリコン膜中のドレイン領域１０ａ及びソー
ス領域１０ｂが、それぞれ下層の基板メモリトランジス
タのドレイン領域２ａ及びソース領域２ｂに接続されて
おり、上層，下層のメモリトランジスタは例えば厚さ３
００オングストロームのゲート電極保護用ＳiＯ₂１３ａ
により絶縁されている。また上層の薄膜メモリトランジ
スタの浮遊ゲート電極・制御ゲート電極は、例えば厚さ
２０００オングストロームのゲート電極保護用ＳiＯ₂１
３ｂにくるまれており、ＴiＳi₂膜１４形成時にゲート
電極がシリサイデーション化されないようになってい
る。更に、例えば厚さ１００００オングストロームのＢ
ＰＳＧで平坦化された層間膜７内にはコンタクト孔１６
が開孔され、例えば選択気相成長法によるＷからなるコ
ンタクト埋め込み材料１９により金属配線１８とドレイ
ン領域１０ａ及び２ａとの接続がとられている。

【００３３】この第３実施例の等価回路も図２３と同様
になる。単に下層の制御ゲート電極からなるワード線
と、上層の制御ゲート電極からなるワード線を独立に選
択することにより、従来と同様の動作が可能である。こ
の第３実施例の利点は、薄膜メモリトランジスタを積層
することによる高集積化が可能であることである。これ
が本実施例の利点である。なお本実施例では積層数は二
層のみであるが、これは原理的には何層でも積層してい
くことが可能である。したがって多層化により、大容量
不揮発性メモリが製造することが可能である。

【００３４】図９は本発明の不揮発性半導体記憶装置の
第４実施例の平坦図、図１０，図１１は構造断面図で、
それぞれ図９の縦方向断面Ａ−Ａ’，Ｂ−Ｂ’面に沿っ
て切断された断面としている。さらに図１２〜図１５も
同様に構造断面図で、それぞれ図９の横方向断面Ｃ−
Ｃ’，Ｄ−Ｄ’，Ｅ−Ｅ’，Ｆ−Ｆ’面に沿って切断さ
れた断面である。ここで１０１は例えば１３ΩcmのＰ型
半導体基板、１０２ａ，１０２ｂ，１０２ｃは例えばＡ
S等のＮ型不純物からなる第１の不純物拡散層、１０３
は例えば厚さ３００オングストロームのシリコン酸化膜
からなる第１の選択用ＭＯＳ型トランジスタのゲート絶
縁膜、１０４は例えばＰ等の不純物を含む多結晶シリコ
ンからなる厚さ３０００オングストロームの第１の選択
用の基板トランジスタのゲート電極、１０５は例えば厚
さ３００オングストロームのシリコンからなる第２の選
択用の基板トランジスタのゲート絶縁膜、１０６は例え
ばＰ等の不純物を含む多結晶シリコンからなる厚さ３０
００オングストロームの第２の選択用の基板トランジス
タのゲート電極、１０７は例えば化学的気相成長法によ
って形成された２５００オングストロームのシリコン酸
化膜からなるトランジスタ層間絶縁膜、１０８ａは例え
ばＡS等を高濃度に含むＮ型多結晶シリコンからなる厚
さ５００オングストロームの薄膜メモリトランジスタの
不純物拡散層、１０８ｂは例えばＢ等を３×１０^-16cm
^-3の高濃度に含むＰ型多結晶シリコンからなる厚さ５０
０オングストロームの薄膜メモリトランジスタのチャン
ネル領域、１０９は例えば厚さ１２０オングストローム
のシリコン酸化膜からなる薄膜メモリトランジスタの第
１ゲート絶縁膜、１１０は例えばＰ等の不純物を含む多
結晶シリコンからなる厚さ２０００オングストロームの
浮遊ゲート電極、１１１は例えば厚さ２００オングスト
ロームのシリコン酸化膜からなる薄膜メモリトランジス
タの第２ゲート絶縁膜、１１２は例えばＰ等の不純物を
含む多結晶シリコンからなる厚さ３０００オングストロ
ームの制御ゲート電極、１１３は金属配線と各部の絶縁
膜を行う例えば厚さ１．０μmのＢＰＳＧ等からなる金
属配線層間膜、１１４はコンタクト孔、１１５は例えば
厚さ１．０μmのＡl等からなる金属配線、１１６は例え
ば厚さ６０００オングストロームのシリコン酸化膜から
なるフィールド絶縁膜である。

【００３５】第２の選択用の基板トランジスタのゲート
電極１０６は、セルアレイ内では図９に示すように行毎
に接続されていて選択線となる。また、第１の選択用の
基板トランジスタのゲート電極４はセルアレイ内では図
９に示すように行毎に接続されていて第２のワード線と
なる。更に、制御ゲート電極１１２はセルアレイ内では
図９に示すように行毎に接続されていて第１のワード線
となる。またフィールド絶縁膜１６は各トランジスタの
不純物拡散１０２ａ，１０２ｃを列毎に分離している。

【００３６】本実施例は半導体基板１０１上に設けられ
た第２の選択用の基板型トランジスタと、この第２の選
択用の基板型トランジスタに直列に接続された本発明に
よる複数の薄膜メモリ型トランジスタに加えて、この薄
膜メモリ型トランジスタのそれぞれに並列に第１の選択
用の基板型トランジスタを接続している。しかも薄膜メ
モリ型トランジスタを平面的なセル占有面積の増加を防
ぐために、第１の選択用の基板型トランジスタの上部に
積層して設けたことが特徴である。そのために、薄膜メ
モリ型トランジスタは本実施例では、例えば絶縁膜上の
多結晶シリコンによるソース・ドレイン電極、チャンネ
ル領域およびその上部の第１ゲート絶縁膜１０９、浮遊
ゲート電極１１０、第２ゲート絶縁膜１１１、制御ゲー
ト電極１１２から構成されている。また、ソース・ドレ
イン電極、チャンネル領域は列毎に絶縁分離されてい
る。この直列トランジスタ群のドレイン電極には、コン
タクト孔１１４が開孔されていて、ビット線となる金属
配線１１５が接続されている。また、直列トランジスタ
群のソース電極は各群で共通に接続されていて、ソース
拡散層配線を構成している。

【００３７】次に本実施例の動作について図１６の等価
回路図を用いて説明する。符号Ｑ^Si，j（i＝１〜２，j
＝１〜６）は第１の選択用トランジスタであり、符号Ｑ
^Mi，j（i＝１〜２，j＝１〜６）はメモリトランジスタ
である。メモリトランジスタＱ^Mi，jと第１の選択用ト
ランジスタＱ^Si，jはそれぞれ対をなし、これらの対が
３対直列に接続されていて、例えばＱ^M1，1，Ｑ^M1，2，
Ｑ^M1，3とＱ^S1，1，Ｑ^S1，2，Ｑ^S1，3からなる１つの群
をなす。メモリセルアレイはこの群を行列状に配置して
得られる。ただし図９の平面図ではソース拡散層配線お
よびビット線コンタクト１１４を２つの群で共有するよ
うに折り返しにレイアウト配置したようになっている。
メモリトランジスタの制御ゲート電極１１２は各行毎に
第１のワード線Ｘi（i＝１〜６）に、また第１の選択用
トランジスタのゲート電極１０４は各行毎に第２のワー
ド線Ｚi（i＝１〜６）に接続されている。直列に接続さ
れたトランジスタ群のドレイン電極１０２ａは列毎にビ
ット線Ｙi（i＝１〜２）に接続されており、一方、ソー
ス電極１０２ｂは共通にソース線Ｓに接続されている。
さらに、第２の選択用トランジスタのゲート電極１０６
は行毎に接続していて選択線Ｃi（i＝１〜２）を構成し
ている。表１は書き込みモードにおける代表的なメモリ
トランジスタを選択した場合の各ワード線，各ビット
線，各選択線，ソース線のバイアス電位を示す。ここで
表中の数値の単位はいずれもボルト（Ｖ）である。

【００３８】

【表１】

【００３９】ただし、本発明での書き込みとは浮遊ゲー
ト電極に電子を注入することによって、メモリトランジ
スタのしきい値電圧を増大させることをいう。この例で
の書き込みはチャンネル電流によるホットエレクトロン
注入を利用している。例えば、Ｑ^M1，1を書き込む場合
には、このメモリトランジスタＱ^M1，1のドレイン電極
にはビット線Ｙ1より第２の選択用トランジスタＱ^c1を
介して６Ｖ、制御ゲート電極には第１のワード線Ｘ1よ
り１０Ｖが供給される。一方、このメモリトランジスタ
と対をなし並列に接続された第１の選択用トランジスタ
のゲート電極には、第２のワード線より０Ｖが供給され
てこのトランジスタはオフする。したがって、このビッ
ト線Ｙ1よりドレイン電極に供給された電圧による電流
の経路は、メモリトランジスタＱ^M1，1を通る経路のみ
となる。

【００４０】一方、このメモリトランジスタＱ^M1，1が
属する群の他の直列に接続されたメモリトランジスタＱ
^M1，2，Ｑ^M1，3の制御ゲート電極は、第１のワード線Ｘ
2，Ｘ3によりすべて０Ｖに固定される。また他の第１の
選択用トランジスタＱ^S1，2，Ｑ^S1，3のゲート電極には
第２のワード線Ｚ2，Ｚ3より１０Ｖが供給され、このト
ランジスタはオンする。よって、選択されたメモリトラ
ンジスタＱ^M1，1のソース電極はこの選択トランジスタ
Ｑ^S1，2，Ｑ^S1，3を介して、接地電位のソース線に接続
される。こうしてビット線Ｙ1からソース線にチャンネ
ル電流が流れて、メモリトランジスタＱ^M1，1のチャン
ネル部にホットエレクトロンが生じて浮遊ゲート電極に
電子が注入される。選択された同一群内のメモリトラン
ジスタＱ^M1，2，Ｑ^M1，3は制御ゲート電極に供給されて
いる電圧が０Ｖであり、ソース・ドレイン電極間に電位
差がわずかしか生じないため書き込まれない。同様にメ
モリトランジスタＱ^M1，2を書き込むときは、第２の選
択用トランジスタのゲート電極に選択線Ｃ1より１０Ｖ
を供給し、ドレイン電極にビット線Ｙ1より６Ｖを供給
し、同一群内の他のメモリトランジスタＱ^M1，1，Ｑ
^M1，3の制御ゲート電極に第１のワード線Ｘ1，Ｘ3より
０Ｖを供給し、他の第１の選択用トランジスタＱ^S1，
1，Ｑ^S1，3のゲート電極に第２のワード線Ｚ1，Ｚ3より
１０Ｖを供給し、選択されたメモリトランジスタＱ^M1,2
の制御ゲートに第１のワード線より１０Ｖを供給し、こ
の選択されたメモリトランジスタＱ^M1，2と対をなして
いる第１の選択用トランジスタのゲート電極に、第２の
ワード線Ｚ2より０Ｖを供給する。このようにすれば、
選択されたメモリトランジスタＱ^M1，2と対をなす第１
の選択用トランジスタＱ^S1，2は、このメモリトランジ
スタをバイパスする径路を遮断し、他の第１の選択用ト
ランジスタＱ^S1，1，Ｑ^S1，1は非選択メモリトランジス
タＱ^M1，1，Ｑ^M1，3をバイパスする径路を形成するの
で、選択されたメモリトランジスタＱ^M1，2のみにソー
ス・ドレイン間にチャンネル電流が流れる。こうして、
チャンネル部にホットエレクトロンが生じ、選択された
メモリトランジスタＱ^M1，2の浮遊ゲートに電子か注入
される。このとき、第１の選択用トランジスタＱ^S1，
1，Ｑ^S1，3はビット線Ｙ1〜ソース線Ｓ間のトランスフ
ァーゲートとして働く。

【００４１】Ｑ^M1，5で代表される同一ビット線Ｙ1に接
続されている他のメモリトランジスタ群の誤書き込み・
誤消去を防止するために、他のトランジスタ群に接続さ
れている第１のワード線Ｘ4〜Ｘ6、第２のワード線Ｚ4
〜Ｚ6および選択線Ｃ2はすべて０Ｖに固定される。この
ためメモリトランジスタＱ^M1，4，Ｑ^M1，5，Ｑ^M1，6を
通るチャンネル電流は生じず書き込みが起きない。同一
ワード線に接続されているメモリトランジスタ、例えば
Ｑ^M1，1とＱ^M2，1の選択書き込みは、ビット線電圧によ
って実現される。すなわちＱ^M2，1の書き込み時はビッ
ト線Ｙ1を０ＶにすることによってＱ^M1，1のソース・ド
レイン間電位差を０Ｖにすれば書き込みは行われない。
またビット線Ｙ1を開放状態にしても同様にチャンネル
電流は流れないので書き込みは行われない。

【００４２】続いて消去モードについて説明する。表
２，表３に消去状態の各ビット線，各ワード線，ソース
線の電位の例を示す。表中の単位はいずれもボルト
（Ｖ）である。ここで本発明の消去とは浮遊ゲート電極
から電子を放出し、メモリトランジスタのしきい値電圧
を減少させることをいう。

【００４３】

【表２】

【００４４】

【表３】

【００４５】この例での消去はＦ−Ｎ電子トンネリング
を利用している。これは、ソース・ドレイン領域もしく
はどちらか一方に、例えば２０Ｖ等の高電圧を制御ゲー
ト電極に例えば０Ｖ等の低電圧を印加した場合、浮遊ゲ
ート電極からソースまたはドレイン領域に向かう第１ゲ
ート絶縁膜中の電界が強くなり、第１ゲート絶縁膜を介
してＦ−Ｎトンネリング現象が起こり電子の放出が起こ
る性質を利用している。消去については表２，表３に示
すようにビット線側からもソース線側からも可能であ
る。まず最初にソース側から消去を行う場合について説
明する。

【００４６】一括消去の場合は、メモリトランジスタの
選択性がなく、全ての第１のワード線Ｘ1〜Ｘ6を０Ｖ
に、全ての第２のワード線Ｚ1〜Ｚ6を２０Ｖに、全ての
選択線Ｃ1，Ｃ2を０Ｖにする。このとき、全てのメモリ
トランジスタＱ^Mi，j（i＝１〜２，j＝１〜６）のソー
ス線側の、付随的にはドレイン側の不純物拡散層電位
は、高電位になるので浮遊ゲート電極電子が放出され消
去される。ワード線を選択して消去する場合は、選択し
た第１のワード線のみを０Ｖにして、他の全ての第１の
ワード線および全ての第２のワード線を２０Ｖにする。
また、選択線Ｃ1，Ｃ2は０Ｖにし、ビット線Ｙ1，Ｙ2か
ら各トランジスタ群を切り離す。ソース線には２０Ｖの
高電圧を印加してあるので、この結果、選択されたワー
ド線以外では浮遊ゲート電極とソース・ドレイン電極間
での電界が小さくなるのでＦ−Ｎ電子トンネリング現象
が起きないので消去されない。このようにして選択され
た第１のワード線に接続されたメモリトランジスタのみ
が消去される。ビット線側から消去する場合は、その電
圧が印加される不純物拡散層がソース領域からドレイン
領域に入れかわるだけで、その他の前述した動作と同様
になる。

【００４７】図１７と図１８はこれらの書き込み・消去
モードにおけるメモリトランジスタのしきい値電圧の変
化を示している。書き込みが行われた場合、しきい値電
圧は浮遊ゲート電極に電子が注入されることにより上昇
する。これより例えば制御ゲート電極に０Ｖが印加され
てもチャンネル電流は流れない。反対に消去が行われた
場合、しきい値電圧は浮遊ゲート電極から電子が放出さ
れることにより減少する。これにより例えば制御ゲート
電極に０Ｖが印加されてもチャンネル電流が流れる。図
１８はメモリトランジスタのしきい値電圧の時間に対す
る変動を示している。尚、ここで消去とは電気的に行う
方法のみ説明しているが、例えば紫外線照射による一括
消去でもよい。続いて読み出しモードの説明を表４を参
照して行う。表中の単位はいずれもボルト（Ｖ）であ
る。

【００４８】

【表４】

【００４９】Ｑ^M2，1を選択されたメモリトランジスタ
として説明する。選択されたメモリトランジスタＱ^M2，
1の制御ゲート電極に第１のワード線より０Ｖを、また
Ｑ^M2，1と対をなしている第１の選択用トランジスタＱ^S
2，1のゲート電極に第２のワード線より０Ｖを印加して
Ｑ^S2，1のチャンネルをオフし、Ｑ^M2，1のチャンネル部
のみを電流径路とする。この選択されたメモリトランジ
スタＱ^M2，1が属するトランジスタ群の他の第１の選択
用トランジスタＱ^S2，2，Ｑ^S2，3のゲート電極をすべて
５Ｖにしてオン状態にし、トランスファーゲートとして
ビット線Ｙ2から選択されたメモリトランジスタＱ^M2，1
のドレイン電極までの電流径路および選択されたメモリ
トランジスタＱ^M2，1からソース線Ｓまでの電流径路を
つくる。この結果、選択されたメモリトランジスタＱ
^M2，1が書き込み状態でしきい値電圧が０Ｖ以上であれ
ば、選択されたメモリトランジスタＱ^M2，1の制御ゲー
ト電極の電位は０Ｖとなっているので、このメモリトラ
ンジスタＱ^M2，1によって、ビット線Ｙ2からソース線Ｓ
への電流径路は遮断され電流が流れない。反対に選択さ
れたメモリトランジスタＱ^M2，1が消去状態でしきい値
電圧が０Ｖ以下であれば、Ｑ^M2，1を介してビット線Ｙ2
からソース線Ｓに電流が流れる。このように、選択した
メモリトランジスタの消去，書き込みの状態がビット線
からの電流のそれぞれ“有”，“無”に対応していて、
この電流をビット線に接続したセンスアンプ等で検出す
ることによって、データの“０”，“１”に対応させて
情報を記憶する。

【００５０】さて、ここで非選択メモリトランジスタの
制御ゲート電極は０Ｖでも５Ｖでもよい。なぜなら、こ
のメモリトランジスタは対になっている第１の選択用ト
ランジスタの存在によって、トランスファーゲートとし
ての働きをする必要がないからである。また本発明では
読み出し時の非選択メモリトランジスタのしきい値電圧
も同様の意味から、どの様な値であってもよい。要する
に、第１の選択用トランジスタのしきい値電圧が、第２
のワード線に印加された電圧よりも低ければ、この第１
の選択用トランジスタがトランスファーゲートとして働
き、本装置の読み出し機能が動作するのである。選択さ
れたメモリトランジスタが属していないトランジスタ群
の第１のワード線と第２のワード線および選択線はすべ
て０Ｖに固定される。このため、ビット線からこのトラ
ンジスタ群を通る電流径路は遮断される。このため他の
トランジスタ群の全てのメモリトランジスタのしきい値
電圧が０Ｖ以下であっても動作に影響がない。

【００５１】前述した読み出しモードの他に、同一の第
１のワード線に接続されるメモリトランジスタを並列に
読み出すことも可能である。例えばＱ^M1，1とＱ^M2，1を
同時に読み出すことで代表される。つまりビット線Ｙ1
とビット線Ｙ2を別々のセンスアンプに接続して、それ
ぞれの電流に応じてデータを出力すればよい。ところで
選択線の存在は次のような効果を与える。第１に書き込
み時に非選択メモリトランジスタを通して流れる寄生リ
ーク電流が第２の選択用トランジスタによって遮断でき
るために、効率的な書き込みが可能になる。この結果、
書き込み時と消去時のメモリトランジスタのしきい値電
圧の変動幅を広く設定できる。第２にビット線に接続さ
れる不純物拡散層を各トランジスタ群の第２の選択用ト
ランジスタのドレイン拡散層のみとすることができるの
で、ビット線容量を小さくすることができる。

【００５２】以上説明したように本実施例は、本発明に
よる薄膜メモリトランジスタと第１の選択用トランジス
タが並列に接続されて１つの対を構成し、さらにこの対
が複数直列に接続されていて、かつこのメモリトランジ
スタおよび第１の選択用トランジスタの対とビット線間
に第２の選択用トランジスタが設けられている。さらに
メモリトランジスタが第１の選択用トランジスタ上部に
積層して設けられている。これらのことより以下に述べ
るような効果がある。（１）選択的書き込み時において中間電位を設定する必
要がなく、２つの値の電圧設定でよい。したがって、周
辺回路、制御回路の設計が容易である。（２）過書き込み・過消去の問題を起こさない。これは
メモリトランジスタのしきい値電圧の変動に上限・下限
の制限がないということを意味する。このため、書き込
み・消去時のメモリトランジスタのしきい値電圧の変動
差が大きくとれる。したがって、周辺回路、特に書き込
み系の制御回路の設計が単純でかつ容易である。また、
メモリトランジスタ製造時の変動要因による書き込み特
性の差が生じても、許容範囲が広いので高い製造歩留ま
りを有する。（３）書き込みにホットエレクトロン注入を使用するこ
とができる。このため消去時に比べ、書き込み時の非選
択メモリトランジスタの第１ゲート絶縁膜中の電界を小
さくすることができる。このため書き込み時に同一ワー
ド線に接続された非選択メモリトランジスタの誤書き込
みを容易に防止することができる。また書き込み後のメ
モリトランジスタのしきい値電圧も制御ゲート電極の電
圧を例えば０Ｖ等の低電圧で行うことができるため、書
き込み時の制御ゲート電極の電圧が低く、第１のワード
線を駆動するデコーダには高耐圧の接合を有する高耐圧
トランジスタを使用する必要がなくなり、デコーダの設
計が容易になる。（４）書き込みをＦ−Ｎ電子トンネリングで行う必要が
なく、かつ消去をＦ−Ｎ電子トンネリングで行うこと以
外、アバランシェ・ブレークダウンや紫外線照射で行う
ことも可能であることから、メモリトランジスタの第１
ゲート絶縁膜に例えば１３０⌒などの比較的厚いシリコ
ン酸化膜を使用することも可能である。このためメモリ
トランジスタの第１ゲート絶縁膜の製造時の制御が容易
でかつ製造歩留まりも高い。（５）書き込み時のドレイン電圧が低く、第１ゲート絶
縁膜中の電界が弱いので、既書き込みデータに対する書
き込み時の誤消去も起きにくい。このため、直列に接続
されたメモリトランジスタ群のうちの書き込み順序に制
限がない。このため周辺回路の設計が容易である。（６）ワード消去、ワード書き込みが可能である。つま
り特定のワード線の情報のみを書き換えることができ
る。そのため全ビット消去、全ビット書き込みを行わな
いで記憶データの更新が可能である。これは、プログラ
ム時間の大幅な短縮ができ、随時蓄積データのプログラ
ム記憶に対し適している。（７）各第１の選択用トランジスタの上部にそれと対を
なしている薄膜メモリトランジスタが積層して設けられ
ているために、セル面積はトランジスタ１個分ですむ。
また対になったセルトランジスタが直列に接続されてい
るため、セルに対するビット線コンタクトの数が少なく
てよい。このため同一設計ルールでも実質的なセル面積
が、図５〜図７に示した例より小さくすることができ
る。このように本実施例は本発明によるメモリトランジ
スタを使ってより大きな効果を発揮することができてい
る。

【００５３】図１９は第５実施例の構造を示す断面図で
ある。図１９は図１０に対応する構造断面図である。こ
の実施例の特徴は第４実施例の上に直列接続された薄膜
メモリトランジスタ及び選択用薄膜トランジスタからな
るトランジスタ群を積層して高集積化したことにある。
従って上層の選択用トランジスタは薄膜トランジスタと
なる。等価回路図を図２０に示す。動作原理は第４実施
例と同様であり、上層及び下層のワード線、選択線が独
立に選択される。ここで１１７は上層，下層のメモリト
ランジスタ群を絶縁する層間絶縁膜、１０８ｃは上層部
薄膜トランジスタ及び薄膜メモリトランジスタの不純物
拡散層、１１８は上層選択用薄膜トランジスタのチャン
ネル領域、１０３ａは上層薄膜トランジスタのゲート絶
縁膜、１０４ａは上層薄膜トランジスタのゲート電極、
１０７ｂは上層トランジスタ層間絶縁膜である。以下は
上層薄膜メモリトランジスタを構成するチャンネル領域
１０８ｂ、第１のゲート絶縁膜１０９ａ、浮遊ゲート電
極１１０ａ、第２のゲート絶縁膜１１１ａ、制御ゲート
電極１１２ａであり、これは下層薄膜メモリトランジス
タの構成材料と同様にして形成できる。１１３は金属配
線１１５との絶縁を行う層間膜、１１４はコンタクト
孔、１１６はコンタクト孔に埋め込まれた導電材料でビ
ット線である金属配線１１３とメモリアレイ構成単位群
のドレイン電極１０２ａ及び１０８ａとの接続をとる。
なおこの例ではトランジスタ群は２層しか積層されてい
ないが原理的には何層でも積層することは可能である。
このように、本実施例はトランジスタ群の積層化により
第４実施例の特徴を生かしながらさらに高集積化できる
という利点を有している。

【００５４】

【発明の効果】以上説明したように本発明は、浮遊ゲー
ト電極を有するメモリトランジスタを半導体薄膜上に形
成することにより、種々の装置へ応用することができ、
それぞれにおいて効果を発揮することができる。この効
果をまとめると以下のようになる。１．不純物拡散層容量を小さくできる。２．基板電極への接合リーク電流流出がない。３．高電圧印加によるブレークダウン電流、チャンネル
リーク電流の基板電極への電流流出がない。４．基板をバイアスしてもメモリトランジスタのしきい
値変動が少ない。５．能動領域をチャンネル部パターニング幅そのもので
決定でき、素子分離が容易である。６．メモリトランジスタを積層して形成することが可能
で容易に高集積化できる。

【図面の簡単な説明】

【図１】第１実施例の断面図である。

【図２】第１実施例の他の断面を示す断面図である。

【図３】第２実施例の断面図である。

【図４】第２実施例の他の断面を示す断面図である。

【図５】第１実施例で構成したメモリアレイの平面図で
ある。

【図６】図５のＡ−Ａ’線断面図である。

【図７】図５のＢ−Ｂ’線断面図である。

【図８】第３実施例の断面図である。

【図９】第４実施例の平面図である。

【図１０】図９のＡ−Ａ’線断面図である。

【図１１】図９のＢ−Ｂ’線断面図である。

【図１２】第４実施例の工程を示す断面図である。

【図１３】第４実施例の工程を示す断面図である。

【図１４】第４実施例の工程を示す断面図である。

【図１５】第４実施例の工程を示す断面図である。

【図１６】第４実施例でメモリセルアレイを形成した等
価回路図である。

【図１７】第４実施例のしきい値−電流特性を示すグラ
フである。

【図１８】第４実施例のしきい値の経時変化を示すグラ
フである。

【図１９】第５実施例を示す断面図である。

【図２０】第５実施例の等価回路図である。

【図２１】従来例の断面図である。

【図２２】従来例の異なる断面を示す断面図である。

【図２３】従来例でアレイを形成したときの等価回路図
である。

【符号の説明】

１，１０１半導体基板、２ａ，２ｂ，１０２ａ，１０２ｂ，１０２ｃ基板上の
不純物拡散層３，３ａ，３ｂ，１０９，１０９ａメモリトランジス
タ第１のゲート絶縁膜４，４ａ，４ｂ，１１０，１１０ａメモリトランジス
タ浮遊ゲート電極５，５ａ，５ｂ，１１１，１１１ａメモリトランジス
タ第２のゲート絶縁膜６，６ａ，６ｂ，１１２，１１２ａメモリトランジス
タ制御ゲート電極７，１１３金属配線層間絶縁膜８，１１６基板上の素子分離絶縁膜９基板上絶縁膜１０ａ，１０ｂ，１０８ａ，１０８ｃ半導体薄膜不純
物拡散層１１，１０８ｂメモリトランジスタ薄膜チャンネル領
域１２制御ゲート下絶縁膜１３ゲート電極保護膜１４シリサイデーション層１５半導体薄膜側壁チャンネル防止用側壁絶縁膜、１６ソース配線１７，１１４ビット線コンタクト孔１８，１１５金属配線１９，１１６コンタクト埋込導電体１０４第１の選択用基板トランジスタゲート絶縁膜１０５第２の選択用基板トランジスタのゲート絶縁膜１０６第２の選択用基板トランジスタゲート電極１０７，１１７，１１７ｂトランジスタ層間絶縁膜１１８選択用薄膜トランジスタチャンネル領域

Claims

【特許請求の範囲】

【請求項１】半導体基板上方に形成された浮遊ゲート
電極と、浮遊ゲート電極上方に設けられた制御ゲート電
極とを有する不揮発性半導体記憶装置において、半導体
基板の主面を被う第１絶縁膜と、該第１絶縁膜上の半導
体膜中に形成されたソース領域とチャンネル領域とドレ
イン領域と、チャンネル領域上の第１ゲート絶縁膜と、
該第１ゲート絶縁膜上に設けられた上記浮遊ゲートと、
該浮遊ゲート上に形成された第２ゲート絶縁膜と、第２
ゲート絶縁膜上に設けられた上記制御ゲート電極を含む
薄膜メモリトランジスタを備えた不揮発性半導体記憶装
置。
【請求項２】上記チャンネル領域と上記浮遊ゲート電
極は自己整合的に重畳し、端部は実質的に一致している
請求項１記載の不揮発性半導体記憶装置。
【請求項３】上記浮遊ゲート電極及び上記チャンネル
領域の側面を被う上記第１及び第２ゲート絶縁膜より厚
い側壁絶縁膜を更に有する請求項２記載の不揮発性半導
体記憶装置。
【請求項４】上記薄膜メモリトランジスタを行列状に
配したメモリセルアレイと、上記薄膜メモリトランジス
タの列毎に設けられ各ドレイン領域に共通して接続され
たビット線と、上記薄膜トランジスタの行毎に設けられ
各制御ゲート電極に共通して接続されたワード線と、薄
膜メモリトランジスタのソースに共通して接続されたソ
ース線を更に有する請求項２または３記載の不揮発性半
導体記憶装置。
【請求項５】上記半導体基板の表面部に形成されたソ
ース領域及びドレイン領域と、該ソース領域とドレイン
領域との間に設けられたチャンネル領域と、チャンネル
領域を被う第３ゲート絶縁膜と、第３ゲート絶縁膜上の
浮遊ゲート電極と、該浮遊ゲート電極を被う第４ゲート
絶縁膜と、第４ゲート絶縁膜上の制御ゲート電極とを含
む基板メモリトランジスタを更に有し、該基板メモリト
ランジスタを被う第２絶縁膜上に上記薄膜メモリトラン
ジスタを設けた請求項１または２記載の不揮発性半導体
記憶装置。
【請求項６】上記基板メモリトランジスタ上方に設け
られた上記薄膜メモリトランジスタ上に第３絶縁膜と薄
膜トランジスタの積層体を更に１層または１層以上設け
た請求項５記載の不揮発性半導体記憶装置。
【請求項７】浮遊ゲート電極及び制御ゲート電極を有
するメモリ用電界効果トランジスタと第１の選択用電界
効果トランジスタを並列に接続した対を１単位とし複数
単位を直列に接続したトランジスタ群の端部に少なくと
も１以上の第２の選択用電界効果トランジスタを直列に
接続してメモリセルアレイ構成群とし、該メモリセルア
レイ構成群を行列状に配列したメモリセルアレイと、前
記メモリ用電界効果トランジスタの制御ゲート電極を各
行毎に接続した第１のワード線と、前記第１の選択用電
界効果トランジスタのゲート電極を各行毎に接続した第
２のワード線と、前記第２の選択用電界効果トランジス
タのゲート電極を行毎に接続した選択線と、前記メモリ
セルアレイ構成群のドレイン電極を各列毎に接続したビ
ット線と、前記メモリセルアレイ構成群のソース電極を
共通に接続したソース線とを備えた不揮発性半導体記憶
装置において、前記メモリ用電界効果トランジスタのチ
ャンネル部が半導体基板の所定の領域に設けられた前記
第１の選択用電界効果トランジスタのゲート電極の上部
に積層して設けられていることを特徴とする不揮発性半
導体記憶装置。
【請求項８】上記メモリセルアレイを被う層間絶縁膜
上に設けられた半導体膜を半導体基板として上記メモリ
セルアレイと同一構成の他のメモリセルアレイを形成
し、該他のメモリセルアレイを上記メモリセルアレイの
上方に積層した請求項７記載の不揮発性半導体記憶装
置。