JPH01137496A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は不揮発性半導体記憶装置に関し、特に情報を
不揮発的に記憶するフローティングゲート型電界効果ト
ランジスタのソース抵抗を低減して、少なくとも情報の
読出時におけるソース電位の浮き上がりを防止し、それ
により確実に情報の読出（および書込）を行なえる回路
構成に関する。

［従来の技術］ 情報を不揮発的に記憶する記憶装置が従来から知られて
いる。このような不揮発性半導体記憶装置における記憶
素子としては、情報に応じた電荷を保持するフローティ
ングゲートを備えた電界効果トランジスタが一般に用い
られている。

第５図は従来から用いられている不揮発性半導体記憶装
置の全体の概略構成を示す図である。第５図において、
従来の不揮発性半導体記憶装置は、情報を不揮発的に記
憶するためのメモリセルが複数個行列状に配列されたメ
モリセルアレイ１と、外部から与えられるアドレス信号
を受けて内部アドレス信号を発生するアドレスバッファ
２と、アドレスバッファ２からの内部行アドレスをデコ
ードしてメモリセルアレイ１から対応する行を選択する
ための信号を発生するＸデコーダ３と、アドレスバッフ
ァ２からの内部列アドレス信号を受けてデコードしてメ
モリセルアレイ１から対応する列を選択するための信号
を発生するＸデコーダ４ど、Ｘデコーダ４からの列アド
レスデコード信号に応答してメモリセルアレイ１の選択
された列を選択的に入出力部に接続するためのＹゲート
５と、Ｙゲート５を介して選択された列に接続されて、
選択されたメモリセルへの情報の書込／読出を行なうた
めの（センスアンプ十人出力バッファ＋書込回路）６と
、記憶装置の動作モードを制御するための信号（チップ
イネーブル信号ＣＥ、アウトプットイネーブル信号ＯＥ
など）を発生する制御信号発生回路７と、制御信号発生
回路７からの動作モード指示信号に応答して高圧Ｖｌ）
１）または電源電位Ｖｃｃのいずれかを発生してＸデコ
ーダ３へ与えるＶ　ｐ　ｐ　／　Ｖ　ｃ　ｃ切換回路８
と、制御信号発生回路７からの動作モード指示信号に応
答して第２の高圧ｖｐｐ’　または電源電位Ｖｃｃのい
ずれかを発生してＸデコーダ４へ与えるＶｐｐ’／Ｖｃ
ｃ切換回路９とから構成される。

Ｖｐｐ／Ｖｃｃ切換回路８からの電位は、Ｘデコーダ３
を介して選択された行へ伝達される。−方、Ｖｐｐ’／
Ｖｃｃ切換回路９で発生される電圧ｖｐｐ’またはＶｃ
ｃはＸデコーダ４を介してＹゲート５へ与えられる。（
センスアンプ＋書込回路十人出力バッファ）６は、制御
信号発生回路７からの動作モード指示信号に応答して、
Ｙゲート５を介して選択された列へ書込モード時には書
込高圧ｖｐｐ’を与え、一方、読出モード時には選択さ
れた列の情報をＹゲート５を介して受けてセンスアンプ
で増幅したデータＤを出力する。すなわち、書込モード
時には書込回路が活性化され、読出モード時にはセンス
アンプが活性化される。

第６図は第５図に示されるメモリセルアレイ部およびＹ
ゲート部の構成を具体的に示す図である。

第６図において、メモリセルアレイ１は、行および列状
に配列され、各々が情報を不揮発的に記憶するためのフ
ローティングゲートを有する電界効果トランジスタから
なるメモリトランジスタＭＴ’　Ｉ＋　〜Ｍ　Ｔ　ｒ　
１　ｎ、−１ＭＴ　ｒｍ　、　〜ＭＴ　ｒｌｌｌｏを有
する。１行のメモリトランジスタのコントロールゲート
にはＸデコーダ３からの対応するコントロールゲート選
択信号６１〜Ｇｍが与えられる。すなわち第１行のメモ
リトランジスタＭＴｒ１、〜ＭＴｒ、ｎのコントロール
ゲートにはワード線ＷＬＩが接続され、Ｘデコーダ３か
らのコントロールゲート選択信号Ｇ１が伝達される。第
２行目のメモリトランジスタＭＴｒｚ、〜ＭＴｒ２゜の
コントロールゲートにはワード線ＷＬ２が接続され、こ
のワード線ＷＬ２上にはＸデコーダ３からのコントロー
ルゲート選択信号Ｇ２が伝達される。同様にして、第ｍ
行口のメモリトランジスタＭＴｒｌｌｌ、〜ＭＴｒ１．
Ｉｎのコントロールゲートにはワード線ＷＬｍが接続さ
れ、このワード線ＷＬｍにはＸデコーダ３からのコント
ロールゲート選択信号Ｇｍが伝達される。

１列のメモリトランジスタのドレインはそれぞれ１本の
ドレイン線に接続される。すなわち、第１列のメモリト
ランジスタＭＴｒ、、’　　〜ＭＴｒｌ１１、はドレイ
ン線Ｄ１に共通に接続され、第２列目のメモリトランジ
スタＭＴｒ、２〜ＭＴｒｌ１１２のドレインは共通にド
レイン線Ｄ２に接続される。

同様にして、第ｎ列目のメモリトランジスタＭＴ「、ｎ
−ＭＴｒｌｌｌｎのドレインは共通にドレイン線Ｄｎに
接続される。ドレイン線Ｄ１〜Ｄｎと平行して各メモリ
トランジスタのソースを接地電位に接続するために、複
数個のメモリトランジスタ（図においてはｎ個）ずつ、
接地電位に接続されるソース線Ｓ１、Ｓ２が設けられる
。

ドレイン線Ｄ１〜Ｄｎの各々はＹゲート５に含まれるＹ
ゲートトランジスタＴｒ、〜Ｔ「。の各々に接続される
。ＹゲートトランジスタＴｒ＋〜Ｔｒｎの各々のゲート
にはＹデコーダ４からのＹゲート選択信号Ｙ１〜Ｙｎが
それぞれ与えられる。

これによりＹデコーダ４からのＹゲート選択信号に応答
して１つのＹゲートトランジスタが導通状態となり、１
本のドレイン線がＹゲート５を介して（センスアンプ＋
Ｉ１０バッファ＋書込回路）６に接続される。ここで第
６図においてＲで示される抵抗は、通常、メモリトラン
ジスタはソースおよびドレイン拡散領域を有する電界効
果トランジスタであり、そのソース拡散領域が有する抵
抗を示している。このソース拡散領域については後述す
る。

第７Ａ図および第７Ｂ図はメモリトランジスタの平面配
置および断面構造を示す図である。第７Ａ図はその平面
配置を示し、第７Ｂ図は第７Ａ図における線Ａ−Ａに沿
った断面構造を示す。

第７Ａ図に示されるように、ドレイン線Ｄ１〜Ｄｎと平
行にソース線Ｓ１．Ｓ２が設けられ、このソース線Ｓｌ
、Ｓ２およびドレイン線Ｄ１〜Ｄｎと直交するようにワ
ード線ＷＬが設けられる。

ソース線Ｓｌ、Ｓ２はそれぞれコンタクト孔２１を介し
てソース拡散領域２０と接続される。ソース拡散領域２
０は１行のメモリトランジスタに対して共通に設けられ
る構成となっている。また、ドレイン線Ｄ１〜Ｄｎの各
々はコンタクト孔２６を介してドレイン拡散領域２５と
接続される。ワード線ＷＬはメモリセルのコントロール
ゲートＣＧを兼ねており、ワード線ＷＬ下のメモリトラ
ンジスタのチャネル領域上にはフローティングゲートＦ
Ｇが形成される。

第７Ｂ図に見られるように、１個のメモリトランジスタ
は通常たとえばｐ型半導体基板１００上の所定領域に各
々形成されるソースとなるＮ＋型不純物領域２０とドレ
インとなるＮ生型不純物領域２５とから構成される。ド
レインとなるＮ＋不純物領域２５は２つのメモリトラン
ジスタにより共有される。ドレインとなるＮ＋型不純物
領域２５はたとえばアルミニウムからなるドレイン線り
に接続される。Ｎ十型不純物領域２０とＮ生型不純物領
域２５との間のチャネル領域上には電荷を蓄積するため
のフローティングゲートＦＣと、電荷のフローティング
ゲートへの注入および読出動作を制御するための信号が
与えられるコントロールゲートＣＧとが設けられる。通
常、この種の電気的にプログラム可能な読出専用メモリ
（以下、単にＥＦＲＯＭと称す）においては、書込時に
はコントロールゲートＣＧに高電圧ｖｐｐ、　　ドレイ
ン不純物領域２５に第２の高電圧Ｖｐｐ’　　（ただし
Ｖｐｐ＞Ｖｐｐ’　）が印加され、ソース不純物領域２
０は接地電位に接続される。これによりドレイン領域２
５近傍の高電界によりホットエレクトロンが発生しフロ
ーティングゲートＦＧヘアバランシエ注入される。通常
この状態をＥＦＲＯＭにおいては書込状態と称している
。このようにフローティングゲートＦＧに電子を注入し
た場合、メモリトランジスタのしきい値が高い方にシフ
トし、メモリトランジスタが導通状態となりにくくなる
。

また、ソース領域は不純物領域により構成されているた
め、固有の抵抗値Ｒを有している。次に、第５図ないし
第７Ｂ図を参照して従来の不揮発性半導体記憶装置にお
ける動作について説明する。

まずデータ書込動作について説明する。まず制御信号発
生回路７からの信号によりこの不揮発性半導体記憶装置
が書込モードに設定され、これによりＶｐｐ／Ｖｃｃ切
換回路８およびＶｐｐ’／Ｖｃｃ切換回路９はそれぞれ
高電圧ｖｐｐおよびＶｐｌ）’を発生する。同時に（セ
ンスアンプ十人出力バッファ＋書込回路）６は、制御信
号発生回路７からの書込モード指示信号に応答して、そ
こに含まれる人力バッファおよび書込回路がＹゲート５
に接続される。書込まれるべきデータは入力バッファへ
与えられる。外部アドレスが与えられ、アドレスバッフ
ァ２により内部行アドレスおよび内部列アドレスが与え
られると、Ｘデコーダ３およびＸデコーダ４は与えられ
たアドレス信号をデコードして対応する行および列を選
択する。Ｘデコーダ３は、選択されたワード線上へ高電
圧Ｖｐｐレベルの信号をコントロールゲート選択信号と
して伝達する。これにより選択された行に接続されるメ
モリトランジスタのコントロールゲートＣＧにｖｐｐの
高電圧が印加される。一方、Ｘデコーダ４により選択さ
れた列に対応するＹゲートトランジスタには、高電圧Ｖ
ｌ）Ｉ）’のＹゲート選択信号が伝達される。このとき
、（センスアンプ十人出力バッファ＋書込回路）６に含
まれる書込回路からは書込高電圧ｖｐｐ’が発生され（
すべてのメモリトランジスタは今、消去状態にある）、
Ｙゲート５の導通状態となったＹゲートトランジスタを
介してドレイン線上へ伝達される。今、説明の便宜上メ
モリトランジスタのフローティングゲートＦＣに電荷が
注入されている状態を論理“１”の状態、フローティン
グゲートＦＣに電荷が注入されていない状態を“０”の
状態とする。

書込まれるべきデータが“１”の場合には、書込回路か
ら高電圧Ｖｐｐ’　　（１０，５ボルト程度）が印加さ
れる。これにより、ドレイン線に書込用の高電圧Ｖｐｐ
’が印加されたメモリトランジスタにおいてはホットエ
レクトロンが発生し、コントロールゲートに印加された
高電圧ｖｐｐがドレイン領域との間で形成する電界に引
かれてフローティングゲートＦＧにアバランシェ注入さ
れる。

これにより、論理“１”の情報を有するメモリトランジ
スタのしきい値は高い方にシフトし、論理“１“が書込
まれた状態となる。この書込時においては、選択されて
いないドレイン線はそれに接続されているＹゲートトラ
ンジスタがオフ状態であるため、選択されたメモリセル
と同一のワード線に接続されるメモリトランジスタのオ
ン抵抗を介して（ここで同一ワード線につながるメモリ
トランジスタはそのコントロールゲートに書込高電圧ｖ
ｐｐが印加されているため、情報が書込まれているいな
いにかかわらずオン状態となっている）、そのメモリト
ランジスタのソース拡散領域を経由してソース線Ｓｌ、
Ｓ２と導通状態となり、接地電位に接続された状態とな
っている。上述の構成において、データを書込む前にお
いては、すべてのメモリセルは消去状態となっているた
め、論理′１＃を書込みたいメモリセルのみアクセスし
てフローティングゲートへの電荷の注入が行なわれる。

次に読出動作について説明する。このとき、制御信号発
生回路７から読出モード指定信号がＶｐｐ／Ｖｃｃ切換
回路８およびＶｐｐ’／Ｖｃｃ切換回路９へ与えられる
。これによりＶ　ｐ　ｐ　／　Ｖ　ｃＣ切換回路８およ
びＶｌ）Ｉ）’／Ｖｃｃ切換回路９は共にＶｃｃの電位
を発生してそれぞれＸデコーダ３およびＸデコーダ４へ
与える。外部アドレス信号に応答してＸデコーダ３が１
本のワード線を選択し、この選択されたワード線上へ電
源電位ＶＣＣレベルのコントロールゲート選択信号Ｇｉ
（ｉは１〜ｍのうちのいずれか）を伝達する。このとき
、論理“１”を記憶するメモリトランジスタ、すなわち
そのフローティングゲートに電荷が注入されたトランジ
スタはそのしきい値電圧が通常６ｖ程度にまで上昇して
おり、一方、電源電位Ｖｃｃレベルは通常５■程度にあ
るため、論理“１”を記憶するメモリトランジスタはオ
フ状態にある。一方、論理“０“を記憶するメモリトラ
ンジスタのしきい値電圧は通常１，５ｖ程度であるため
オン状態となっている。次に、Ｙデコーダ４は内部列ア
ドレス信号に応答してＹゲート選択信号Ｙｉ　（ｉは１
〜ｎのいずれか）を出力し、Ｙゲート５の対応するＹゲ
ートトランジスタＴｒｉをオン状態にする。これにより
選択された１本のドレイン線Ｄｉがセンスアンプおよび
出力バッファに接続される。ここで（センスアンプ十人
出力バッファ＋書込回路）６では、制御信号発生回路７
からの読出モード指示信号に応答してＹゲート５がセン
スアンプおよび出力バッファの経路に接続されている。

この読出モード時においては、（センスアンプ＋出力バ
ッファ）に含まれる読出電位発生回路から読出電位（通
常ＩＶ程度）が発生され、選択されたドレイン線Ｄｉ上
へＹゲート５のオン状態のＹゲートトランジスタを介し
て伝達される。これにより選択されたコントロールゲー
ト線（すなわちワード線）と選択されたドレイン線との
交点に位置するメモリトランジスタが“１゛の情報を有
している場合にはオフ状態となり、一方、選択されたメ
モリトランジスタが論理“０“の情報を有している場合
にはオン状態となり、オン状態のメモリトランジスタを
介して電流が流れる。この選択されたドレイン線に電流
が流れているか否かをセンスアンプで検出し、この結果
が出力バッファへ伝達されデータが読出されることにな
る。ここで、読出モード時においては、コントロールゲ
ートへ印加される電圧は”Ｗｉｉｉｍ位Ｖｃｃレベルと
書込モード時に印加される電位Ｖｐｐよりも低いので、
選択されたメモリトランジスタと同一ワード線に接続さ
れる非選択メモリトランジスタが論理″Ｏｍを記憶して
いる場合にはオン状態となり、このオン状態のメモリト
ランジスタを介して非選択のドレイン線はソース金属配
線Ｓｌ、Ｓ２と接続される。同一ワード線に接続される
非選択メモリトランジスタが情報“１”を記憶している
場合には、そのメモリトランジスタはオフ状態となるた
め、そのドレイン線はフローティング状態となっている
。

［発明が解決しようとする問題点］ 上述のように、従来の不揮発性半導体記憶装置において
は、データ書込時において、非選択のドレイン線はそれ
に接続されるＹゲートトランジスタがオフ状態にあるた
め、選択されたメモリトランジスタと同一ワード線に接
続されるメモリトランジスタのオン抵抗を介してそのオ
ン状態のメモリトランジスタのソース拡散領域に接続さ
れ、さらにソース金属配線（ソース線）Ｓｌ、Ｓ２と接
続され、接地電位に接続される。また同様に読出モード
時においては、メモリトランジスタのゲートに印加され
る電圧が書込モード時に印加されるそれよりも小さいた
め、選択されたメモリトランジスタと同一のワード線に
接続されるメモリトランジスタがフローティングゲート
に電荷が注入されていない状態、すなわち、論理“０“
を記憶している場合にはオン状態とな、す、このオン状
態のメモリトランジスタのオン抵抗を介して非選択ドレ
イン線はソース線Ｓｌ、Ｓ２と接続され、接地電位に接
続される。一方、選択されたメモリトランジスタと同一
ワード線に接続されるメモリトランジスタが論理“１″
を記憶している場合には、そのしきい電圧が６ｖ程度に
まで上昇しているため、オフ状態となり、そのメモリト
ランジスタに接続されるドレイン線はフローティング状
態にある・。ここで前述のように、メモリトランジスタ
は論理“１”を記憶している場合にはそのし１きい値電
圧は通常６ｖ程度にあり、論理“０°を記憶している場
合には通常そのしきい値電圧は１．５ｖ程度である。

ここでメモリトランジスタのソース電位について考えて
みる。メモリトランジスタのソース領域は通常シース金
属配線Ｓｌ、Ｓ２・・・により接地されているが、実際
にはこのソース配線Ｓｌ、Ｓ２までに存在するＮ＋型不
純物拡散領域によって抵抗が存在する。この状態を図面
を参照して説明する。

第８図はメモリトランジスタＭＴｒ、、およびメモリト
ランジスタＭＴｒ１２がそれぞれソース線Ｓｌ、Ｓ２と
の間で形成するソース抵抗ならびにデータ書込および読
出時にそのメモリトランジスタを流れる電流を示す図で
ある。

第９図はソース線がメモリトランジスタの８個おきに設
けられている場合の各メモリトランジスタのソース抵抗
を示す図である。すなわち第９図に示されるように、メ
モリトランジスタ８個おきにソースコンタクトを設けて
ソース拡散領域をソース線に接続した場合、ソース金属
配線Ｓ１からｎ番目のソーズ領域からソース金属配線ま
での合成抵抗は、 Ｒｎ　−Ｒ争　ｎ　　（９−ｎ）　／９．　　　（ｎ　
１１ｍ　１〜８）で与えられる。したがって、この式か
らもわかるように、ソース線に最も近いメモリトランジ
スタのソース抵抗は０．８９Ｒ（−ＲΦ８／９）となり
、順次中央部へ近づくほどメモリトランジスタのソース
領域とソース金属配線との間に形成される抵抗値が大き
くなる。

今、メモリトランジスタＭＴｒ、、にアクセスして情報
の書込または読出を行なう場合、そのソース電位は接地
電位よりＲ１・■だけ高くなっている。次にメモリトラ
ンジスタＭＴｒ＋２にアクセスして情報の書込または読
出を行なう場合、そのソース電位はＲ２・Ｉだけ接地電
位より高くなっている。通常メモリトランジスタは、そ
のソース電位よりもしきい値電圧分だけ高い電圧がゲー
ト電極に与えられると導通し始める。したがって、その
ソース電位が高くなると、メモリトランジスタのゲート
電位が見かけ上低くなる、したがって、そのしきい値電
圧が見かけ上高くなるため、ゲートおよびドレインのそ
れぞれに与えられる電位がすべて同一である場合には、
ソース電位が高いメモリトランジスタはどアクセスして
情報の読出および書込を正確に行なうことができなくな
る。すなわち、たとえば第８図において、メモリトラン
ジスタＭＴｒｌ　、よりメモリトランジスタＭＴｒ、２
の方がソース電位が高いため、そのメモリトランジスタ
ＭＴｒ、２のしきい値電圧が見かけ上高くなり、情報の
読出および書込を正確に行なうことができなくなるとい
う問題が発生する。すなわち、同一のゲート電位を印加
しても、所望の電荷量をそのフローティングゲートに注
入することができなくなり、これにより所望のシフト量
をしきい値電圧に与えることができず、また、データ読
出時においては、オン状態となるメモリトランジスタ、
すなわち論理′０′を記憶しているメモリトランジスタ
がオフ状態になることも考えられ、また、論理“０”を
記憶するメモリトランジスタがオフ状態とならなくても
、そのオン状態が不完全となり、所望の電流量をドレイ
ン線に流すことができなくなり、正確なデータの読出／
書込を行なうことができなくなるという問題が発生する
。

また、２本のソース金属配線ＳＬ、Ｓ２の間に形成され
た複数個のメモリトランジスタを考えると、ソース金属
配線（ソース線）から遠いメモリトランジスタ、すなわ
ち１つのメモリトランジスタブロックにおいて中央部に
設けられるメモリトランジスタはどそのしきい値電圧が
見かけ上高くなり、このため読出および書込を正確に行
なうことが困難となる問題が発生す・る。

すなわち、従来のこの種の不揮発性半導体記憶装置にお
いては、データ読出および書込を行なう際に、ソース金
属配線（ソース線）から離れているメモリトランジスタ
はど、ソース電位が接地電位より高くなり、したがって
メモリトランジスタのしきい値電圧が見かけ上高くなっ
て同一ゲート電位を印加しても、メモリトランジスタの
設けられている位置に応じてその見かけ上のゲート電位
が変化し、これによりデータ書込時において所望のしき
い値電圧変化量を与えることができなくなり、またデー
タ読出時においてオン状態となっているメモリトランジ
スタ（すなわち情報“０”を記憶しているメモリトラン
ジスタ）を所望通り−にオン状態とすることができず、
ドレイン線上に所望の必要な読出電流を与えることがで
きず、確実な情報の書込および読出をすることが困難に
なるという問題点が発生する。

また、上述の問題を解消するためにソース金属配線の本
数を増加すれば、各メモリトランジスタのソース抵抗は
低下するものの、その場合傘分のソース金属配線に必要
な面積が増加し、これによりメモリセルアレイを高集積
化することが困難になるという問題点があった。

それゆえ、この発明の目的は上述のような従来の不揮発
性半導体記憶装置の有する問題点を除去し、ソース金属
配線の本数を増加させることなく、メモリトランジスタ
のソース電位の浮き上がりを防止し、これによりすべて
のメモリトランジスタに対し均等に読出または書込を行
なうことができる不揮発性半導体記憶装置を提供するこ
とである。

［問題点を解決するための手段］ この発明に係る不揮発性半導体記憶装置は、メモリセル
アレイから列を選択する列デコーダと、外部列アドレス
信号に応答して列デコーダが選択した列を除く列を接地
電位に接続するための手段とを備える。

好ましくは、接地電位に接続するための手段は、各ドレ
イン線と接地電位との間に設けられるスイッチング素子
からなり、このスイッチング素子のゲートに列デコーダ
出力の反転信号が与えられる。

適用される不揮発性半導体記憶装置が電気的に書換え消
去可能な不揮発性半導体記憶装置、すなわちＥＥＦＲＯ
Ｍの場合には、この接地電位接続手段は、読出モード時
においてのみ能動化される。

［作用］ 上述の構成とすることにより非選択のメモリトランジス
タにつながるドレイン線は接地電位に接続されるため、
選択されたメモリトランジスタと同一のワード線に接続
される非選択のメモリトランジスタは、ＥＦＲＯＭの場
合、書込モード時においてそのメモリトランジスタのコ
ントロールゲートに書込高電圧ｖｐｐが印加されるため
オン状態となり、それに接続されるドレイン線の接地電
位を自身のオン抵抗を介してソースへ伝達する。

一方、読出モードにおいては、ＥＥＰＲＯＭおよびＥＰ
ＲＯＭいずれの場合においても、選択されたメモリトラ
ンジスタと同一ワード線に接続される非選択のメモリト
ランジスタが書込が行なわれていない（すなわちそのフ
ローティングゲートに電荷が注入されていない）場合に
は、そのメモリトランジスタはオン状態となり、非選択
のドレイン線の接地電位をそのオン抵抗を介してソース
に伝達する。これにより複数個のメモリトランジスタの
ソース間には複数本の付加的なソース線が設けられたこ
とになり（最大の場合各ソース領域に対応して１本ずつ
ソース線が設けられることになり）、メモリトランジス
タのソース電位の浮き上がりを従来と比べて大幅に軽減
することができる。

［発明の実施例］ 第１図はこの発明の一実施例である不揮発性半導体記憶
装置のメモリセルアレイ部の構成を示す図である。第１
図において第６図に示される従来の不揮発性半導体記憶
装置と対応する部分には同一の参照番号が付されている
。第１図と第６図とを参照すれば明らかなように、この
発明の一実施例においては、非選択のドレイン線を接地
電位に接続するための接地用トランジスタＴｒ＋’、Ｔ
「２′、・・・、Ｔｒｎ’が設けられる。Ｙデコーダ４
′は従来と同様のＹゲート選択信号Ｙ１〜Ｙｎを内部列
アドレス信号に応答して作成するとともに、Ｙゲート選
択信号Ｙ１〜Ｙｎの反転信号Ｙゴ〜Ｙ１をも作成して出
力する。このＹゲート選択信号の反転信号Ｙ１〜Ｙｎは
接地用トランジスタＴｒ、’〜Ｔｒｎ′の各々のゲート
へ印加される。

次に動作について説明する。メモリトランジスタＭＴｒ
＋１に情報を書込む場合すなわち、メモリトランジスタ
ＭＴｒ１＋のフローティングゲートに電荷を注入する場
合の動作について説明する。

このとき１．Ｘデコーダ３は外部アドレス信号に応答し
てワード線ＷＬＩを選択し、書込高電圧Ｖｐｐレベルの
コントロールゲート選択信号Ｇ１をワード線ＷＬ１に伝
達する。これによりこのワード線ＷＬ１に接続されるメ
モリトランジスタＭＴｒ５．〜ＭＴｒ１ｎはすべてオン
状態となる。一方、Ｙデコーダ４′はメモリトランジス
タＭＴｒ、。

に接続されるドレイン線Ｄ１に接続されるＹゲートトラ
ンジスタＴｒ、を選択するため、に、内部列アドレス信
号に応答してＹゲート選択信号Ｙ１を書込高電圧Ｖｐ９
’　レベルにする。これによりＹゲートトランジスタＴ
ｒｌはオン状態となり、書込回路（ブロック６に含まれ
る）からの書込高電圧ｖｐｐ’が選択されたドレイン線
Ｄｌ上に伝達される。一方、Ｙデコーダ４′からＹゲー
ト選択信号の反転信号Ｙ１〜Ｙｎはそれぞれ接地用トラ
ンジスタＴ「、′〜Ｔ「。′の各々のゲートに印加され
ている。今このとき、Ｙゲート選択信号Ｙ１のみが高レ
ベルにあり、残りのＹゲート選択信号Ｙ２〜Ｙｎはすべ
て低レベルにある。したがって、これらの反転信号Ｎゴ
〜Ｙ１のうち、信号７丁のみが低レベルとなり、残りの
反転信号Ｙ２〜Ｙ１は高レベルとなる。これにより、接
地用トランジスタＴ「、′のみがオフ状態となり、残り
の接地用トランジスタＴｒ２’〜Ｔｒｎ’はオン状態と
なる。この結果、非選択のドレイン線Ｄ２〜Ｄｎはすべ
て接地電位となる。今、メモリトランジスタＭＴｒ＋２
に注目すると、メモリトランジスタＭＴｒ＋ｚのコント
ロールゲート、すなわちワード線ＷＬ１には書込電圧ｖ
ｐｐレベルのコントロールゲート選択信号Ｇ１が印加さ
れている。

したがって、メモリトランジスタＭＴｒ、２はオン状態
となり、これによりドレイン線Ｄ２をそのメモリトラン
ジスタＭＴｒ１□のオン抵抗を介してソースに接続する
。これによりメモリトランジスタＭＴｒ＋２のソースに
はドレイン線Ｄ２の接地電位が伝達されることになる。

したがって、メモリトランジスタＭＴｒ＋＋には２本の
ソース線がそのソース領域に対して設けられているのと
ほぼ同一の状態となり、メモリトランジスタＭＴｒ、１
のソース抵抗は約０．５Ｒとなる。ここでＲはソース領
域のＮ＋拡散領域の抵抗値である。同様に、他のメモリ
トランジスタのソース抵抗もすべて約０．５Ｒとなり、
同一のワー下線に接続されるメモリトランジスタのソー
ス抵抗は同一となりかつ各ソース線は接地されているた
め、各メモリトランジスタにおけるソース電位の浮き上
がりが従来と比べて大幅に低減される。すなわち、今仮
にメモリトランジスタ８個おきにソース線ＳＬ。

Ｓ２が設けられている場合、第９図に示されるような従
来の不揮発性半導体記憶装置におけるソース電位の浮き
上がり、すなわちソース線から離れて設けられたメモリ
トランジスタはどそのソース抵抗が高くなり、そのソー
ス電位が浮き上がるという現象は生じなくなり、これに
より各メモリトランジスタのソース抵抗の値そのものも
従来の値よりも低い値に軽減することができ、かつ均一
にすることができる。これにより各メモリトランジスタ
におけるしきい値電圧の見かけ上の変化を防止すること
ができ、各メモリトランジスタに対し正確な書込を行な
うことが可能となる。

次にメモリセルデータを読出す場合について説明する。

この場合においても、メモリトランジスタＭＴｒ、、に
対して読出動作を行なう場合を一例として説明する。こ
の場合、読出動作は従来と同様であり、Ｘデコーダ３出
力によりワード線ＷＬ１が選択され、選択されたワード
線ＷＬｌ上に電源電位Ｖｃｃレベルのコントロールゲー
ト選択信号Ｇ１が伝達される。また同様にしてＹデコー
ダ４′からのＹゲート選択信号Ｙ１が電源電位ＶＣＣレ
ベルとなり、ＹゲートトランジスタＴｒ。

がオン状態となる。また、接地用トランジスタＴｒ２′
〜Ｔｒｎ′が反転信号Ｖ２〜ｙｎに応答１゜てオン状態
となり、非選択ドレイン線Ｄ２〜Ｄｎが接地電位に接続
される。さらにセンスアンプ＋出力バッファの経路（ブ
ロック６に含まれている）からの読出電位が選択された
ドレイン線Ｄ１に伝達される。今ワード線ＷＬ１に接続
されるメモリトランジスタのうち、メモリトランジスタ
ＭＴｒ、、と同一のソース金属配線間に設けられたメモ
リトランジスタのうちメモリトランジスタＭＴｒ１、が
ｔｎ報を書込まれていない、すなわちフローティングゲ
ートに電荷が蓄積されていない状態にあり、情報“０”
を記憶している場合を考える。

このとき、メモリトランジスタＭＴｒ、、はワード線Ｗ
Ｌ１にコントロールゲート選択信号Ｇ１（ｒｉ源電位Ｖ
ｃｃレベル）の読出電位が印加されているため、オン状
態となり、このメモリトランジスタＭＴ　ｒ　＋　ｓに
接続されるドレイン線Ｄ３の接地電位がそのメモリトラ
ンジスタＭＴ　ｒ　＋　ａのオン抵抗を介してソースに
伝達される。この場合、メモリトランジスタＭＴｒ、２
がオフ状態（すなわち情報“１°を記憶している場合）
のとき、メモリトランジスタＭＴｒ、、のソース抵抗は
約０゜６７Ｒ（１／Ｒ＋１／２Ｈの逆数）となり、今仮
にメモリトランジスタ８個おきにソース金属配線（ソー
ス線）Ｓｌ、８２が設けられている場合、第９図に示さ
れる従来の不揮発性半導体記憶装置におけるソース抵抗
の値よりも大幅に低減していることがわかる。これによ
りソース電位の浮き上がりを軽減することができ、正確
な情報の読出しが可能となる。

通常メモリトランジスタ８個おきにソース金属配線が設
けられている構成において、８個連続してすべてのメモ
リトランジスタがオフ状態、すなわち情報“０”を記憶
する確率はほとんどないと考えてよく、すべてのメモリ
トランジスタブロックにおいて、非選択のメモリトラン
ジスタのうち少なくとも１つ情報が書込まれていない状
態、すなわち情報“０′を記憶しているメモリトランジ
スタが存在すれば、そこにソース線が付加的に設けられ
たことにより、ソース抵抗は軽減し、各メモリトランジ
スタのソース電位の浮き上がりが従来より軽減される。

また１つのメモリブロックのうち中央部のメモリトラン
ジスタから情報を書込む構成とすればさらに効果的であ
る。

なお、上記実施例においては、ソース金属配線（すなわ
ちソース線）間にメモリトランジスタが８個設けられて
いる場合について説明したが、ソース金属配線（ソース
線）の間にメモリトランジスタが複数個すなわち２個以
上設けられている場合についても上記実施例と同様の効
果を得ることが可能となる。

さらに上記実施例においては、ホットエレクトロンのア
バランシェ注入を利用したＥＰＲＯＭメモリセルについ
て説明したが、たとえば他の不揮発性半導体記憶装置す
なわちＥＥＦＲＯＭについても本発明は適用可能である
。

第２図はこの発明の他の実施例である不揮発性半導体記
憶装置におけるメモリセルアレイおよび主要周辺回路の
構成を概略的に示す図である。第２図において、メモリ
セルアレイ２００は、複数個のメモリセル７６と、複数
個のメモリセル７６に対して１個設けられたメモリセル
への情報の書込消去を制御するための電圧を印加するた
めのコントロールトランジスタ４９とが１つの単位とし
て設けられる。すなわちメモリセルアレイ２００は、複
数のメモリセル７６と、コントロールゲートトランジス
タ４９とからなるるブロック２０１（通常ブロック２０
１には８ビツトまたは１６ビツトのメモリセルが接続さ
れる）を単位として構成される。メモリセルアレイ２０
０の１行を選択するために、（Ｘデコーダ＋高圧スイッ
チ）４８出力が伝達されるワード線ＷＬＩ、ＷＬ２．・
・・。

ＷＬｎが設けられ、一方メモリセルアレイ２００の１列
を選択するためにビット線ＢＬが設けられる。１ビツト
のメモリセルは１個の選択トランジスタ５０と、情報を
不揮発的に記憶するためのメモリトランジスタ５２とか
ら構成される。すなわちメモリセルブロック２０１には
ワード線ＷＬＩがそのゲートに接続される選択トランジ
スタ５０ａ〜５０ｈと情報を不揮発的に記憶するメモリ
トランジスタ５２ａ〜５２ｈとが設けられる。メモリト
ランジスタ５２ａ〜５２ｈのコントロールゲートヘコン
トロール電圧を印加するために、コントロールゲートト
ランジスタ４９出力がメモリトランジスタのコントロー
ルゲートに伝達される。

ワード！ＩＷＬＩはコントロールゲートトラフジスフ４
９９選択トランジスタ５０ａ〜５０ｈのゲートに接続さ
れる。他のワード線ＷＬ２〜ＷＬｎに関しても同様の構
成が設けられる。各ビット線ＢＬおよびコントロールト
ランジスタ４９に書込用などのコントロール電位を与え
るためのコントロールゲート線ＣＧはそれぞれＹデコー
ダ４９′出力に応答して導通状態となるＹゲート選択ト
ランジスタ４４ａ〜４４ｈとコントロールゲート選択ト
ランジスタ４３を介してデータ入出力線！１０およびコ
ントロール線ＣＬに接続される。各メモリトランジスタ
５２ａ〜５２ｈのソースは共通にソース線ＳＬに接続さ
れ、スイッチングトランジスタ８５を介して接地電位に
接続される。スイッチングトランジスタ８５は読出指示
信号Ｒに応答してオン状態となり、読出時にソース線Ｓ
Ｌを接地電位に接続する。コントロールゲート線ＣＧお
よびビット線ＢＬの各々には、書込まれるべき情報に応
じた電圧を発生するために書込まれるべきデータをラッ
チし、対応する書込電圧を発生するための（コラムラッ
チ＋高圧スイッチ）１５０が設けられる。

データ入出力バス！１０は、書込データをラッチし内部
へ伝達するための人力バッファ回路６１および書込まれ
るべきデータに応じた信号を発生する書込回路６２ヘス
イツチングトランジスタ３７ａ〜３７ｈを介して接続さ
れるとともに、データ読出動作時にオン状態となるスイ
ッチングトランジスタ９１ａ〜９１ｈを介して（センス
アンプ＋出力バッファ）６３へ接続される。コントロー
ルゲート線ＣＧに所定のコントロール電位を与えるため
のコントロール線ＣＬは書込回路６２にスイッチングト
ランジスタ４１を介して接続されるとともに、スイッチ
ングトランジスタ９０を介して基準電位発生回路６９へ
接続される。スイッチングトランジスタ３７ａ〜３７ｈ
および４１は書込指示信号Ｗに応答してオン状態となり
、一方スイツチングトランジスタ９０．９１ａ〜９１ｈ
は読出指示信号Ｒに応答してオン状態となる。

さらにこの発明に従って、各ビット線ＢＬの各々には、
Ｙデコーダ４９″からの列アドレスデコード信号の反転
信号ｙ１．　　ｙ２．・・・＋Ｙｎをゲートに受ける接
地用のスイッチングトランジスタ７０ａ〜７０ｈがそれ
ぞれ設けられる。反転された列アドレスデコード信号７
１〜７１の各々は、読出指示信号Ｒに応答してオン状態
となるスイッチングトランジスタ８０ａ、８０ｂ、〜８
０ｃを介して各接地用スイッチングトランジスタ７０ａ
〜７０ｈ、７１ａ〜７１ｈの各々のゲートへ伝達される
。ソース線ＳＬは複数のメモリブロック毎に１本設けら
れる。

第３図は第２図に示される記憶装置の１ビツトメモリセ
ルの構造を示す図である。第３図において選択トランジ
スタは半導体基板１００上に形成されるＮ＋不純物領域
１２１．１２２と、Ｎ＋不純物領域１２１，１２２の間
のチャネル領域上に形成されるワード線ＷＬとから構成
される。メモリトランジスタはＮ＋不純物領域１２０と
Ｎ中不純物領域１２１との間のチャネル領域上に形成さ
れ、Ｎ中不純物領域１２１との間で電荷をトンネル電流
の形態でやりとりするフローティングゲートＦＣと、フ
ローティングゲートＦＧ上に設けられ、フローティング
ゲートＦＧへの電荷の注入／流出を制御するための電荷
が印加されるコントロールゲートＣＧから構成される。

フローティングゲートＦＣとＮ中不純物領域１２１との
間には極めて膜厚の薄いトンネル酸化膜１１０が形成さ
れる。

この構成において、Ｎ＋不純物領域１２０はメモリトラ
ンジスタのソース領域を構成し、メモリトランジスタの
ドレインおよび選択トランジスタのソースは同一のＮ＋
不純物拡散領域１２１により形成される。選択トランジ
スタのドレインとなるＮ＋不純物拡散領域１２２はビッ
ト線ＢＬに接続される。この第３図に示される構成にお
いてもメモリトランジスタのソース領域はＮ÷不純物領
域１２２により構成され、複数ビット（たとえば８ビツ
ト、１６ビツト）に１本のソース線ＳＬが設けられ、そ
のソース線ＳＬに接続される構成となっている。したが
って、各メモリトランジスタとソース線ＳＬとの間に第
１図を参照してＥＦＲＯＭに関して説明した場合と同様
にソース電位の浮き上がりが生じる（但しソース線ＳＬ
が接地電位に接続されている読出動作の場合）。

次に第２図および第３図を参照して動作について説明す
る。今この説明においてもフローティングゲートＦＧに
電子が注入された状態すなわち消去状態を論理“１１状
態に対応させ、フローティングゲートから電子を引き抜
くいわゆる書込状態の場合を論理“０１の状態に対応さ
せる。ここで、第１図のＥＦＲＯＭの場合、書込動作を
そのフローティングゲートに電子を注入する場合として
説明したが、このＥＥＦＲＯＭにおいては書込がちょう
ど逆の状態に対応することになる。また、論理“１”、
　“０“とフローティングゲートにおける電荷の保持状
態との対応関係は任意であり、本発明における対応関係
を用いてもその一般性は何ら損われることはない。

まずメモリセルに情報をプログラムする動作（ＥＰＲＯ
Ｍの書込動作に対応）について説明する。通常ＥＥＦＲ
ＯＭのプログラムモードは消去モードと書込モードとか
らなる。まず消去モードについて説明する。このとき、
プログラムモードであり、読出指示信号Ｒは“Ｌ”、書
込指示信号Ｗは“Ｈ”レベルとなる。したがって、スイ
ッチングトランジスタ８５．８０ａ　〜８０ｃ、９０．
９１ａ〜９１ｈはすべてオフ状態となり、一方スイツチ
ングトランジスタ３７ａ〜３７ｈ、４１はオン状態とな
る。また、接地用トランジスタ７０ａ　〜７０ｈ、７１
ａ　〜７１ｈはフローティング状態にある。これにより
データ入出力バス夏１０は人バッファ６１および書込回
路６２に接続される。

まず入力バッファ６１に所定の“°１°、　“０“のパ
ターンを有するデータが書込まれる。書込回路６２は、
入力バッファ６１からのデータパターンに対応してデー
タ人出力バッファＩ１０上へ所定のレベルの電圧を伝達
し、かつコントロールゲート線ＣＬ上へ“Ｌ”の信号を
伝達する。すなわち書込回路６は、、入力データ“１ｍ
に対応してＬ“の電圧（ＯＶ）、入力データａＯ”に対
応して“Ｈルベルの電位（Ｖｃｃレベル）を発生する。

次にＹデコーダ４９′からの列アドレスデコード信号Ｙ
１〜ｙｎのいずれかが内部列アドレス信号に応答してＨ
”レベルとなり、この“Ｈ”に接続されるＹグー８選択
トランジスタ４４ａ〜４４ｈおよびコラム選択トランジ
スタ４３がオン状態となる（今、説明の便宜上列アドレ
スデコード信号ｙ１が“Ｈ０レベルにあるとする）。令
書込指示信号Ｗに応答してスイッチングトランジスタ３
７ａ〜３７ｈおよび４１はオン状態にあるため書込回路
６２からの信号がこれによりビット線ＢＬおよびコント
ロールゲート線ＣＧ上へ伝達され、このコントロールゲ
ート線ＣＧおよびビット線ＢＬに転送された信号電位は
（コラムラッチ＋高圧スイッチ）１５０にラッチされる
。この動作を所定回数繰返すといわゆるベージモード書
込が行なわれることになる。

次に、データ書込が終了すると、外部からのアクセスが
禁止され、消去サイクルが始まる。すなわち内部サイク
ルが開始される。この消去サイクルは各メモリセルに“
１”を書込むサイクルである。（Ｘデコーダ＋高圧スイ
ッチ）４８のＸデコーダにより外部からの内部行アドレ
ス信号に応答して１本のワード線が選択され（今ワード
線ＷＬ１が選択されたとする）、この選択されたワード
線ＷＬＩ上の信号電位が高圧スイッチにより高圧ｖｐｐ
レベルにまで昇圧される。次にコントロールゲート線Ｃ
Ｇのうち（コラムラッチ＋高圧スイッチ）１５０のコラ
ムラッチにおいて″Ｈルベルがラッチされている列のコ
ントロールゲート線ＣＧに、（コラムラッチ＋高圧スイ
ッチ）１５０により高圧Ｖｐｐ電位が伝達され、これに
よりコントロールトランジスタ４９を介して選択された
メモリセルのメモリトランジスタのコントロールゲート
へ書込用の高圧ＶｐＩ）が伝達されることになる。一方
、コラムラッチ１５０に“Ｈ”レベルがラッチされたビ
ット線ＢＬの電位が（コラムラッチ＋高圧スイッチ）１
５０の機能により“Ｌ”レベル（すなわちＯＶ）にされ
る。これにより、選択トランジスタ５０ａ〜５０ｈはオ
ン状態にあるため、このオン状態の選択トランジスタ５
０ａ〜５０ｈを介してメモリトランジスタのＮ＋ドレイ
ン領域（Ｎ＋不純物領域）１２１が接地電位にされる。

このとき、ソース線ＳＬに接続されるトランジスタ８５
はオフ状態にあるため、メモリトランジスタのソース電
位はフローティング状態にある。この結果、選択された
メモリセルにおいて、コントロールゲー）ＣＧとドレイ
ン（Ｎ＋不純物領域）１２１との間に高電界が印加され
、この高電界によりトンネル酸化膜１１０を介してドレ
インよりフローティングゲートＦＧに電子が注入され、
これによりメモリトランジスタのコントロールゲートか
ら見たしきい値電圧が高い方にシフトする。このように
して、選択された行のうち、データを書込みたいメモリ
セルのメモリトランジスタに′１”が書込まれ、メモリ
セルの消去が行なわれる。

次にいわゆる書込サイクルが始まる。この書込サイクル
は、（コラムラッチ＋高圧、スイッチ）１５０にラッチ
されたデータのうち“０′をラッチしているビット線に
接続されるメモリセルに情報″０′を書込むサイクルで
ある。このときまず、Ｘデコーダ４８により、消去サイ
クルで選択されている１本のワード線電位はＨ＃からさ
らにその高圧スイッチにより書込高圧ＶｐＩ）に立上げ
られる。次に（コラムラッチ＋高圧スイッチ）１５０の
コラムラッチのコントロールゲート線ＣＧに接続される
部分に“Ｈ”がラッチされているコントロールゲート線
ＣＧの電位が’Ｌ’　　（ＯＶ）にされる。これにより
コントロールトランジスタ４９を介して選択されたメモ
リセルのメモリトランジスタのコントロールゲートに接
地電位Ｏｖが伝達される。次に複数のビット線ＢＬの６
ち（コラムラッチ＋高圧スイッチ）１５０のコラムラッ
チに“０”がラッチされたビット線ＢＬの電位が高圧ス
イッチにより書込高圧Ｖｌ）ｐに昇圧され、これにより
オン状態の選択トランジスタ５０ａ〜５０ｈを介してメ
モリトランジスタ５２ａ〜５２ｈのドレインに書込高圧
ｖｐｐが印加される。一方コラムラッチ１５０の対応す
るビットに′１”がラッチされているビット線ＢＬの電
位はＯｖにされる。これにより、選択されたメモリトラ
ンジスタ（すなわち、′０”が書込まれるべきメモリセ
ル）においてはコントロールゲートＣＧに接地電位Ｏｖ
が印加され、ドレイン（Ｎ＋不純物領域１２１）に高圧
ｖｐｐが印加されているので、フローティングゲートＦ
Ｃとドレインとの間に高電界が印加され、トンネル酸化
８１１０を介してフローティングゲートＦＧよりＮ十不
純物領域１２１に電子が移動し、これによりフローティ
ングゲートＦＧから電子が除去され、メモリトランジス
タのコントロールゲートから見たしきい値電圧が低い方
にシフトする。このようにして、選択された行のうちデ
ータ′Ｏｍを書込みたいメモリトランジスタに情報“０
”が書込まれる。

次に読出動作について説明する。このとき、書込指示信
号Ｗは“Ｌ゛レベル一方読出指示信号Ｒは“Ｈ”レベル
となる。これによりスイッチングトランジスタ８５．８
０ａ〜８０Ｃ％　９０．９１ａ〜９ｔｈがすべてオン状
態となる。読出動作時においては（コラムラッチ＋高圧
スイッチ）１５０は各ビット線ＢＬおよびコントロール
ゲートＣＧから切離された状態となり、したがって、ビ
ット線ＢＬにそれぞれ設けられた接地用のスイッチング
トランジスタ７０ａ〜７０ｈ１７１ａ〜７１ｈがそれぞ
れ所望の機能を発揮することになる。

まず（Ｘデコーダ＋高圧スイッチ）４８からのデコード
信号に応答して１本のワード線（ワード線ＷＬ１とする
）が選択され、選択されたワード線ＷＬＩ上の信号電位
が“Ｈ”　　（Ｖｃｃレベル）にされる。同様にして、
Ｙデコーダ４９′からの列アドレスデコード信号（今月
アドレスデコード信号ｙ１が選択されたとする）が“Ｈ
ｏとなり、Ｙゲートトランジスタ４４ａ〜４４ｈおよび
コントロールゲート選択トランジスタ４３がオン状態と
なる。このときスイッチングトランジスタ９０はオン状
態であるため、基準電圧発生回路６９より基Ｑ’ｉＫ位
Ｖ　ｒ　ｅ　ｆがコントロール線ＣＬ上へ伝達され、こ
れによりコントロールトランジスタ４９を介してメモリ
トランジスタのコントロールゲートに基準電位Ｖ？ｅｆ
　（通常接地電位Ｏｖ程度）が伝達される。一方、選択
されたメモリセルに接続されるビット線ＢＬはＹゲート
選択トランジスタ４４ａ〜４４ｈを介してデータ入出力
バスＩ１０へ接続される。。

通常ＥＥＰＲＯＭのメモリトランジスタのしきい値電圧
は第４図に示されるように、消去状態（情報“１”記憶
状態）においては５■程度以上、書込状態（情報“０“
記憶状態）は約−３ｖ程度となっており、基準電位発生
回路６９からの基準電位Ｖｒｅｆはこの中間値に設定さ
れている。したがって、情報“Ｏｎを記憶しているメモ
リトランジスタはオン状態となり、そのオン状態となっ
たメモリトランジスタを介してビット線ＢＬに電流が流
れる（選択されたビット線には読出電圧が印加され、こ
の読出電圧により電流が生じる）。

このビット線ＢＬに流れる電流がスイッチングトランジ
スタ９１ａ〜９１ｈを介して（センスアンプ＋出力バッ
ファ）６３へ伝達され、そこで対応する電圧信号に変換
されたのち、出力データＤ。

ｕｔとして出力される。ここでメモリトランジスタのソ
ース線ＳＬはスイッチングトランジスタ８５を介して接
地電位に接続されており、また各ビット線ＢＬ対応に設
けられたスイッチングトランジスタ７０ａ〜７１ｈのう
ち、選択されていないビット線ＢＬに接続されるスイッ
チングトランジスタ７１ａ〜７１ｈ・・・はすべてオン
状態にあるため、各非選択のビット線電位は“０“レベ
ルの接地電位にある。すなわち、アドレスデコード信号
ｙ１が・“Ｈ”の場合、その反転信号ｙ１は“Ｌ”にあ
り、残りのアドレス信号の反転信号ｙ２〜ｙＴはすべて
“Ｈ゛となるため、非選択のビット線は、接地電位とな
る。この非選択のビット線は、選択されたワード線ＷＬ
に接続される選択トランジスタおよび情報′０”を記憶
するメモリトランジスタを介してそのソース領域（ソー
ス拡散領域）を経由してソース線ＳＬに接続されること
になる。

これにより、非選択のメモリセルにおいて、そのソース
が接地電位に接続されるため、選択された各メモリトラ
ンジスタのソース電位のソース抵抗に起因する浮き上が
りを従来の装置に比べて大幅に軽減することが可能とな
る。これによりメモリトランジスタのしきい値電圧のば
らつき（すなわちソース電位の浮き上がりによるばらつ
きによる見かけ上のしきい値電圧の変化を軽減すること
ができ、確実にメモリトランジスタが記憶する情報“０
″、　“１”に対応した情報をビット線ＢＬ上へ伝達す
ることができ、誤動作の少ないメモリセルを実現するこ
とが可能となる。

［発明の効果］ 以上のようにこの発明によれば、非選択のビット線電位
を接地電位にするように構成したので、ＥＰＲＯＭにお
いては読出・書込状態両方とも、ＥＥＦＲＯＭにおいて
はその読出動作時において、非選択ビット線の接地電位
レベルがオン状態のメモリトランジスタを介してソース
領域に伝達され、これにより選択されたメモリトランジ
スタのソース抵抗に起因するソース電位の浮き上がりを
軽減することができ、したがってソース電位の浮き上が
りによるメモリトランジスタのしきい値の見かけ上の変
化を防止することができ、確実に情報の読出（および／
または書込）を行なうことができる不揮発性半導体記憶
装置を実現することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＰＲＯＭ型不揮発
性半導体記憶装置のメモリセルアレイ部の構成の概略を
示す図である。第２図はこの発明の他の実施例であるＥ
ＥＰＲＯＭ型不揮発性半導体記憶装置のメモリセルアレ
イおよび関連の周辺回路の構成を概略的に示す図である
。第３図は電気的に書込消去可能な不揮発性半導体記憶
装置の１ビツトのメモリセルの断面構造を示す図である
。 第４図は電気的に書込消去可能な読出専用半導体記憶装
置における消去状態と書込状態におけるメモリトランジ
スタのしきい値電圧を示す図である。 第５図は従来から用いられている不揮発性半導体記憶装
置の全体の構成の概略を示す図である。 第６図は従来の不揮発性半導体記憶装置のメモリセルア
レイ部の構成および周辺部の概略構成を示す図である。 第７Ａ図および第７Ｂ図は従来から用いられている不揮
発性半導体記憶装置（ＥＦＲＯＭ）の平面配置および断
面構造を示す図である。 第８図は同一ワード線に′接続される２ビツトのメモリ
トランジスタにおけるソース抵抗およびそこを流れる電
流を示す図である。第９図は従来の不揮発性半導体記憶
装置において、１対のソース線の間に設けられたメモリ
トランジスタのソース抵抗を示す図であり、１対のソー
ス線の間に８個のメモリトランジスタが設けられている
場合を示す図である。 図において、１，２００はメモリセルアレイ、４’、４
９は反転信号出力可能なＹデコーダ、５はＹゲート、３
．４８は高圧発生可能なＸデコーダ、４９はコントロー
ルトランジスタ、５０ａ〜５０ｈは選択トランジスタ、
５２ａ〜５２ｈはトンネル酸化模型メモリトランジスタ
、７０ａ〜７Ｑｈ、７１ａ〜７１ｈは非選択ビット線接
地用スイッチング素子、８０ａ〜８０ｃは接地用スイッ
チング素子能動化用のスイッチング素子、ＭＴｒｌ、〜
ＭＴｒｌｌ１１はＥＰＲＯＭのメモリトランジスタ、Ｗ
Ｌｌ　〜ＷＬｍ、ＷＬｎはワード線、ＢＬはビット線、
Ｄ１〜Ｄｎはドレイン線、８１．Ｓ２、ＳＬはソース線
、Ｒはメモリトランジスタのソース領域の抵抗、Ｔ「、
′〜Ｔｒｎ′は非選択ビット線接地電位用スイッチング
トランジスタ（ＥＦＲＯＭ装置における）、２０はＥＲ
ＰＯＭメモリトランジスタのソース領域、２５はＥＦＲ
ＯＭメモリトランジスタのドレイン領域、１２０はＥＥ
ＰＲＯＭメモリトランジスタのソース領域、１２１はＥ
ＥＦＲＯＭメモリトランジスタのドレイン領域、１２２
はＥＥＰＲＯＭ選択トランジスタのソース領域、ＦＧは
フローティングゲート、ＣＧはコントロールゲートであ
る。 なお、各図中、同一符号は同一または相当部分を示す。 高３凹 ′１ｏ４ｖＤ Ｄ 第６　口 第７Ａ凹 為７Ｂ口 ＋００

Claims (6)

【特許請求の範囲】
1. （１）行および列からなるマトリクス状に配列され、各
   々が情報を不揮発的に記憶する複数個の記憶素子を備え
   る不揮発性半導体記憶装置であって、 外部行アドレス信号に応答して、前記複数個の記憶素子
   の対応する行を選択する手段と、 外部列アドレス信号に応答して、前記複数個の記憶素子
   の対応する列を選択する手段と、 前記外部列アドレス信号に応答して、前記列選択手段が
   選択した列を除く列を接地電位に接続する手段とを備え
   る、不揮発性半導体記憶装置。
2. （２）前記接地電位接続手段は、 前記列選択手段出力を反転して出力する手段と、前記反
   転手段出力に応答して非選択の列を接地電位に選択的に
   接続する手段とを備える、特許請求の範囲第１項記載の
   不揮発性半導体記憶装置。
3. （３）前記選択的接続手段は、前記列の各々と接地電位
   との間に設けられ、前記反転手段出力に応答して選択的
   にオン状態となるスイッチング素子である、特許請求の
   範囲第２項記載の不揮発性半導体記憶装置。
4. （４）前記不揮発性半導体記憶装置は電気的にプログラ
   ム可能な読出専用記憶装置である、特許請求の範囲第１
   項ないし第３項のいずれかに記載の不揮発性半導体記憶
   装置。
5. （５）前記不揮発性半導体記憶装置は、電気的に書換消
   去が可能な読出専用記憶装置であって、前記記憶装置の
   プログラムモードおよびデータ読出モードのいずれかの
   動作モードを指示する信号を発生する手段と、 前記指示信号発生手段からの読出モード指示信号に応答
   して前記接地電位接続手段を能動化する手段とをさらに
   備える、特許請求の範囲第１項ないし第３項のいずれか
   に記載の不揮発性半導体記憶装置。
6. （６）前記能動化手段は、前記列選択手段出力を反転し
   て出力する手段と前記接地電位接続手段との間に設けら
   れ、前記読出モード指示信号に応答して導通状態となる
   スイッチング素子である、特許請求の範囲の第５項記載
   の不揮発性半導体記憶装置。