JP3571749B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
この発明は、記憶データの電気的な消去および書き込みが可能な不揮発性半導体記憶装置であるEEPROM(Electrically Erasable and Programmable ROM)、特に消去および書き込み時にビット線、コントロールゲート線等に印加する高電圧Vppを発生する回路の効率の向上に関するものである。
【0002】
【従来の技術】
まず、図8ないし図9に従ってEEPROM内蔵マイコンを説明し、特にEEPROMおよびその周辺回路の構成、動作について説明する。
図8は、EEPROM内蔵マイコンの機能ブロック図であり、図において、100はEEPROM内蔵マイコン、1はデータ処理に必要な演算・制御を行う、即ちデータ処理を行うための各プログラムの実行および制御を行う中央処理装置であるCPU、3はデータ処理に必要なプログラム等を格納したROM、4はデータ処理に必要なデータを一時的に格納するRAMである。
【0003】
5は処理結果等記憶保持の必要なデータを格納するデータメモリとしてのEEPROM、6は外部装置とのデータの入出力を行う入出力部である入出力回路、2は上記各構成要素を接続するシステムバス、7は電源端子VDD、グランド端子GND、リセット端子RST、クロック端子CLKおよび入出力端子I/O等の端子群である。
【0004】
図9は従来のEEPROMの全体構成を示すブロック図である。同図において、8はメモリセルアレイであり、メモリセルがマトリクス状に配置され、行単位にワード線、列単位にビット線に接続されている(図10参照)。2aはアドレスバス、2bはデータバスであり、これらはシステムバス2に含まれる。ワード線の選択はロウデコーダ9、ビット線の選択はコラムデコーダ10により行われる。ロウデコーダ9は、アドレスラッチ11を介して取り込んだ行アドレスArに基づき、1本のワード線をHレベルに設定し、他のワード線をLレベルにする。
【0005】
また、コラムデコーダ10は、アドレスラッチ11を介して取り込んだ列アドレスAcに基づき、Yゲート12の低しきい値電圧(LVTH)のYゲートトランジスタ(図10のT61、T62、T71、T72参照)を選択的にオンさせて、書き込みバッファ13とビット線を電気的に接続する。なお、ロウデコーダ9およびコラムデコーダ10は、制御部14によりその活性/非活性が制御される。また、アドレスラッチ11は制御部14の出力に基づきアドレス信号を取り込み、行アドレスArおよび列アドレスAcをそれぞれロウデコーダ9およびコラムデコーダ10に出力する。
【0006】
制御部14は、タイマー15を利用して所定の信号のパルス幅の時間設定、発振回路16、Vpp発生回路17、コラムラッチ18、Vppスイッチ19、20、センスアンプ21、ロウデコーダ9およびコラムデコーダ10の活性/非活性の制御を行う。また制御部14は制御クロック信号φおよび書き込み信号WRに基づき、書き込むデータをデータバス2bからデータラッチ22にデータラッチし、書き込みバッファ13に供給する。
【0007】
コラムラッチ18は活性状態時に各ビット線に与えられた書き込みデータを一時的に保持するラッチであり、Vppスイッチ19および20は活性状態時に、コラムラッチ18に接続されたビット線、コントロールゲート線およびロウデコーダ9に接続されたワード線のHレベルを高電圧Vppに昇圧する。センスアンプ21は活性状態時に、Yゲート12を介して得られたメモリセルアレイ8中のメモリセル(図示せず)のデータを増幅して、出力バッファ23に与えている。出力バッファ23は、制御部14の出力に基づき、センスアンプ21から読み出したデータを読み出しデータとしてデータバス2bに出力している。制御部14は制御クロック信号φおよび読み出し信号RDに基づきアドレスラッチ11および出力バッファ23を制御している。
【0008】
図10は図9に示した従来のEEPROMのメモリセルアレイ8およびその周辺の構成を示す回路図である。なお、図面では簡略化するため、1バイト1ビット構成の4つのメモリセルMC1、MC2、MC3、MC4のみを示している。また、以下の説明では各種信号線とこれに流れる信号は同一符号で示す。
【0009】
メモリセルMC1〜MC4は、それぞれメモリトランジスタMQ1、MQ2、MQ3、MQ4と選択トランジスタSQ1、SQ2、SQ3、SQ4とから構成される。選択トランジスタSQ1、SQ2のそれぞれのドレインがビット線BL1に接続され、選択トランジスタSQ3、SQ4のそれぞれのドレインがビット線BL2に接続される。また、メモリトランジスタMQ1、MQ2のそれぞれのソースがソース線SL1に接続され、メモリトランジスタMQ3、MQ4のそれぞれのソースがソース線SL2に接続される。
【0010】
これらのソース線SL1、SL2はゲートに反転プログラムサイクル選択信号PRSバーが印加されるトランジスタT51、T52を介して接地される。メモリトランジスタMQ1、MQ2のコントロールゲートはそれぞれバイト選択用のトランジスタT1、T2を介してコントロールゲート線CGL1に接続される。同様にメモリトランジスタMQ3、MQ4のコントロールゲートはそれぞれバイト選択用のトランジスタT3、T4を介してコントロールゲート線CGL2に接続される。
【0011】
また、トランジスタT1、T3のゲートおよび選択トランジスタSQ1、SQ3のゲートは共にワード線WL1に接続され、トランジスタT2、T4のゲートおよび選択トランジスタSQ2、SQ4のゲートは共にワード線WL2に接続される。ワード線WL1、WL2のそれぞれの一端は、ゲートに電源VDDが印加された高電圧カット用のトランジスタT5、T6を介してロウデコーダ9に接続される。
【0012】
ビット線BL1、BL2およびコントロールゲート線CGL1、CGL2の一端はそれぞれトランジスタT7、T8、T9、T10を介してコラムラッチ18a、18b、18c、18dに接続される。コントロールゲート線CGL1、CGL2の他端はそれぞれYゲートトランジスタT61、T62を介して共通コントロールゲート線CCGLに接続される。ビット線BL1、BL2の他端はそれぞれYゲートトランジスタT71、T72を介してI/O線I/Oに接続される。
【0013】
YゲートトランジスタT61、T71のゲートにはコラムデコーダ10の出力線CDL1がそれぞれ接続され、YゲートトランジスタT62、T72のゲートにはコラムデコーダ10の出力線CDL2がそれぞれ接続される。共通コントロールゲート線CCGLはバッファBF1に接続され、I/O線I/Oは書き込みバッファ13およびセンスアンプ21に接続される。
【0014】
また、コントロールゲート線CGL1、CGL2、ビット線BL1、BL2、ワード線WL1、WL2はそれぞれVppスイッチ19a〜19d、20e、20fに接続されている。Vppスイッチ19a〜19d、20e、20fは、15〜20V程度の高電圧を印加する高電圧線VPPLに接続されており、消去用クロック信号CLKE、プログラム用クロック信号CLKP、ワード線用クロック信号CLKWをそれぞれ取り込み、これらのクロック信号が供給されると接続したコントロールゲート線CGL1、CGL2、ビット線BL1、BL2およびワード線WL1、WL2がHレベルの場合に、高電圧Vppに昇圧する。なお、ワード線WL1、WL2が高電圧Vppに昇圧されても、ゲートに電源VDDが印加されたトランジスタT5、T6により、高電圧Vppがロウデコーダ9に伝わらないようにしている。
【0015】
トランジスタT7、T8はゲートにビット信号トランスファ制御信号BTTRが接続され、トランジスタT9、T10はゲートにコントロールゲート信号トランスファ制御信号CGTRが接続され、それぞれこれらの信号がHレベルの時ビット線BL1、BL2、コントロールゲート線CGL1、CGL2とコラムラッチ18a、18b、18c、18dとの間で信号を相互に伝える。さらに、ビット線BL1、BL2、コントロールゲート線CGL1、CGL2が高電圧Vppに昇圧されてもトランジスタT7〜T10のゲートはVDDのレベルなので高電圧Vppがコラムラッチ18a、18b、18c、18dに伝わらないようにしている。
【0016】
コントロールゲート線CGL1、CGL2にはそれぞれトランジスタT11、T12が接続され、トランジスタT11、T12のゲートにはコントロールゲート線リセット信号CGRSTが接続され、コントロールゲート線リセット信号CGRSTがHレベルになるとコントロールゲート線CGL1、CGL2はLレベルとなる。ビット線BL1、BL2にはそれぞれトランジスタT13、T14が接続され、トランジスタT13、T14のゲートにはビット線リセット信号BTRSTが接続され、ビット線リセット信号BTRSTがHレベルになるとビット線BL1、BL2はLレベルとなる。
【0017】
さらに、ビット線BL1、BL2にはトランジスタT15、T17が接続され、トランジスタT15、T17にはそれぞれトランジスタT16、T18が接続され、トランジスタT15、T17のゲートはそれぞれコラムラッチ18a、18bに接続され、さらにトランジスタT16、T18のゲートにはプリチャージ信号PRCHが接続されている。コラムラッチ18a、18bの信号がHレベルである時、プリチャージ信号PRCHがHレベルになると、それぞれビット線BL1、BL2がHレベルとなる。
【0018】
反転プログラムサイクル選択信号PRSバー、コントロールゲート線リセット信号CGRST、ビット線リセット信号BTRST、コントロールゲート信号トランスファ制御信号CGTR、ビット信号トランスファ制御信号BTTR、プリチャージ信号PRCHはそれぞれバッファBF2、BF3、BF4、BF5、BF6、BF7でドライブされる。
【0019】
次に、上記各図(特に図10)を参照しつつEEPROMの読み出し動作について説明する。まず、ロウデコーダ9、コラムデコーダ10により、ワード線WL、コントロールゲート線CGLおよびビット線BLの選択が行われる。ここでは、ワード線WL1と、YゲートトランジスタT61、T71をオンさせて、コントロールゲート線CGL1、ビット線BL1とを選択する事によりメモリセルMC1を選択した場合について述べる。
【0020】
反転プログラムサイクル選択信号PRSバーをHレベルにしソース線SL1、SL2を接地すると共に、制御部14によりコラムラッチ18a〜18d、Vppスイッチ19a〜19dおよび20e、20f、書き込みバッファ13を非活性にし、バッファBF1から共通コントロールゲート線CCGL、YゲートトランジスタT61、トランジスタT1を介してメモリトランジスタMQ1のコントロールゲートに、0Vを与える。この時、メモリトランジスタMQ1のしきい値電圧が正であればオフ、負であればオンする。このメモリトランジスタMQ1のオン、オフにより、ビット線BL1に流れる電流の有無がセンスアンプ21によりI/O線I/Oの電位変化として検出され、センスアンプ21からこの電位変化を増幅した読み出し信号が出力されることにより読み出しが行われる。
【0021】
また、図11は、EEPROMの書き込み時の各種信号波形を示すタイムチャート図である。以下、図9および図10並びに図11を参照しつつ、メモリセルMC1が選択された場合の書き込み動作について説明する。まず、ラッチ開始信号WEによってラッチ信号LATCHがHレベルとなることにより、ラッチサイクルが開始する。ラッチサイクルの開始と共に、制御部14によりコラムラッチ18a〜18d、コラムデコーダ10、書き込みバッファ13が活性化され、共通コントロールゲート線CCGLはHレベルに設定される。一方、制御部14の制御によりロウデコーダ9およびセンスアンプ21は非活性になる。
【0022】
ラッチ信号LATCHがHレベルの期間に、コラムデコーダ10により選択されたYゲートトランジスタT61、T71がオンし、データラッチ22のデータ(”H”が情報”0”、”L”が情報”1”)が書き込みバッファ13、I/O線I/Oおよびビット線BL1およびトランジスタT7を介してコラムラッチ18aにラッチされると共に、Hレベルが共通コントロールゲート線CCGLおよびコントロールゲート線CGL1を介してコラムラッチ18cにラッチされる。
【0023】
そして、次に書き込み開始信号CEが一旦、Hレベルになることによって信号LATCHがLレベルとなり、消去サイクル信号ERSが立ち上がり、消去サイクルが開始する。消去サイクル信号ERSがHレベルの期間が消去サイクルとなり、プログラムサイクル選択信号PRS(即ち反転プログラムサイクル選択信号PRSバーの反転信号)がHレベルの期間がプログラムサイクルとなる。これらの信号ERS、PRSのHレベルのパルス幅は制御部14がタイマー15を利用して所定の幅になるように設定している。
【0024】
消去サイクル時は、制御部14によりロウデコーダ9が活性化され、ロウデコーダ9によりワード線WL1のみがHレベルに設定される。また、制御部14によりコラムデコーダ10が非活性にされる。続いて高電圧線VPPLにパルス幅4m(ミリ)秒程度の高電圧Vppを与える事により、Vppスイッチ19a〜19dおよび20e、20fに高電圧Vppが印加される。そして、制御部14は発振回路16およびVpp発生回路17からなる高周波発振器から数MHzの高周波の消去用クロック信号CLKEおよびワード線用クロック信号CLKWをそれぞれVppスイッチ19a、19bおよびVppスイッチ20e、20fに与える。また、反転プログラムサイクル選択信号PRSバーがHレベルであるため、ソース線SL1、SL2は接地される。
【0025】
このように設定すると、Vppスイッチ19a、20eによりHレベルであるワード線WL1とコントロールゲート線CGL1とが高電圧Vppに立ち上げられ、メモリトランジスタMQ1のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートへの電子の注入が行われ、メモリトランジスタMQ1のしきい値電圧は正にシフトする(情報”1”の記憶)。なお、消去サイクルが終了するとコントロールゲート線CGL1の電位はLレベルにリセットされる。
【0026】
次に、消去サイクル信号ERSが立下り、プリチャージ信号PRCHがHレベルになった後、プログラムサイクル選択信号PRSが立ち上がることによりプログラムサイクルが開始する。制御部14はワード線用および消去用のクロック信号CLKW、CLKEを非活性にし、再び高周波発振器から数MHzの高周波のプログラム用クロック信号CLKPおよびワード線用クロック信号CLKWをVppスイッチ19c、19dおよびVppスイッチ20e、20fに与える。この時、反転信号PRSバーがLレベルであるため、ソース線SL1はフローティング状態である。
【0027】
このように設定すると、コラムラッチ18aにHレベルがラッチされている場合、ワード線WL1とビット線BL1とが高電圧Vppに立ち上げられ、メモリトランジスタMQ1のフローティングゲートとドレイン領域間トンネル現象が生じ、フローティングゲートからの電子の放出が行われ、メモリトランジスタMQ1のしきい値電圧は負にシフトする(情報”0”の記憶)。一方、コラムラッチ18aにLレベルがラッチされている場合、ワード線WL1のみが高電圧Vppに立ち上げられるため、メモリトランジスタMQ1のしきい値電圧は変化しない。このようにして、書き込みが終了する。
【0028】
ここで、YゲートトランジスタT61、T62、T71、T72は低いしきい値(LVTH)のトランジスタで形成されている。具体的には、例えば普通のトランジスタのしきい値が約0.7Vであるのに対し、Yゲートトランジスタのしきい値は約0.2V程度である。これは、ラッチ信号LATCHがHレベルの期間に、コラムデコーダ10により選択されたYゲートトランジスタT61、T71がオンし、データラッチ22の書き込みデータ(”H”が情報”0”、”L”が情報”1”)が書き込みバッファ13、I/O線I/Oおよびビット線BL1およびトランジスタT7を介してコラムラッチ18aにラッチされると共に、Hレベルが共通コントロールゲート線CCGLおよびコントロールゲート線CGL1を介してコラムラッチ18cにラッチされる。
【0029】
このビット線BLとコントロールゲート線CGLは図10に示すように、マトリクス状に配置されたメモリセルアレイを縦断しているため、抵抗、寄生容量が大きい。そのため、正確なデータをラッチするためにI/O線I/Oおよび共通コントロールゲート線CCGLの信号を伝え易くする必要があり低いしきい値(LVTH)のトランジスタで形成されている。
【0030】
しかし、消去サイクル時のコントロールゲート線CGLとプログラムサイクル時のビット線BLが高電圧Vppに立ち上げられると、高電圧VppはオフしているはずのYゲートトランジスタを介して電流が洩れていく。これは、消去サイクル時の共通コントロールゲート線CCGLあるいはプログラムサイクル時のI/O線I/Oがフローティング状態であるため、高電圧Vppに昇圧されたコントロールゲート線CGLあるいはビット線BLに接続しているYゲートトランジスタのソース・ゲート間電圧が0Vになり、Yゲートトランジスタが低いしきい値(LVTH)のトランジスタであるため、共通コントロールゲート線CCGLまたはI/O線I/Oに電流が洩れていく。
【0031】
ここで、共通コントロールゲート線CCGLまたはI/O線I/Oから電流がどこにも洩れていかないと仮定すると、ある程度の洩れにより共通コントロールゲート線CCGLまたはI/O線I/Oの電圧が上がり該Yゲートトランジスタは完全にオフし、それ以上は電流が洩れない。しかし実際には上述のように、共通コントロールゲート線CCGLまたはI/O線I/Oには高電圧Vppに昇圧されていないコントロールゲート線またはビット線がそれぞれのYゲートトランジスタを介して多数、接続されており、このような場合には高電圧Vppに昇圧されているコントロールゲート線またはビット線からYゲートトランジスタを介して昇圧されていないコントロールゲート線またはビット線に電流が洩れていく。このため、高電圧Vppに昇圧する際の負荷が大きく、高電圧Vppを発生するVpp発生回路の動作電源電圧をより高いものにする必要があった。
【0032】
【発明が解決しようとする課題】
従来の不揮発性半導体記憶装置であるEEPROMは以上のように構成されていたが、Yゲートトランジスタが低いしきい値のトランジスタで構成されていることにより、消去サイクル時あるいはプログラムサイクル時に、高電圧Vppに昇圧されているそれぞれコントロールゲート線あるいはビット線からYゲートトランジスタ、共通コントロールゲート線あるいはI/O線を介して昇圧されていないコントロールゲート線あるいはビット線に電流が洩れてしまい、このため、高電圧Vppに昇圧する際の負荷が大きく、例えば高電圧Vppを発生するVpp発生回路の動作電源電圧をより高いものにする必要があるという課題があった。
【0033】
この発明は、上記のような問題点を解消するためになされたもので、高電圧Vppに昇圧されるコントロールゲート線またはビット線から、Yゲートトランジスタおよび共通コントロールゲート線またはI/O線を介して昇圧されていないそれぞれコントロールゲート線またはビット線に電流が洩れるのを防止することにより、昇圧の効率が良く、低い動作電源電圧Vccで高電圧Vppを発生させることを可能にした不揮発性半導体記憶装置を提供することを目的とする。
【0034】
【課題を解決するための手段】
上記の目的に鑑み、この発明の第1の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、上記I/O線を所定の期間、HレベルにすることによりI/O線に接続された上記Yゲートトランジスタを強制的にオフさせるレベル設定用素子、および上記共通コントロールゲート線を所定の期間、Hレベルにすることにより共通コントロールゲート線に接続された上記Yゲートトランジスタを強制的にオフさせるレベル設定用素子の少なくとも一方からなる不揮発性半導体記憶装置にある。
【0036】
またこの発明の第2の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、上記各ビット線に設けられ、所定の期間、該ビット線とI/O線との間を電気的に遮断するスイッチ素子、および上記各コントロールゲート線に設けられ、所定の期間、該コントロールゲート線と共通コントロールゲート線との間を電気的に遮断するスイッチ素子の少なくとも一方からなる不揮発性半導体記憶装置にある。
【0037】
またこの発明の第3の発明は、データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、を備え、上記電流洩れ防止手段が、データのプログラム時に高電圧が印加される上記ビット線からの上記I/O線への電流洩れ、およびデータの消去時に高電圧が印加される上記コントロールゲート線からの上記共通コントロールゲート線への電流洩れを、これらの洩れ電流をそれぞれ遮断することにより防止する不揮発性半導体記憶装置にある。
【0038】
またこの発明の第4の発明は、第3の発明において、上記電流洩れ防止手段が、反転プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時に上記I/O線を電源に接続してHレベルにすることによりI/O線に接続された上記Yゲートトランジスタを強制的にオフさせるI/O線レベル設定用トランジスタと、消去サイクル信号により、上記データの消去時に上記共通コントロールゲート線をHレベルにすることにより共通コントロールゲート線に接続された上記Yゲートトランジスタを強制的にオフさせる共通コントロールゲート線レベル設定用バッファと、からなる不揮発性半導体記憶装置にある。
【0039】
またこの発明の第5の発明は、第3の発明において、上記電流洩れ防止手段が、プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時にオフされる上記各ビット線に設けられたビット線洩れ電流阻止用トランジスタと、消去サイクル信号がゲートに接続され、上記データの消去時にオフされる上記各コントロールゲート線に設けられたコントロールゲート線洩れ電流阻止用トランジスタと、からなる不揮発性半導体記憶装置にある。
【0040】
【作用】
この発明の第1の発明では、データのプログラム時に高電圧が印加されるビット線からのI/O線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、の少なくとも一方を防止する電流洩れ防止手段を設けることにより、データのプログラム時および消去時の少なくとも一方での高電圧へ昇圧する際の効率を上げ、高電圧を発生する手段の負荷を軽減することができる。そして、特に上記電流洩れ防止手段を、I/O線をデータのプログラム期間、Hレベルにするレベル設定用素子、および共通コントロールゲート線をデータの消去期間、Hレベルにするレベル設定用素子の少なくとも一方から構成し、それぞれYゲートトランジスタをソース・ゲート間に負の電圧が印加されるようにして強制的にオフさせ、I/O線あるいはコントロールゲート線からの電流の洩れを防止する。
【0042】
この発明の第2の発明では、特に上記電流洩れ防止手段を、各ビット線に設けられ、データのプログラムの期間、該ビット線とI/O線との間を遮断するスイッチ素子、および各コントロールゲート線に設けられ、データの消去の期間、該コントロールゲート線と共通コントロールゲート線との間を遮断するスイッチ素子の少なくとも一方から構成し、I/O線あるいはコントロールゲート線からの電流の洩れを防止する。
【0043】
この発明の第3〜5の発明では、特に上記電流洩れ防止手段を、データのプログラム時に高電圧が印加されるビット線からのI/O線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、をそれぞれ防止するように構成し、総合的に電流洩れを防止し、高電圧を発生させる手段の動作電源電圧を低いものにすることを可能にし、ひいては低電圧動作が可能な半導体記憶装置を実現する。
【0044】
【実施例】
以下、この発明の実施例を図に従って説明する。
実施例1.
図1はこの発明による不揮発性半導体記憶装置の全体構成を一般的に示すブロック図である。図1において、図9に示す従来のものと異なる部分は、Yゲート12と書き込みバッファ13およびセンスアンプ21の間に電流洩れ防止部80が設けられた点である。その他の部分は基本的には従来のものと同じである。
【0045】
図2はこの発明の第1の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例では書き込み時すなわちプログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止したものである。図2において、T81は電流洩れ防止部80を構成するI/O線レベル設定用トランジスタ(レベル設定素子)で、プログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止するためのものである。このトランジスタT81は、反転プログラムサイクル選択信号PRSバーがLレベル時にオンして、I/O線I/Oを電源VDDに接続してHレベルにするトランジスタである。従って図2の実施例の場合にはPチャネルトランジスタで構成される。また、図2および以下の各実施例を示す図3〜7は図10と同様に図面を簡略化するため、1バイト1ビット構成の4つのメモリセルMC1、MC2、MC3、MC4のみを示している。
なお請求の範囲の、高電圧を発生する手段はVPP発生回路17から構成され、高電圧を選択的に供給する手段はVppスイッチ19、20(19a〜19d、20e、20f)から構成され、制御手段は制御部14を含むその他の部分から構成される。
【0046】
次に動作について説明する。読み出し時および消去サイクル時の動作は従来と同様であるので説明は省略する。
次に、メモリセルMC1が選択された場合のプログラムサイクルについて説明する。なお、消去サイクルおよびプログラムサイクルの各信号の動作は図11に示す従来のものと同じである。
【0047】
まず、消去サイクル信号ERSが立下り、プリチャージ信号PRCHがHレベルになった後、プログラムサイクル選択信号PRSが立ち上がることによりプログラムサイクルが開始する。制御部14はワード線用および消去用のクロック信号CLKW,CLKEを非活性にし、発振回路16およびVpp発生回路17からなる高周波発振器から数MHzの高周波のプログラム用クロック信号CLKPおよびワード線用クロック信号CLKWをVppスイッチ19c、19dおよびVppスイッチ20e、20fに与える。この時、反転プログラムサイクル信号PRSバーがLレベルであるため、ソース線SL1はフローティング状態(トランジスタT51、T52はNチャネルトランジスタ)、I/O線I/OはPチャネルトランジスタからなるトランジスタT81によりHレベル状態となる。
【0048】
このように設定すると、コラムラッチ18aにHレベルがラッチされている場合、ワード線WL1とビット線BL1とが高電圧Vppに立ち上げられ、メモリトランジスタMQ1のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートからの電子の放出が行われ、メモリトランジスタMQ1のしきい値電圧は負にシフトする(情報”0”の記憶)。
【0049】
ここで、低しきい値(LVTH)のYゲートトランジスタT71のソース・ゲート間電圧は、上述のようにI/O線I/OがHレベル状態にあるため、例えば−5Vになり、YゲートトランジスタT71は完全にオフ状態にある。従って、高電圧Vppに昇圧されているビット線BL1からI/O線I/O側に電流が洩れることはない。
【0050】
一方、コラムラッチ18aにLレベルがラッチされている場合、ワード線WL1のみが高電圧Vppに立ち上げられるため、メモリトランジスタMQ1のしきい値電圧は変化しない。このようにして、書き込みが終了する。
【0051】
このように、プログラムサイクル時に高電圧Vppに昇圧されるビット線BLからの電流洩れがなくなることにより、効率良く昇圧が行え、かつVpp発生回路17の負荷が軽減され、さらに電力の損失も抑えることができる。
【0052】
実施例2.
図3はこの発明の第2の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例では消去サイクル時に高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止したものである。図3において、バッファBF8は電流洩れ防止部80を構成する共通コントロールゲート線レベル設定用バッファ(レベル設定素子)であり、消去サイクルの期間にHレベルとなる消去サイクル信号ERSにより、共通コントロールゲート線CCGLをHレベルにつり上げ、高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止するものである。
【0053】
次に動作について説明する。読み出し時およびプログラムサイクル時の動作は従来と同様であるので説明は省略する。
次に、消去サイクルについて説明する。書き込み開始信号CEが一旦、Hレベルになることによってラッチ信号LATCHがLレベルとなり、消去サイクル信号ERSが立ち上がり、消去サイクルが開始する。消去サイクル信号ERSがHレベルの期間が消去サイクルとなり、プログラムサイクル選択信号PRS(即ち反転プログラムサイクル選択信号PRSバーの反転信号)がHレベルの期間がプログラムサイクルとなる。
【0054】
これらの信号ERS,PRSのHレベルのパルス幅は制御部14がタイマー15を利用して所定の幅になるように設定している。また、消去サイクル時には、共通コントロールゲート線CCGLのバッファBF1はオフし、消去サイクル信号ERSのバッファBF8はオンして共通コントロールゲート線CCGLはHレベルに保持される。
【0055】
消去サイクル時は、制御部14によりロウデコーダ9が活性化され、ロウデコーダ9によりワード線WL1のみがHレベルに設定される。また、制御部14によりコラムデコーダ10が非活性にされる。続いて高電圧線VPPLにパルス幅4m(ミリ)秒程度の高電圧Vppを与えることにより、Vppスイッチ19a〜19dおよび20e、20fに高電圧Vppが印加される。そして、制御部14は発振回路16およびVpp発生回路17からなる高周波発振器から数MHzの高周波の消去用クロック信号CLKEおよびワード線用クロック信号CLKWをそれぞれVppスイッチ19a、19bおよびVppスイッチ20e、20fに与える。また、反転プログラムサイクル選択信号PRSバーがHレベルであるため、ソース線SL1、SL2は接地される。
【0056】
このように設定すると、Vppスイッチ19a、20eによりHレベルであるワード線WL1とコントロールゲート線CGL1とが高電圧Vppに立ち上げられ、メモリトランジスタMQ1のフローティングゲートとドレイン領域間にトンネル現象が生じ、フローティングゲートへの電子の注入が行われ、メモリトランジスタMQ1のしきい値電圧は正にシフトする(情報”1”の記憶)。なお、消去サイクルが終了すると、コントロールゲート線CGL1の電位はLレベルにリセットされる。
【0057】
ここで、上述のように消去サイクルの期間中は共通コントロールゲート線CCGLはバッファBF8によりHレベルに保持されている。従って、コントロールゲート線CGL1が高電圧Vppに立ち上げられた時の低しきい値(LVTH)のYゲートトランジスタT61のソース・ゲート間電圧は例えば−5Vになり、YゲートトランジスタT61は完全にオフされた状態にあり、高電圧Vppに昇圧されているコントロールゲート線CGL1から共通コントロールゲート線CCGLへ電流が洩れることはない。
【0058】
このように、消去サイクル時に高電圧Vppに昇圧されるコントロールゲート線CGLからの電流洩れがなくなることにより、効率良く昇圧が行え、かつVpp発生回路17の負荷が軽減され、さらに電力の損失も抑えることができる。
【0059】
実施例3.
図4はこの発明の第3の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例は第1の実施例と同様に、プログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止したものである。図4において、T82およびT83は電流洩れ防止部80を構成するビット線洩れ電流阻止用トランジスタ(スイッチ素子)で、プログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止するためのものである。
【0060】
これらのトランジスタT82、T83はYゲートトランジスタT71、T72を介してビット線BL1、BL2にそれぞれ接続され、プログラムサイクル選択信号PRSがHレベル時にオフして、高電圧Vppが印加されているビット線BL1あるいはBL2からI/O線I/Oに電流が洩れるのを阻止するトランジスタである。従って図4の実施例の場合にはPチャネルトランジスタで構成され、かつYゲートトランジスタT61、T62、T71、T72と同様な理由により、低しきい値(LVTH)のトランジスタで構成される。
【0061】
次に動作について説明する。読み出し時および消去サイクル時の動作は従来と同様である。また、プログラムサイクル時の動作も基本的には実施例1のものと同様である。そしてこの実施例では、プログラムサイクル時はプログラムサイクル選択信号PRSがHレベルであるためトランジスタT82、T83がオフして、ビット線から電流が洩れないようにしている。
【0062】
このように、プログラムサイクル時に高電圧Vppに昇圧されるビット線BLからの電流洩れがなくなることにより、効率良く昇圧が行え、かつVpp発生回路17の負荷が軽減され、さらに電力の損失も抑えることができる。
【0063】
実施例4.
図5はこの発明の第4の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。この実施例は第3の実施例と同様に、消去サイクル時に高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止したものである。図5において、T84およびT85は電流洩れ防止部80を構成するコントロールゲート線洩れ電流阻止用トランジスタ(スイッチ素子)で、消去サイクル時に高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止するためのものである。
【0064】
これらのトランジスタT84、T85はYゲートトランジスタT61、T62を介してコントロールゲート線CGL1、CGL2にそれぞれ接続され、消去サイクル選択信号ERSがHレベル時にオフして、高電圧Vppが印加されているコントロールゲート線CGL1あるいはCGL2から共通コントロールゲート線CCGLに電流が洩れるのを阻止するトランジスタである。従って図5の実施例の場合にはPチャネルトランジスタで構成され、かつYゲートトランジスタT61、T62、T71、T72と同様な理由により、低しきい値(LVTH)のトランジスタで構成される。
【0065】
次に動作について説明する。読み出し時およびプログラムサイクル時の動作は従来と同様である。また、消去サイクル時の動作も基本的には実施例2のものと同様である。そしてこの実施例では、消去サイクル時は消去サイクル選択信号ERSがHレベルであるためトランジスタT84、T85がオフして、共通コントロールゲート線から電流が洩れないようにしている。
【0066】
このように、消去サイクル時に高電圧Vppに昇圧されるコントロールゲート線CGLからの電流洩れがなくなることにより、効率良く昇圧が行え、かつVpp発生回路17の負荷が軽減され、さらに電力の損失も抑えることができる。
【0067】
実施例5.
上記各実施例では、プログラムサイクル時のビット線BLからの電流洩れおよび消去サイクル時のコントロールゲート線CGLからの電流洩れのいずれかを防止しているが、これらを共に防止したEEPROMの実施例を次に説明する。
【0068】
図6はこの発明の第5の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。図6においてT81は、I/O線レベル設定用トランジスタで、プログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止するためのものである。このトランジスタT81は、反転プログラムサイクル選択信号PRSバーがLレベル時にオンして、I/O線I/Oを電源VDDに接続してHレベルにするトランジスタである。従って図6の実施例の場合にはPチャネルトランジスタで構成される。
【0069】
またBF8は、消去サイクル時に高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止するための共通コントロールゲート線レベル設定用バッファであり、消去サイクルの期間にHレベルとなる消去サイクル信号ERSにより、共通コントロールゲート線CCGLをHレベルにつり上げ、高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止するものである。これらのトランジスタT81およびバッファBF8は電流洩れ防止部80を構成する。その他の部分は上記各実施例のものと共通である。
【0070】
すなわちこの実施例では、実施例1のトランジスタT81と実施例2のバッファBF8を組み合わせて設け、消去サイクル時およびプログラムサイクル時でそれぞれ電流洩れを防止したものである。従って、読み出し時の動作は従来のものと同様であり、消去サイクル時およびプログラムサイクル時の動作はそれぞれ実施例2、実施例1と同様である。
【0071】
このように、消去サイクル時およびプログラムサイクル時で高電圧Vppに昇圧されるコントロールゲート線CGLおよびビット線からの電流洩れがなくなることにより、昇圧する際の負荷が軽減され、Vpp発生回路17の動作電源電圧Vccは従来のものに比べて低いものですみ、総合的に、低電圧動作が可能なEEPROMが得られる。
【0072】
実施例6.
図7はこの発明の第6の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。図7において、T82およびT83はビット線洩れ電流阻止用トランジスタで、プログラムサイクル時に高電圧Vppが印加されるビット線BLからの洩れ電流を防止するためのものである。これらのトランジスタT82、T83はYゲートトランジスタT71、T72を介してビット線BL1、BL2にそれぞれ接続され、プログラムサイクル選択信号PRSがHレベル時にオフして、高電圧Vppが印加されているビット線BL1あるいはBL2からI/O線I/Oに電流が洩れるのを阻止するトランジスタである。
【0073】
T84およびT85はコントロールゲート線洩れ電流阻止用トランジスタで、消去サイクル時に高電圧Vppが印加されるコントロールゲート線CGLからの洩れ電流を防止するためのものである。これらのトランジスタT84、T85はYゲートトランジスタT61、T62を介してコントロールゲート線CGL1、CGL2にそれぞれ接続され、消去サイクル選択信号ERSがHレベル時にオフして、高電圧Vppが印加されているコントロールゲート線CGL1あるいはCGL2から共通コントロールゲート線CCGLに電流が洩れるのを阻止するトランジスタである。
【0074】
これらのトランジスタT82、T83、T84、T85は図7の実施例の場合にはそれぞれPチャネルトランジスタで構成され、かつYゲートトランジスタT61、T62、T71、T72と同様な理由により、低しきい値(LVTH)のトランジスタで構成される。
【0075】
すなわちこの実施例では、実施例3のトランジスタT82、T83と、実施例4のトランジスタT84、T85を組み合わせて設け、消去サイクル時およびプログラムサイクル時でそれぞれ電流洩れを防止したものである。従って、読み出し時の動作は従来のものと同様であり、消去サイクル時およびプログラムサイクル時の動作はそれぞれ実施例4、実施例3と同様である。
このような構成によっても、低電圧動作が可能なEEPROMが得られる。
【0076】
またさらに、例えば実施例1と実施例4の構成を組み合わせたり、あるいは実施例2と実施例3の構成を組み合わせても同様な効果を奏するEEPROMが得られる。
【0077】
また、上記各実施例ではPチャネルトランジスタを使用した例を示したが、Nチャネルトランジスタを使用し、ゲートに上記実施例で使用した信号の反転信号を使用するようにしても、同様の効果が得られる。
【0078】
【発明の効果】
以上のように、この発明の第1の発明では、データのプログラム時に高電圧が印加されるビット線からのI/O線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、の少なくとも一方を防止する電流洩れ防止手段を設けるようにしたので、データのプログラム時および消去時の少なくとも一方での高電圧を発生する手段の負荷を軽減し、これによりデータのプログラムおよび消去動作の信頼性をより向上させた不揮発性半導体記憶装置を提供でき、特に電流洩れ防止手段を、I/O線をデータのプログラム期間、Hレベルにするレベル設定用素子、および共通コントロールゲート線をデータの消去期間、Hレベルにするレベル設定用素子の少なくとも一方から構成し、それぞれYゲートトランジスタをソース・ゲート間に負の電圧が印加されるようにして強制的にオフさせ、I/O線あるいはコントロールゲート線からの電流の洩れを防止するようにしたので、電流洩れ防止手段をより少ない素子で構成でき、より安価な改良を施した不揮発性半導体記憶装置を提供できる効果が得られる。
【0080】
この発明の第2の発明では、特に電流洩れ防止手段を、各ビット線に設けられ、データのプログラムの期間、該ビット線とI/O線との間を遮断するスイッチ素子、および各コントロールゲート線に設けられ、データの消去の期間、該コントロールゲート線と共通コントロールゲート線との間を遮断するスイッチ素子の少なくとも一方から構成したので、各ビット線あるいは各コントロールゲート線にそれぞれスイッチ素子を設けたことにより、より確実に電流洩れが防止でき、さらに信頼性の高い不揮発性半導体記憶装置を提供できる効果が得られる。
【0081】
この発明の第3〜5の発明では、特に電流洩れ防止手段を、データのプログラム時に高電圧が印加されるビット線からのI/O線への電流洩れ、およびデータの消去時に高電圧が印加されるコントロールゲート線からの共通コントロールゲート線への電流洩れ、をそれぞれ防止するように構成し、総合的に電流洩れを防止するようにしたので、高電圧を発生させる手段の動作電源電圧を低いものにすることを可能にし、ひいては低電圧動作が可能な不揮発性半導体記憶装置を提供できる効果が得られる。
【図面の簡単な説明】
【図1】この発明によるEEPROMの全体構成を一般的に示すブロック図である。
【図2】この発明の第1の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図3】この発明の第2の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図4】この発明の第3の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図5】この発明の第4の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図6】この発明の第5の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図7】この発明の第6の実施例によるEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図8】図8はEEPROM内蔵マイコンの機能ブロック図である。
【図9】従来のEEPROMの全体構成を一般的に示すブロック図である。
【図10】従来のEEPROMのメモリセルアレイおよびその周辺の構成を示す回路図である。
【図11】EEPROMの書き込み時の各種信号波形を示すタイムチャート図である。
【符号の説明】
BF8 共通コントロールゲート線レベル設定用バッファ(レベル設定素子)、BL1 ビット線、BL2 ビット線、CCGL 共通コントロールゲート線、CGL1 コントロールゲート線、CGL1 コントロールゲート線、
I/O I/O線、T61 Yゲートトランジスタ、T62 Yゲートトランジスタ、T71 Yゲートトランジスタ、T72 Yゲートトランジスタ、
T81 I/O線レベル設定用トランジスタ(レベル設定素子)、T82 ビット線洩れ電流阻止用トランジスタ(スイッチ素子)、T83 ビット線洩れ電流阻止用トランジスタ(スイッチ素子)、T84 コントロールゲート線洩れ電流阻止用トランジスタ(スイッチ素子)、T85 コントロールゲート線洩れ電流阻止用トランジスタ(スイッチ素子)。
Claims (5)
- データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、上記I/O線を所定の期間、HレベルにすることによりI/O線に接続された上記Yゲートトランジスタを強制的にオフさせるレベル設定用素子、および上記共通コントロールゲート線を所定の期間、Hレベルにすることにより共通コントロールゲート線に接続された上記Yゲートトランジスタを強制的にオフさせるレベル設定用素子の少なくとも一方からなる不揮発性半導体記憶装置。 - データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲートトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、上記各ビット線に設けられ、所定の期間、該ビット線とI/O線との間を電気的に遮断するスイッチ素子、および上記各コントロールゲート線に設けられ、所定の期間、該コントロールゲート線と共通コントロールゲート線との間を電気的に遮断するスイッチ素子の少なくとも一方からなる不揮発性半導体記憶装置。 - データの消去およびプログラムが可能な不揮発性メモリトランジスタから構成された、マトリクス状に配置された多数のメモリセル、行単位にメモリセルに接続されたワード線群、列単位にメモリセルに接続されたビット線群およびコントロールゲート線群、上記ビット線群およびコントロールゲート線群の各ビット線およびコントロールゲート線にそれぞれ接続された所定の線を選択するためのYゲートトラジスタ群、上記Yゲートトラジスタを介して各ビット線に共通に接続されたI/O線、および上記Yゲー トトラジスタを介して各コントロールゲート線に共通に接続された共通コントロールゲート線を含むメモリセルアレイと、
このメモリセルアレイヘのデータの消去およびプログラムに必要な高電圧を発生する手段と、
上記高電圧を選択的に上記ビット線、コントロールゲート線およびワード線に供給する手段と、
メモリセルアレイヘのデータの読み出し、消去およびプログラムを制御する手段と、
上記高電圧が印加された上記ビット線およびコントロールゲート線からの上記I/O線および共通コントロールゲート線へのそれぞれの洩れ電流の少なくとも一方を、この洩れ電流を遮断することにより防止する電流洩れ防止手段と、
を備え、
上記電流洩れ防止手段が、データのプログラム時に高電圧が印加される上記ビット線からの上記I/O線への電流洩れ、およびデータの消去時に高電圧が印加される上記コントロールゲート線からの上記共通コントロールゲート線への電流洩れを、これらの洩れ電流をそれぞれ遮断することにより防止する不揮発性半導体記憶装置。 - 上記電流洩れ防止手段が、反転プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時に上記I/O線を電源に接続してHレベルにすることによりI/O線に接続された上記Yゲートトランジスタを強制的にオフさせるI/O線レベル設定用トランジスタと、消去サイクル信号により、上記データの消去時に上記共通コントロールゲート線をHレベルにすることにより共通コントロールゲート線に接続された上記Yゲートトランジスタを強制的にオフさせる共通コントロールゲート線レベル設定用バッファと、からなる請求項3の不揮発性半導体記憶装置。
- 上記電流洩れ防止手段が、プログラムサイクル選択信号がゲートに接続され、上記データのプログラム時にオフされる上記各ビット線に設けられたビット線洩れ電流阻止用トランジスタと、消去サイクル信号がゲートに接続され、上記データの消去時にオフされる上記各コントロールゲート線に設けられたコントロールゲート線洩れ電流阻止用トランジスタと、からなる請求項3の不揮発性半導体記憶装置。
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