FR2718558A1 - Mémoire à semi-conducteurs non volatile. - Google Patents
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Abstract
L'invention concerne une mémoire à semi-conducteurs non volatile qui empêche un courant de fuite, attribué à l'utilisation d'un transistor à porte Y du type à seuil bas, de s'écouler d'une ligne de portes de commande ou d'une ligne de bits à laquelle est appliquée une haute tension pendant un cycle d'effacement ou pendant un cycle de programmation. Selon l'invention, pendant la programmation des données, un transistor (T81) d'ajustement du niveau à la ligne d'entrée/sortie est rendu conducteur, mettant cette ligne à un niveau haut et rendant les transistors de porte Y (T71, T72) non conducteurs par l'application d'une tension négative entre leur source et leur porte. Pendant l'effacement des données, une ligne de porte de commande commune (CCGL) est mise à un niveau haut via un tampon (BF8) d'ajustement du niveau à cette ligne; les transistors de porte Y (T61, T62) sont rendus non conducteurs par suite de l'application d'une tension négative entre leur source et leur porte. L'invention s'applique notamment à une mémoire morte électriquement effaçable et programmable.
Description
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La présente invention se rapporte à une EEPROM à semi-
conducteurs non volatile (mémoire morte ou ROM Electriquement Effaçable Programmable) qui permet d'effacer ou de programmer électroniquement des données et, plus particulièrement, à l'amélioration de l'efficacité d'un circuit qui produit une haute tension Vpp appliquée aux lignes des bits et aux lignes des portes de commande pendant des opérations d'effacement ou
de programmation.
En se référant maintenant aux figures 8 et 9, un micro-
ordinateur ayant une EEPROM est décrit, et, en particulier, la construction et le fonctionnement de la EEPROM ainsi que
de son circuit associé.
La figure 8 donne un schéma bloc fonctionnel du micro-
ordinateur o est incorporé la EEPROM. Sur la figure 8 sont montrés le micro-ordinateur 100 ayant la EEPROM, une unité centrale de traitement (CPU) 1 pour les opérations arithmétiques et de commande nécessaires pour le traitement des données, c'est-à-dire pour contrôler et exécuter un programme pour le traitement des données, une ROM 3 pour stocker le programme et analogue nécessaires pour le traitement des données et une RAM ou mémoire à accès aléatoire 4 pour le stockage temporaire des données requises
pour le traitement des données.
Sont également montrés une EEPROM 5 en tant que mémoire de données pour stocker des données tels que des résultats qu'il faut stocker, un circuit d'entrée/sortie 6 pour recevoir l'entrée ou produire une sortie vers un dispositif externe, un bus 2 du système pour interconnecter les composants ci-dessus et une banque de bornes 7 comprenant une borne d'alimentation en courant VDD, une borne de mise à la masse GND, une borne de remise à zéro RST, une borne
d'horloge CLK, et des bornes d'entrée/sortie I/O.
La figure 9 donne un schéma bloc montrant généralement une EEPROM conventionnelle. En 8 sur la figure 9 est désigné un agencement de cellules de mémoire o les cellules de mémoire sont agencées en une matrice. Chaque unité d'une rangée de la matrice est connectée à une ligne de mots et
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chaque unité de colonne de la matrice est connectée à une ligne de bits (figure 10). 2a désigne un bus d'adresses et 2b est un bus de données, et les deux bus sont incorporés dans le bus 2 du système. La sélection de la ligne de mots est accomplie par un décodeur de rangée 9 et la sélection de la ligne de bits est accomplie par un décodeur de colonne 10. Le décodeur de rangée 9 attaque une ligne de mots à un niveau haut et le reste des lignes de mots à un niveau bas en se basant sur une adresse Ar de rangée reçue par un verrouillage
d'adresse 11.
Le décodeur de colonne 10 met sélectivement en circuit des transistors de porte Y (voir T61, T62, T71, T72 sur la figure 10) d'une tension de seuil bas (LVTH) d'une porte Y 12, en se basant sur une adresse de colonne Ac reçue par le verrouillage d'adresse 11 pour ainsi connecter électriquement un tampon d'écriture 13 à une ligne de bits. Le décodeur de rangée 9 et le décodeur de colonne 10 sont tous deux validés ou inhibés par une section de commande 14. En réponse à la sortie de la section de commande 14, le verrouillage d'adresse 14 accepte un signal d'adresse et applique l'adresse de la rangée Ar et l'adresse de la colonne Ac au décodeur de rangée 9 et au décodeur de colonne 10, respectivement. La section de commande 14 établit la longueur des impulsions de certains signaux en utilisant un temporisateur et valide et inhibe un circuit oscillateur 16, un circuit générateur de Vpp 17, un verrouillage de colonne 18, des commutateurs de Vpp 19, 20, un amplificateur de détection 21, le décodeur de rangée 9 et le décodeur de colonne 10. En réponse à un signal d'horloge de commande 4 et à un signal d'écriture WR, la section de commande 14 verrouille les données à écrire du bus de données 2b dans un verrouillage de
données 22 puis alimente les données au tampon d'écriture 13.
Lorsqu'il est validé, le verrouillage de colonne 18 stocke temporairement les données qui sont écrites, prévues sur chaque ligne de bits. Lorsqu'ils sont validés, les deux commutateurs de Vpp 19, 20 élèvent les lignes de bits et les
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lignes de portes de commande, à un niveau haut, connectées au verrouillage de colonne 18, et les lignes de mots, à un niveau haut, connectées au décodeur de rangées 9, à une haute tension Vpp. Lorsqu'il est validé, l'amplificateur de détection 21 amplifie les données qui ont été récupérées via la porte Y 12, des cellules de mémoire (non représentées) dans la série de cellules de mémoire 8 puis applique les données au tampon de sortie 23. En réponse à la sortie de la section de commande 14, le tampon de sortie 23 applique les données de l'amplificateur de détection 21 comme étant les données lues, au bus de données 2b. En réponse au signal d'horloge de commande et à un signal de lecture RD, la section de commande 14 commande le verrouillage d'adresse 11
et le tampon de sortie 23.
La figure 10 est un schéma montrant la configuration de circuit de la cellule de mémoire 8 ainsi que de son circuit associé dans la EEPROM conventionnelle de la figure 9. Pour simplifier le schéma, quatre cellules de mémoire d'une structure à un octet, un bit, MC1, MC2, MC3 et MC4 seulement
sont montrées. Dans la description qui suit, chaque ligne de
signal et le signal qui y est conduit sont représentés par
les mêmes chiffres de référence.
Les cellules de mémoire MC1 à MC4 sont construites de transistors respectifs de mémoire MQ1, MQ2, MQ3 et MQ4 et de transistors sélecteurs respectifs SQ1, SQ2, SQ3 et SQ4. Les drains des transistors sélecteurs SQ1 et SQ2 sont connectés à une ligne de bits BL1 et les drains des transistors
sélecteurs SQ3 et SQ4 sont connectés à une ligne de bits BL2.
Les sources des transistors de mémoire MQ1 et MQ2 sont connectées à une ligne de source SL1 et les sources des transistors de mémoire MQ3 et MQ4 sont connectées à une ligne
de source SL2.
Les lignes de source SL1 et SL2 sont mises à la masse via des transistors respectifs T51 et T52 auxquels est appliqué un signal de sélection de cycle de programme inversé PRS (barre). Les portes de commande des transistors de
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mémoire MQ1, MQ2 sont connectées à une ligne de portes de commande CGL1 via les transistors de sélection d'octets T1, T2, respectivement. De la même manière, les transistors de mémoire MQ3 et MQ4 sont connectés à une ligne de portes de commande CGL2 via des transistors de sélection d'octets T3,
T4, respectivement.
Les portes des transistors Tl, T3 et des transistors de sélection SQ1, SQ3 sont connectées en commun à une ligne de mots WL1 et les portes des transistors T2, T4 et des transistors de sélection SQ3, SQ4 sont connectées en commun à une ligne de mots WL2. Les lignes de mots WL1, WL2 sont connectées, à leurs premières extrémités, au décodeur de rangée 9 via des transistors de coupure de haute tension respectifs T5, T6 dont les portes reçoivent la tension
d'alimentation VDD.
Les lignes de bits BL1, BL2 et les lignes de portes de commande CGL1, CGL2 sont connectées, à leurs premières extrémités, aux verrouillages de colonne 18a, 18b, 18c, 18d, respectivement, via des transistors respectifs T7, T8, T9 et T10. Les autres extrémités des lignes de portes de commande CGL1, CGL2 sont connectées à la porte de commande commune CCGL via des transistors de porte Y respectifs T61, T62. Les autres extrémités des lignes de bits BL1, BL2 sont connectées à une ligne I/O via des transistors respectifs de porte Y
T71, T72.
Les portes des transistors T61, T71 sont connectées à une ligne de sortie CDL1 du décodeur de colonne 10 et les portes des transistors T62, T72 sont connectées à une ligne de sortie CDL2 du décodeur de colonne 10. La ligne de porte de commande commune CCGL est connectée à un tampon BF1 et la ligne I/O d'entrée/sortie est connectée au tampon d'écriture
13 et à l'amplificateur de détection 21.
Les lignes de portes de commande CGL1, CGL2 et les lignes de bits BL1, BL2 et les lignes de mots WL1, WL2 sont respectivement connectées aux commutateurs de VPP 19a à 19d, e et 20f. Les commutateurs de VPP 19a et 19b, 19c et 19d et e et 20f qui sont connectés à la ligne de haute tension
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VPPL qui est à 15 à 20 volts, reçoivent respectivement un signal d'horloge d'effacement CLKE, un signal d'horloge de
programme CLKP et un signal d'horloge de ligne de mots CLKW.
Quand ces signaux d'horloge sont fournis, les lignes de portes de commande CGL1, CGL2, les lignes de bits BL1, BL2 et les lignes de mots WL1, WL2 montent, à leur état haut, à la haute tension VPP. La haute tension Vpp n'est pas conduite au décodeur de rangée 9 par les transistors T5, T6 dont les portes reçoivent la tension d'alimentation VDD même lorsque
les lignes de mots WL1, WL2 atteignent la haute tension Vpp.
Les portes des transistors T7, T8 reçoivent un signal de commande de transfert de signal binaire BTTR et les portes des transistors T9, T10 reçoivent un signal de commande de transfert de signaux de porte de commande CGTR. Quand ces signaux sont au niveau haut, le transfert du signal a lieu entre les lignes de bits BL1, BL2 et les lignes de portes de commande CGL1, CGL2 et les verrouillages de colonne 18a, 18b, 18c, 18d, respectivement. Même quand les lignes de bits BL1, BL2 et les lignes de portes de commande CGL1, CGL2 sont au niveau haut Vpp, la haute tension Vpp n'est pas conduite aux verrouillages de colonne 18a, 18b, 18c et 18d. Cela est dû au
fait que les portes des transistors T7 à T10 restent à VDD.
Les lignes de portes de commande CGL1, CGL2 sont respectivement connectées aux transistors Tll, T12. Les portes des transistors Tll, T12 reçoivent un signal de remise à l'état initial de la ligne de portes de commande CGRST. La transition du signal de remise à l'état initial de la ligne de portes de commande CGRST à un niveau haut force les lignes
de portes de commande CGL1, CGL2 à passer à un niveau bas.
Les lignes de bits BL1, BL2 sont respectivement connectées aux transistors T13, T14. Les portes des transistors T13, T14 reçoivent un signal de remise à l'état initial de la ligne de bits BTRST. La transition du signal de remise à l'état initial de la ligne de bits BTRST à un niveau haut force les
lignes de bits BL1, BL2 à passer à un niveau bas.
Les lignes de bits BL1, BL2 sont de plus respectivement connectées à des transistors T15, T17 qui, à leur tour, sont
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respectivement connectés à des transistors T16, T18. Les portes des transistors T15, T17, sont respectivement connectées aux verrouillages de colonne 18a, 18b. Les portes des transistors T16, T18 reçoivent un signal de précharge PRCH. Quand le signal de précharge PRCH transitionne vers un niveau haut avec les signaux des verrouillages de colonne 18a, 18b à un niveau haut, les lignes respectives de bits
BL1, BL2 passent à un niveau haut.
Les tampons BF2, BF3, BF4, BF5, BF6 et BF7 émettent respectivement le signal de sélection de cycle de programme inversé PRS (barre), Le signal de remise à l'état initial de la ligne de porte de commande CGRST, le signal de remise à l'état initial de la ligne de bits BTRST, le signal de commande de transfert du signal à la porte de commande CGTR, le signal de commande de transfert du signal binaire BTTR et
le signal de précharge PRCH.
En se référant aux figures ci-dessus (la figure 10 en particulier), on décrira maintenant l'opération de lecture de la EEPROM. Le décodeur de rangée 9 et le décodeur de colonne 10 sélectionnent une ligne de mots WL, une ligne de porte de commande CGL et une ligne de bits BL. On décrit ici un exemple o la cellule de mémoire MC1 est sélectionnée en activant la ligne de mots WL1 et les transistors de porte Y T61, T71 et par sélection de la ligne de la porte de commande
CGL1 et de la ligne de bits BL1.
La transition du signal de sélection du cycle de programme inversé PRS (barre) à un niveau haut force les lignes de source SL1, SL2 à être mises à la masse. La section de commande 14 inhibe les verrouillages de colonne 18a à 18d, les commutateurs de Vpp 19a à 19d, 20e et 20f et le tampon d'écriture 13. Un niveau de 0 volt est conduit à la porte de commande du transistor de mémoire MQ1 par le tampon BF1 via la ligne de portes de commande CGL1, le transistor de porte Y, T61 et le transistor T1. Quand la tension de seuil du transistor de mémoire MQ1 est positive (négative), il est conducteur (non conducteur). Selon que le transistor de mémoire MQ1 est conducteur ou non conducteur, l'amplificateur
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21 détecte la présence ou l'absence d'un courant s'écoulant à travers la ligne de bits BL1 sous la forme d'un changement de
tension du signal d'entrée/sortie I/O sur la ligne I/O.
L'amplificateur 21 amplifie le changement de tension et produit la sortie en tant que signal de lecture et ainsi est
accomplie l'opération de lecture.
La figure 11 est un diagramme des temps montrant diverses formes d'ondes de signaux à l'opération d'écriture de la EEPROM. En se référant maintenant aux figures 9 à 11, l'opération d'écriture avec la cellule de mémoire MC1 sélectionnée est décrite. Quand un signal de déclenchement de verrouillage WE force un signal de verrouillage LATCH à
passer à un niveau haut, un cycle de verrouillage commence.
Au début du cycle de verrouillage, la section de commande 14 valide les verrouillages de colonne 18a à 18d, le décodeur 10 et le tampon d'écriture 13 et la ligne de porte de commande commune CGL est placée à un niveau haut. Le décodeur de rangée 9 et l'amplificateur 21 sont inhibés sous le contrôle
de la section de commande 14.
Pendant la durée ou le signal de verrouillage LATCH reste à un niveau haut, les transistors de porte Y T61, T71, sélectionnés par le décodeur de colonne 10, sont mis en circuit. Les données ("H" par l'information "0" et "L" pour l'information "1") sur le verrouillage de données 22 sont verrouillées dans le verrouillage de colonne 18a via le tampon d'écriture 13, la ligne d'entrée/sortie I/O et la ligne de bits BL1 et le transistor T7. Un niveau haut est verrouillé dans le verrouillage de colonne 18c via la ligne de porte de commande commune CCGL et la ligne de portes de
commande CGL1.
Quand un signal de déclenchement d'écriture CE passe au niveau haut, le signal de verrouillage LATCH tombe à un niveau bas. Alors, un signal de cycle d'effacement passe du bas au haut, débutant un cycle d'effacement. La durée pendant laquelle le signal ERS du cycle d'effacement reste à un niveau haut est un cycle d'effacement et la durée pendant laquelle un signal de sélection de cycle de programme PRS
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(c'est-à-dire une inversion du signal de sélection du cycle de programme inversé PRS (bar)) reste à un niveau haut est un cycle de programme. La section de commande 14 établit les longueurs prédéterminées des impulsions des signaux ERS à niveau haut et PRS en utilisant le temporisateur 15. Pendant le cycle d'effacement, la section de commande 14 valide le décodeur de rangée 9, qui à son tour met uniquement la ligne de mots WL1 à un niveau haut. La section de commande 14 inhibe le décodeur de colonne 10. En fournissant une haute tension Vpp de 4 ms de durée à la ligne de haute tension VPPL, les commutateurs de Vpp 19a à 19b et e et 20f reçoivent la haute tension Vpp. La section de commande 14 transfère le signal d'horloge d'effacement à haute fréquence CLKE et le signal d'horloge de la ligne de mots CLKW à plusieurs MHz de l'oscillateur à haute fréquence, formé du circuit oscillateur 16 et du circuit générateur de Vpp 17, aux commutateurs de Vpp 19a, 19b et aux commutateurs de Vpp 20e, 20f. Comme le signal de sélection de cycle de programme inversé PRS (barre) est à un niveau haut, les
lignes de source SL1, SL2 sont à la masse.
Dans l'ajustement ci-dessus, les commutateurs 19a, 20e de Vpp à un niveau haut forcent la ligne de mots WL1 et la ligne de portes de commande CGL1 à monter à la haute tension Vpp. Un effet de tunnel a lieu entre la porte flottante et la région de drain du transistor MQ1 de mémoire, ce qui permet l'injection d'électrons dans la porte flottante et ainsi le décalage de la tension de seuil du transistor de mémoire MQ1 vers le positif (stockant l'information "1"). Quand le cycle d'effacement se termine, la tension de la ligne de portes de
commande CGL1 est remise à un niveau bas.
Quand le signal de cycle d'effacement ERS tombe et que le signal de précharge PRCH passe à un niveau haut, le signal de sélection de cycle de programme PRS monte, provoquant le début d'un cycle de programme. La section de commande 14 inhibe le signal d'horloge de la ligne de mots CLKW et le signal d'horloge d'effacement CLKE et applique alors le signal d'horloge de programme CLKP et le signal d'horloge de
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la ligne de mots CLKW atteignant plusieurs MHz, aux commutateurs de Vpp 19c, 19d et aux commutateurs de Vpp 20e, f. Comme le signal inversé PRS (barre) reste maintenant à
un niveau bas, la ligne de source SL1 est laissée flottante.
Dans l'ajustement ci-dessus, la ligne de mots WL1 et la ligne de bits BL1 montent à la haute tension Vpp quand le verrouillage de colonne 18a est resté verrouillé à un niveau haut. L'effet de tunnel a lieu entre la porte flottante et la région de drain du transistor de mémoire MQ1, permettant aux électrons d'être libérés de la porte flottante et ainsi forçant la tension de seuil du transistor de mémoire MQ1 à passer au négatif (stockant l'information "0"). D'autre part, quand le verrouillage de colonne 18a reste verrouillé à un niveau bas, la ligne de mots WL1 monte seule et aucun changement n'a lieu dans la tension de seuil du transistor de
mémoire MQ1. Cela termine l'opération d'écriture.
Les transistors de porte Y T61, T62, T71 et T72 sont du type à faible valeur de seuil (LVTH). Plus particulièrement, les transistors de porte Y ont une valeur de seuil d'environ 0,2 volt tandis qu'une valeur typique de seuil de transistors ordinaires est de 0,7 volt. Tandis que le signal de verrouillage LATCH est à un niveau haut, les transistors de porte Y T61, T71 sélectionnés par le décodeur de colonne 10 sont mis en circuit. Les données d'écriture ("H" pour l'information "0", et "L" pour l'information "1") sur le verrouillage de données 22 sont verrouillées dans le verrouillage de colonne 18a via le tampon d'écriture 13, la ligne d'entrée/sortie I/0, la ligne de bits BL1 et le transistor T7. Un niveau haut est verrouillé dans le verrouillage de colonne 18c via la ligne de porte de commande
commune CCGL et la ligne de portes de commande CGL1.
Comme la ligne de bits BL et la ligne de portes de commande CGL passent verticalement sur la série de cellules de mémoire agencées en une matrice, il en résulte une grande résistance et une grand capacité parasite. Pour verrouiller des données correctes, il faut assurer le transfert de signaux sur la ligne d'entrée/sortie I/O et la ligne de
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portes de commande commune CCGL et par conséquent, on emploie
des transistors du type à faible valeur de seuil (LVTH).
Quand la ligne de portes de commande CGL et la ligne de bits BL montent à la haute tension Vpp, pendant le cycle d'effacement et pendant le cycle de programme, respectivement, des courants fuient par les transistors de porte Y qui doivent bloquer la haute tension Vpp. La ligne de porte de commande commune CCGL et la ligne d'entrée/sortie flottent respectivement pendant le cycle d'effacement et pendant le cycle de programme et il apparaît 0 volt en tant que différence de tension entre la source et la porte des transistors de porte Y, auxquels sont connectées la ligne de portes de commande CGL et la ligne de bits BL, maintenus aussi haut que la haute tension Vpp. Comme les transistors de porte Y sont du type à faible valeur de seuil (LVTH), les courants fuient vers la ligne de porte de commande commune
CCGL ou la ligne d'entrée/sortie I/O.
En supposant que les courants ne fuient nulle part hors de la ligne de porte de commande commune CCGL ou de la ligne d'entrée/sortie, un certain degré de fuite de courant dans la ligne de porte de commande commune CCGL et la ligne d'entrée/sortie I/O force la tension à y augmenter, et met totalement hors circuit les transistors de porte Y, et il n'y a plus aucune autre fuite de courant. Cependant, dans la pratique, comme on l'a déjà décrit, la ligne de porte de commande commune CCGL et la ligne d'entrée/sortie I/O sont connectées à un certain nombre de lignes de portes de commande et de lignes de bits qui reçoivent la haute tension Vpp, par les transistors respectifs de porte. Les courants fuient inévitablement de la ligne de portes de commande ou de la ligne de bits à la haute tension Vpp vers les autres lignes de portes de commande ou lignes de bits qui ne reçoivent pas la haute tension Vpp via les transistors de porte Y. Par suite, la charge dans l'alimentation de la haute tension Vpp est élevée. Une entrée à haute tension était ainsi requise pour la tension d'alimentation en énergie de
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fonctionnement pour le circuit générateur de Vpp afin de
produire la haute tension Vpp.
La EEPROM en tant que mémoire à semi-conducteurs non volatile conventionnelle était agencée comme ci-dessus. Comme les transistors de porte Y sont du type à seuil bas, une fuite de courant a lieu d'une ligne de portes de commande ou d'une ligne de bits à une haute tension Vpp vers les lignes de portes de commande ou les lignes de bits qui ne sont pas alimentées par la haute tension Vpp, via les transistors de porte Y, la ligne de porte de commande commune ou la ligne d'entrée/sortie, pendant le cycle d'effacement ou pendant le cycle de programme. Cette fuite de courant a pour résultat
une charge accrue dans l'application de la haute tension Vpp.
Pour répondre à cette charge accrue, la tension d'alimentation de fonctionnement pour le générateur de Vpp
afin de produire la haute tension Vpp doit être accrue.
La présente invention a été développée afin de résoudre le problème cidessus décrit. La présente invention a pour objet de procurer une mémoire à semi-conducteurs non volatile qui produit une haute tension Vpp à partir d'une relativement basse tension d'alimentation en énergie Vcc et qui fournit la haute tension Vpp à une excellente efficacité en empêchant le courant de fuir d'une ligne de portes de commande ou d'une ligne de bits qui reçoit la haute tension Vpp aux lignes de portes de commande ou aux lignes de bits qui ne reçoivent pas la haute tension Vpp, via des transistors de porte Y, une ligne de porte de commande commune ou une ligne d'entrée/sortie. Pour atteindre l'objectif ci-dessus, selon un premier aspect de la présente invention, on prévoit une mémoire non volatile comprenant: une série de cellules de mémoire comprenant un certain nombre de cellules de mémoire qui sont agencées en une matrice, chaque cellule étant construite de transistors de mémoire non volatile, qui sont programmables avec leurs données effaçables, d'un groupe de lignes de mots, chaque ligne de mots étant connectée aux cellules de mémoire par rangée, d'un groupe de lignes de bits et d'un groupe de
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lignes de portes de commande, chaque ligne de bits et chaque ligne de portes de commande étant connectée à des cellules de mémoire par colonne, un groupe de transistors de porte Y, chacun étant connecté à chaque ligne du groupe de lignes de bits et à chaque ligne du groupe de lignes de portes de commande, pour la sélection des lignes, une ligne d'entrée/sortie connectée en commun à chaque ligne de bits via des transistors de porte Y et une ligne de porte de commande commune connectée en commun à chaque ligne de portes de commande via les transistors de porte Y, un moyen pour produire une haute tension requise pour programmer les données ou effacer les données de la série de cellules de mémoire, un moyen pour appliquer sélectivement la haute tension aux lignes de bits, aux lignes de portes de commande et aux lignes de mots, un moyen pour contrôler la lecture des données de, pour programmer les données vers ou effacer les données de la série de cellules de mémoire et un moyen pour empêcher le courant de fuite en bloquant, au moins, soit un courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie ou un courant de fuite s'écoulant de la ligne de commande à laquelle est appliquée la haute tension vers la ligne de
commande commune.
Selon un deuxième aspect de la présente invention, on prévoit une mémoire à semi-conducteurs non volatile du type qui vient d'être décrit, o le moyen de prévention du courant de fuite comprend, au moins, soit un élément d'ajustement du niveau qui rend non conducteurs les transistors de porte Y qui sont connectés à la ligne d'entrée/sortie par ajustement de la ligne d'entrée/sortie à un niveau haut pendant une période prédéterminée de temps ou un élément d'ajustement du niveau qui rend non conducteurs les transistors de porte Y qui sont connectés à la ligne de porte de commande commune en ajustant la ligne de porte de commande commune à un niveau
haut pendant une période prédéterminée de temps.
Selon un troisième aspect de la présente invention, on prévoit une mémoire à semi-conducteurs non volatile du type
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indiqué ci-dessus, o le moyen de prévention du courant de fuite comprend au moins soit un élément de commutation disposé sur chaque ligne de bits pour isoler électriquement la ligne de bits de la ligne d'entrée/sortie pendant une période prédéterminée de temps ou bien un élément de commutation disposé sur chaque ligne de portes de commande pour isoler électriquement la ligne de portes de commande de la ligne de porte de commande commune pendant une période
prédéterminée de temps.
Selon un quatrième aspect de la présente invention, on prévoit une mémoire à semi-conducteurs non volatile du type indiqué ci-dessus, o le moyen de prévention du courant de fuite empêche la fuite de courant en bloquant le courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie pendant l'opération de programmation et en bloquant le courant de fuite s'écoulant de la ligne de portes de commande à laquelle est appliquée la haute tension vers la ligne de porte de
commande commune pendant l'opération d'effacement.
Selon un cinquième aspect de la présente invention, on prévoit une mémoire à semi-conducteurs non volatile du type indiqué ci-dessus, o le moyen de prévention du courant de fuite comprend un transistor ajustant le niveau à la ligne d'entrée/sortie, dont la porte reçoit un signal de sélection de cycle de programme inversé, pour rendre non conducteurs les transistors de porte Y qui sont connectés à la ligne d'entrée/sortie en ajustant la ligne d'entrée/sortie à un niveau haut en connectant cette ligne à une alimentation en énergie quand les données sont programmées et un tampon d'ajustement du niveau de la ligne de porte de commande commune pour rendre non conducteurs les transistors de porte Y connectés à la ligne de porte de commande commune en ajustant la ligne de porte de commande commune à un niveau haut en utilisant un signal du cycle d'effacement quand les
données sont effacées.
Selon un sixième aspect de la présente invention, on prévoit une mémoire à semi-conducteurs non volatile du type
14 2718558 indiqué ci-dessus, o le moyen de prévention du courant de fuite comprend
un transistor de prévention du courant de fuite sur la ligne de bits, qui est disposé sur chaque ligne de bits de manière que sa porte reçoive un signal de sélection de cycle de programme et qui est rendu non conducteur quand les données sont programmées et un transistor de prévention de courant de fuite sur la ligne de portes de commande qui est disposé sur chaque ligne de portes de commande de manière que sa porte reçoive un signal du cycle d'effacement et qui est rendu non conducteur quand les
données sont effacées.
Selon un aspect de la présente invention, dans le premier cas, en prévoyant le moyen de prévention du courant de fuite pour bloquer, au moins, soit un courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie quand les données sont programmées ou un courant de fuite s'écoulant de la ligne de commande à laquelle est appliquée la haute tension vers la ligne de commande commune quand les données sont effacées, l'efficacité d'application de la haute tension est améliorée, au moins soit lors de la programmation des données ou de l'effacement des données, ce qui diminue la charge
imposée sur le moyen générateur de haute tension.
Sous un autre aspect de la présente invention, dans le second cas, le moyen de prévention du courant de fuite comprend, au moins, soit un élément d'ajustement du niveau pour ajuster la ligne d'entrée/sortie à un niveau haut pendant le temps de programmation des données ou un élément d'ajustement de niveau pour ajuster la ligne de porte de commande commune à un niveau haut pendant un temps d'effacement des données. Les transistors de porte Y associés sont rendus non conducteurs par application d'une tension négative entre leur source et leur porte de manière qu'un courant de fuite parvenant de la ligne d'entrée/sortie ou de
la ligne de portes de commande soit ainsi empêché.
Selon un autre aspect de la présente invention, dans le troisième cas, le moyen de prévention du courant de fuite
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comprend, au moins, soit un élément de commutation disposé sur chaque ligne de bits pour isoler électriquement la ligne de bits de la ligne d'entrée/sortie pendant un temps de programmation de données ou bien un élément de commutation disposé sur chaque ligne de portes de commande pour isoler électriquement la ligne de portes de commande de la ligne de porte de commande commune pendant un temps d'effacement des données. Un courant de fuite à la sortie de la ligne
d'entrée/sortie ou de la ligne de commande est ainsi empêché.
Dans un autre aspect de la présente invention, dans chacun des quatrième et sixième cas ci-dessus, le moyen de prévention du courant de fuite est construit de façon à empêcher un courant de fuite de s'écouler de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie quand les données sont programmées et un courant de fuite de s'écouler de la ligne de commande à laquelle est appliquée la haute tension vers la ligne de commande commune tandis que les données sont effacées. Cet agencement empêche généralement un courant de fuite et permet au moyen pour produire la haute tension de fonctionner à une
faible tension de fonctionnement. La mémoire à semi-
conducteurs peut ainsi fonctionner sur une relativement
faible tension d'alimentation.
L'invention sera mieux comprise et d'autres buts, caractéristiques détails et avantages de celle-ci
apparaîtront plus clairement dans la description explicative
qui va suivre faite en référence aux dessins schématiques annexés donnés uniquement à titre d'exemple illustrant plusieurs modes de réalisation de l'invention et dans lesquels: - la figure 1 donne un schéma bloc montrant généralement la EEPROM selon la présente invention; - la figure 2 est un schéma montrant la série de cellules de mémoire ainsi que son circuit associé d'un premier mode de réalisation de la EEPROM selon la présente invention;
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- la figure 3 est un schéma montrant la série de cellules de mémoire ainsi que son circuit associé d'un deuxième mode de réalisation de la EEPROM selon la présente invention; - la figure 4 est un schéma montrant la série de cellules de mémoire et son circuit associé selon un troisième mode de réalisation de la EEPROM selon la présente invention; - la figure 5 est un schéma montrant la série de cellules de mémoire et son circuit associé selon un quatrième mode de réalisation de la EEPROM selon la présente invention; - la figure 6 est un schéma montrant la série de cellules de mémoire et son circuit associé selon un cinquième mode de réalisation de la EEPROM selon la présente invention; - la figure 7 est un schéma montrant la série de cellules de mémoire et son circuit associé selon un sixième mode de réalisation de la EEPROM selon la présente invention; - la figure 8 donne un schéma bloc fonctionnel montrant un micro-ordinateur o est incorporée une EEPROM; - la figure 9 donne un schéma bloc montrant généralement la EEPROM conventionnelle; - la figure 10 est un schéma montrant la série de cellules de mémoire et son circuit associé de la EEPROM conventionnelle; et - la figure 11 est un diagramme des temps montrant diverses formes d'onde de signaux de la EEPROM en cours
d'opération d'écriture.
En se référant maintenant aux dessins, on décrira la
présente invention.
La figure 1 donne un schéma bloc montrant généralement une mémoire à semi-conducteurs non volatile selon la présente invention. La mémoire à semi-conducteurs de la figure 1 diffère de la mémoire conventionnelle montrée à la figure 9 par le fait que la mémoire à semi- conducteurs de la figure 1
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est pourvue d'une section 80 de prévention du courant de fuite entre une porte Y 12 et un tampon d'écriture 13 et un amplificateur de détection 21. Le reste de la mémoire selon la présente invention est inchangé par rapport à la mémoire conventionnelle de la figure 9. La figure 2 est le schéma de la série de cellules de mémoire et de son circuit associé selon un premier mode de réalisation de la EEPROM de la présente invention. Dans ce
mode de réalisation, pendant l'opération d'écriture, c'est-à-
dire pendant le cycle de programmation, un courant de fuite de la ligne de bits à laquelle est appliquée une haute tension Vpp est empêché. Sur la figure 2, T81 désigne un transistor d'ajustement du niveau de la ligne d'entrée/sortie (élément d'ajustement du niveau) qui forme la section de prévention du courant de fuite 80, et qui empêche le courant de fuite de sortir des lignes de bits auxquelles la haute
tension Vpp est appliquée pendant le cycle de programmation.
Le transistor T81 est mis en conduction quand le signal de sélection de cycle de programme inversé PRS (barre) reste à un niveau bas, forçant la ligne d'entrée/sortie I/O à être à un niveau haut en la connectant à une alimentation en énergie VDD. Sur la figure 2, T81 est un canal du type p. Sur la figure 2 et les figures 3 à 7 subséquentes illustrant les autres modes de réalisation, seules quatre cellules de mémoire MC1, MC2, MC3 et MC4 d'une structure à 1 octet, 1 bit sont montrées, pour la simplicité, comme on peut le voir à la
figure 10.
Dans la présente description, le moyen générateur de
haute tension comprend un circuit générateur de Vpp 17, et le moyen pour l'application sélective de la haute tension comprend des commutateurs 19, 20 de Vpp (19a à 19d, 20e et f) et le moyen de commande comprend une section de commande
14 et d'autres sections.
Le fonctionnement de la mémoire à semi-conducteurs sera maintenant décrit. Les opérations pendant un cycle de lecture et un cycle d'effacement restent inchangées et leur
explication est omise.
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On décrira maintenant un cycle de programme en
supposant que la cellule de mémoire MC1 est sélectionnée.
Chaque signal dans le cycle d'effacement et le cycle de programmation reste inchangé par rapport à la forme d'onde de la figure 11. Un cycle de programme débute avec la montée d'un signal de sélection de cycle de programme PRS après la chute d'un signal de cycle d'effacement ERS jusqu'à un niveau bas et
après passage d'un signal de précharge PRCH à un niveau haut.
La section de commande 14 inhibe un signal d'horloge CLKW de la ligne de mots et un signal d'horloge CLKE d'effacement, et transfère le signal d'horloge d'effacement haute fréquence CLKE et le signal d'horloge de la ligne de mots CLKW à plusieurs MHz de l'oscillateur haute fréquence, lequel est formé du circuit oscillateur 16 et du circuit générateur de Vpp 17, aux commutateurs de VPP 19c, 19d et aux commutateurs de VPP 20e, 20f. Comme le signal de sélection de cycle de programme inversé PRS (barre) est à un niveau bas, la ligne de source SL1 reste flottante (les transistors T51, T52 sont à canal du type n) et la ligne d'entrée/sortie I/O est établie à un niveau haut au moyen du transistor T81 à canal du type p. Dans l'ajustement ci-dessus, avec un verrouillage de colonne 18a restant verrouillé à un niveau haut, la ligne de mots WL1 et la ligne de bits BL1 passent à la haute tension Vpp. L'effet de tunnel a lieu entre la porte flottante et la région de drain du transistor MQ1 de la mémoire, permettant la libération des électrons par la porte flottante et décalant ainsi la tension de seuil du transistor MQ1 vers le
négatif (stockant l'information "0").
La différence de tension entre la source et la porte d'un transistor T71 de porte Y de seuil bas (LTVTH) est de -5 volts, par exemple, parce que la ligne I/O est au niveau haut. Le transistor T71 reste complètement non conducteur et ainsi, aucun courant ne s'écoule de la ligne de bits BL1 à laquelle est appliquée la haute tension au côté de la ligne I/O.
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Quand le verrouillage de colonne 18a est verrouillé à un niveau bas, d'autre part, la ligne de mots WL1 seule passe à la haute tension Vpp et la tension de seuil du transistor
MQ1 reste inchangée. Cela termine l'opération d'écriture.
Aucun courant de fuite ne se produit de la ligne de bits BL à laquelle es appliquée la haute tension Vpp pendant le cycle de programmation. Ainsi, on peut accomplir une application efficace de la haute tension, la charge sur le circuit générateur de Vpp 17 est diminuée et en conséquence
il y a restriction de la perte d'énergie.
La figure 3 est un schéma de la série de cellules de mémoire et de son circuit associé selon un deuxième mode de réalisation de la EEPROM de la présente invention. Ce mode de réalisation est conçu pour empêcher un courant de fuite de s'écouler de la ligne de portes de commande CGL à laquelle est appliquée la haute tension Vpp pendant le cycle d'effacement. Sur la figure 3, un tampon BF8 est un tampon d'ajustement du niveau de la ligne de porte de commande commune (élément d'ajustement du niveau) qui forme la section 80 de prévention du courant de fuite. En réponse au signal du cycle d'effacement ERS qui passe à un niveau haut pendant un cycle d'effacement, le tampon BF8 fait passer la ligne de porte de commande commune CGL à l'état haut, empêchant ainsi le courant de fuite de sortir de la ligne de porte de
commande CGL à laquelle est appliquée la haute tension Vpp.
On décrira maintenant le mode de réalisation du deuxième mode de réalisation. Les opérations pendant un cycle de lecture et un cycle de programmation restent inchangées et
donc leur explication sera omise.
On décrira maintenant le cycle d'effacement. La transition haut à bas d'un signal CE de déclenchement d'écriture force un signal de verrouillage LATCH à passer à un niveau bas. En succession, le signal d'effacement ERS monte, débutant un cycle d'effacement. La durée pendant laquelle le signal ERS du cycle d'effacement reste à un niveau haut est un cycle d'effacement et la durée pendant laquelle un signal de sélection de cycle de programmation PRS
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(l'inversion du signal de sélection du cycle de programme inversé PRS (barre)) reste au niveau bas est un cycle de programmation. La section de commande 14 commande les longueurs de impulsions de la portion à niveau haut des signaux ERS et PRS à des longueurs prédéterminées en utilisant un temporisateur 15. Pendant le cycle d'effacement, le tampon BF1 de la ligne de porte de commande commune CCGL est non conducteur et le tampon BF8 du signal du cycle d'effacement ERS est conducteur, ce qui maintien ainsi la ligne de porte de
commande commune CCGL à un état haut.
Pendant le cycle d'effacement, la section de commande 14 valide un décodeur de rangée 9 et le décodeur de rangée 9 ne fait passer à un niveau haut que la ligne de mots WL1. La section de commande 14 inhibe un décodeur de colonne 10. En fournissant une haute tension Vpp d'une durée de 4 ms à une ligne haute tension VPPL, les commutateurs de Vpp 19a à 19d et 20e à 20f reçoivent la haute tension Vpp. La section de commande 14 transfère le signal d'horloge d'effacement à haute fréquence CLKE et le signal d'horloge de ligne de mots CLKW à plusieurs MHz de l'oscillateur haute fréquence, formé du circuit oscillateur 16 et du circuit générateur 17, aux commutateurs 19a, 19b de Vpp et aux commutateurs 20e, 20f de Vpp. Comme le signal de sélection de cycle de programme inversé PRS (barre) est au niveau haut, les lignes de source
SL1, SL2 sont mises à la masse.
Dans l'ajustement ci-dessus, les commutateurs 19a, 20e de Vpp au niveau haut forcent la ligne de mots WL1 et la ligne de portes de commande CGL1 à passer à la haute tension Vpp. L'effet de tunnel a lieu entre la porte flottante et la région de drain du transistor MQ1, ce qui permet aux électrons d'être injectés dans la porte flottante et cela décale ainsi la tension de seuil du transistor MQ1 vers le positif (stockant l'information "1"). Quand le cycle d'effacement se termine, la tension à la ligne de la porte de
commande CGL1 est remise à un état bas.
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Pendant le cycle d'effacement, la ligne de porte de commande commune CCGL est maintenue à un niveau haut par le tampon BF8. Quand la ligne de porte de commande CGL1 passe à la haute tension Vpp, la différence de tension entre la source et la porte du transistor T61 à faible valeur de seuil (LVTH) est de -5 volts, par exemple. Le transistor T61 de porte Y est complètement non conducteur et par conséquent aucun courant de fuite n'existe entre la ligne de portes de commande CGL1 à laquelle est appliquée la haute tension Vpp
et la ligne de porte de commande commune CCGL.
Comme on l'a décrit ci-dessus, aucun courant de fuite ne s'écoule de la ligne CGL de portes de commande à laquelle est appliquée la haute tension Vpp pendant un cycle d'effacement. Ainsi, une application efficace de la haute tension peut être accomplie, la charge sur le circuit générateur de Vpp 17 est diminuée et en conséquence il y a
restriction de la perte de puissance.
La figure 4 montre un schéma de la série de cellules de mémoire et de son circuit associé selon un troisième mode de réalisation de la EEPROM de la présente invention. Comme dans le premier mode de réalisation, celui-ci est conçu pour empêcher le courant de fuite de s'écouler hors de la ligne de bits à laquelle est appliquée la haute tension Vpp pendant le cycle de programmation. Sur la figure 4, T82 et T83 sont des transistors de prévention du courant de fuite sur la ligne de bits (éléments de commutation) qui forment la section 80 de prévention du courant de fuite. Ils empêchent les courants de fuite des lignes de bits BL auxquelles est appliquée la haute
tension Vpp pendant le cycle de programmation.
Les transistors T82, T83 sont respectivement connectés aux lignes de bits BL1, BL2 vers les transistors de porte Y T71, T72. Quand le signal de sélection du cycle de programmation PRS est à un niveau haut, les transistors T82, T83 sont non conducteurs, empêchant ainsi le courant de fuite de s'écouler de la ligne de bits BL1 ou BL2 à laquelle est appliquée la haute tension Vpp à la ligne d'entrée/sortie I/O. Sur la figure 4, ces transistors sont du type à canal p
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et également du type à seuil bas (LVTH) pour la même raison que dans les transistors T61, T62, T71 et T72 de porte Y. Le fonctionnement de ce mode de réalisation sera maintenant décrit. Les opérations pendant les cycles de lecture et d'effacement restent inchangées par rapport à celles du dispositif conventionnel. Le fonctionnement du troisième mode de réalisation pendant le cycle de programmation reste essentiellement échangé par rapport au premier mode de réalisation. Comme dans ce mode de réalisation, le signal PRS de sélection du cycle de programmation est à un niveau haut pendant le cycle de programmation, les transistors T82, T83 sont non conducteurs,
empêchant le courant de s'écouler hors des lignes de bits.
Comme on l'a décrit ci-dessus, aucun courant de fuite ne sort de la ligne de bits BL à laquelle est appliquée la haute tension Vpp pendant le cycle de programmation. Ainsi, on peut accomplir une application efficace de la haute tension, cela diminue la charge sur le circuit générateur de
Vpp 17 et en conséquence cela restreint les pertes d'énergie.
La figure 5 est un schéma de la série de cellules de mémoire et de son circuit associé selon le quatrième mode de réalisation de la EEPROM de la présente invention. Comme dans le troisième mode de réalisation, ce mode de réalisation est conçu pour empêcher le courant de fuite de sortir de la ligne de portes de commande à laquelle est appliquée la haute tension Vpp pendant le cycle d'effacement. Sur la figure 5, T84 et T85 sont des transistors de prévention du courant de fuite de la ligne de portes de commande (éléments de commutation) qui forment la section de prévention du courant de fuite 80. Ils empêchent les courants de fuite de la ligne de portes de commande CGL à laquelle est appliquée la haute
tension Vpp pendant le cycle d'effacement.
Les transistors T84, T85 sont respectivement connectés aux lignes de portes de commande CGL1 et CGL2 via les transistors de porte Y T61, T62. Quand le signal ERS de sélection du cycle d'effacement est au niveau haut, les transistors T84, T85 sont non conducteurs, ce qui empêche le
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courant de fuite de s'écouler de la ligne de portes de commande à laquelle est appliquée la haute tension Vpp, CGL1 ou CGL2, à la ligne de portes de commande commune CCGL. Sur la figure 5, ces transistors sont à canal du type p et du type à seuil bas (LVTH) également, pour les mêmes raisons que
les transistors T61, T62, T71 et T72.
Le fonctionnement du cinquième mode de réalisation sera maintenant décrit. Les opérations pendant le cycle de lecture et le cycle d'effacement restent inchangées par rapport à celles du dispositif conventionnel. Le fonctionnement du quatrième mode de réalisation pendant le cycle d'effacement reste essentiellement inchangé par rapport à celui du deuxième mode de réalisation. Comme dans ce mode de réalisation, le signal ERS de sélection du cycle d'effacement est au niveau haut pendant le cycle d'effacement, les transistors T84, T85 sont non conducteurs, empêchant le
courant de sortir de la ligne de porte de commande commune.
Comme on l'a décrit ci-dessus, aucun courant de fuite ne sort de la ligne de portes de commande à laquelle est
appliquée la haute tension Vpp pendant le cycle d'effacement.
Ainsi, on peut accomplir une application efficace de la haute tension, la charge sur le circuit générateur de Vpp 17 est
diminuée et en conséquence la perte d'énergie est restreinte.
Dans les modes de réalisation ci-dessus, on empêche soit le courant de fuite de la ligne de bits BL pendant le cycle de programmation soit le courant de fuite de la ligne de portes de commande CGL pendant le cycle d'effacement. Ce mode de réalisation est une EEPROM qui est conçue pour
empêcher les deux types de courants de fuite en même temps.
La figure 6 est un schéma de la série de cellules de mémoire et de son circuit associé selon le cinquième mode de réalisation de la EEPROM de la présente invention. T81 sur la figure 6 désigne un transistor d'ajustement du niveau d'entrée/sortie qui empêche un courant de fuite de sortir de la ligne de bits à laquelle est appliquée la haute tension Vpp pendant le cycle de programmation. Quand le signal de sélection de cycle de programme inversé PRS (barre) est à un
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niveau bas, le transistor T81 est rendu non conducteur, ajustant ainsi la ligne I/O à un niveau haut en la connectant à la VDD d'alimentation en courant. Sur la figure 6, le transistor T81 est à canal du type p. BF8 est un tampon d'ajustement du niveau de la ligne de porte de commande commune qui empêche un courant de fuite de s'écouler de la ligne de portes de commande à laquelle est
appliquée la haute tension Vpp pendant le cycle d'effacement.
En réponse au signal ERS du cycle d'effacement qui passe à un niveau haut pendant le cycle d'effacement, le tampon BF8 bloque la ligne de porte de commande commune CCGL à un niveau haut de manière qu'aucun courant de fuite ne s'écoule de la ligne de portes de commande CGL à laquelle la haute tension Vpp est appliquée. Le transistor T81 et le tampon BF8
constituent la section de prévention du courant de fuite 80.
Le reste du cinquième mode de réalisation reste inchangé par
rapport aux modes de réalisation qui précèdent.
Dans ce mode de réalisation, le transitor T81 du premier mode de réalisation et le tampon BF8 du deuxième mode de réalisation sont combinés de façon à empêcher les courants de fuite pendant les deux cycles d'effacement et de programmation. Le fonctionnement pendant le cycle de lecture reste inchangé par rapport à celui du dispositif conventionnel et les opérations pendant le cycle d'effacement et le cycle de programmation sont identiques à celles des
modes de réalisation 2 et 1, respectivement.
Aucun courant de fuite ne sort de la ligne de portes de commande CGL à laquelle est appliquée la haute tension Vpp et de la ligne de bits pendant le cycle d'effacement et le cycle de programmation. Ainsi, la charge dans l'application de la haute tension est diminuée, donc le circuit générateur de Vpp 17 fonctionne sur une tension d'alimentation en énergie relativement faible Vcc en comparaison avec le dispositif conventionnel. Par suite, on obtient une EEPROM qui
fonctionne sur une relativement basse tension.
La figure 7 est le schéma montrant la série des cellules de mémoire et son circuit associé du sixième mode de
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réalisation de la EEPROM selon la présente invention. Sur la figure 7, T82 et T83 sont des transistors de prévention du courant de fuite sur la ligne de bits qui empêchent le courant de fuite de s'écouler de la ligne de bits à laquelle la haute tension Vpp est appliquée pendant le cycle de programmation. Ces transistors T82, T83 sont respectivement connectés aux lignes de bits BL1, BL2 via les transistors T71, T72. Quand le signal de sélection de cycle de programmation PRS est au niveau haut, les transistors T82, T83 sont non conducteurs, ce qui empêche un courant de fuite de s'écouler hors de la ligne de bits BL1 ou BL2 à laquelle
est appliquée la haute tension vers la ligne I/O.
T84 et T85 sont des transistors de prévention du courant sur la ligne de portes de commande qui empêchent un courant de fuite de s'écouler de la ligne de portes de commande à laquelle est appliquée la haute tension Vpp pendant le cycle d'effacement. Les transistors T84, T85 sont respectivement connectés aux lignes de portes de commande CGL1, CGL2 via des transistors respectifs T61, T62. Quand le signal de sélection de cycle d'effacement ERS est au niveau haut, les transistors T84, T85 sont non conducteurs, ce qui empêche un courant de fuite de s'écouler hors de la ligne de portes de commande CGL1 ou CGL2 à laquelle est appliquée la haute tension Vpp jusqu'à la ligne de porte de commande
commune CCGL.
Dans le mode de réalisation montré à la figure 7, les transistors T82, T83, T84 et T85 sont du type à canal p et du type à basse tension de seuil (LVTH) pour les mêmes raisons
que dans les transistors T61, T62, T71 et T72.
Dans le sixième mode de réalisation, les transistors T82, T83 du troisième mode de réalisation et les transistors T84, T85 du quatrième mode de réalisation sont combinés de façon à empêcher les courants de fuite pendant le cycle d'effacement et le cycle de programmation. L'opération en cycle de lecture est identique à celle pour le dispositif conventionnel et les opérations en cycle d'effacement en cycle de programmation restent inchangées par rapport à
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celles pour les quatrième et troisième modes de réalisation respectivement. Dans un tel agencement, une EEPROM qui offre une
opération à basse tension est obtenue.
Une EEPROM qui offre les mêmes avantages peut être obtenue si, par exemple, on combine le premier mode de réalisation et le quatrième ou bien si on combine le deuxième
mode de réalisation et le troisième.
Dans les modes de réalisation ci-dessus, les transistors sont du type à canal p. Alternativement, on peut utiliser des transistors à canal n. Dans ce cas, cependant, les signaux utilisés pour le déclenchement doivent être inversés. Dans le premier aspect de la présente invention, en prévoyant un moyen de prévention du courant de fuite pour bloquer au moins soit un courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie quand les données sont programmées ou un courant de fuite s'écoulant de la ligne de commande à laquelle est appliquée la haute tension à la ligne de commande commune quand les données sont effacées, la charge imposée sur le moyen pour produire la haute tension est diminuée soit quand les données sont programmées ou quand les
données sont effacées. Par suite, une mémoire à semi-
conducteurs non volatile qui offre une meilleure fiabilité dans l'opération de programmation ou d'effacement des données
est obtenue.
Dans le deuxième aspect de la présente invention, le moyen de prévention du courant de fuite comprend, au moins, soit un élément d'ajustement de niveau pour ajuster la ligne d'entrée/sortie à un niveau haut pendant un temps de programmation de données ou un élément d'ajustement du niveau pour ajuster la ligne de la porte de commande commune à un
niveau haut pendant le temps d'effacement de données.
L'élément d'ajustement du niveau rend non conducteurs les transistors de porte Y associés en appliquant une tension négative entre leur source et leur porte de façon à empêcher
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un courant de fuite sortant de la ligne entrée/sortie ou de la ligne de portes de commande. Cet agencement permet de construire un moyen de prévention du courant de fuite avec un
* petit nombre d'éléments. On obtient ainsi une mémoire à semi-
conducteurs non volatile à bas prix mais perfectionnée. Dans le troisième aspect de la présente invention, le moyen de prévention du courant de fuite comprend au moins, soit un élément de commutation disposé sur chaque ligne de bits pour isoler électriquement la ligne de bits de la ligne d'entrée/sortie pendant le temps de programmation des données ou bien un élément de commutation disposé sur chaque ligne de portes de commande pourisoler électriquement la ligne de portes de commande de la ligne de porte de commande commune pendant un temps d'effacement de données. Les courants de
fuite sont bloqués d'une manière assurée. Une mémoire à semi-
conducteur non volatile fiable est ainsi obtenue.
Dans chacun des quatrième à sixième aspects de la présente invention, le moyen de prévention du courant de fuite est construit de façon à empêcher un courant de fuite de s'écouler de la ligne de bits à laquelle est appliquée la haute tension à la ligne d'entrée/sortie quand les données sont programmées et un courant de fuite de s'écouler de la ligne de commande à laquelle est appliquée la haute tension à
la ligne de commande commune quand les données sont effacées.
Cet agencement empêche généralement le courant de fuite et permet au moyen générateur de la haute tension d'opérer à une
basse tension de fonctionnement. La mémoire à semi-
conducteurs fonctionne ainsi sur une relativement basse
tension d'alimentation.
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Claims (6)
1. Mémoire à semi-conducteurs non volatile caractérisée en ce qu'elle comprend: une série de cellules de mémoire comprenant un certain nombre de cellules de mémoire agencées en une matrice, chaque cellule étant construite de transistors de mémoire non volatile qui sont programmables avec leurs données effaçables, d'un groupe de lignes de mots, chaque ligne de mots étant connectée aux cellules de mémoire par rangée, d'un groupe de lignes de bits et d'un groupe de lignes de portes de commande, chaque ligne de bits et chaque ligne de portes de commande étant connectée aux cellules de mémoire par colonne, d'un groupe de transistors de porte Y, chacun étant connecté à chaque ligne du groupe de lignes de bits et à chaque ligne du groupe de lignes de portes de commande pour la sélection des lignes, une ligne d'entrée/sortie connectée en commun à chaque ligne de bits via les transistors de porte Y et une ligne de porte de commande commune connectée en commun à chaque ligne de portes de commande via les transistors de porte Y, un moyen (17) pour produire une haute tension requise pour programmer les données ou effacer les données de la série de cellules de mémoire, un moyen (19, 20) pour appliquer la haute tension sélectivement aux lignes de bits, aux lignes de portes de commande et aux lignes de mots, un moyen (14) pour commander la lecture des données et programmer les données ou effacer les données de la série de cellules de mémoire, et un moyen (80) pour empêcher le courant de fuite en bloquant, au moins, soit un courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie ou bien un courant de fuite s'écoulant de la ligne de commande à laquelle est appliquée
la haute tension à la ligne de commande commune.
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2. Mémoire selon la revendication 1, caractérisée en ce que le moyen de prévention du courant de fuite comprend, au moins soit un élément d'ajustement du niveau (T81) qui rend non conducteurs les transistors de porte Y qui sont connectés à la ligne d'entrée/sortie en mettant la ligne d'entrée/sortie à un niveau haut pendant une période prédéterminée de temps ou bien un élément d'ajustement du niveau qui rend non conducteurs les transistors de porte Y qui sont connectés à la ligne de porte de commande commune en ajustant la ligne de porte de commande commune à un niveau
haut pendant une période prédéterminée de temps.
3. Mémoire selon la revendication 1, caractérisée en ce que le moyen de prévention du courant de fuite comprend, au moins, soit un élément de commutation (T82) disposé sur chaque ligne de bits pour électriquement isoler la ligne de bits de la ligne d'entrée/sortie pendant une période prédéterminée de temps ou bien un élément de commutation (T83) disposé sur chaque ligne de portes de commande pour isoler électriquement la ligne de portes de commande de la ligne de porte de commande commune pendant une période
prédéterminée de temps.
4. Mémoire selon la revendication 1, caractérisée en ce que le moyen de prévention du courant de fuite (80) empêche le courant de fuite en bloquant un courant de fuite s'écoulant de la ligne de bits à laquelle est appliquée la haute tension vers la ligne d'entrée/sortie quand les données sont programmées et en bloquant un courant de fuite s'écoulant de la ligne de portes de commande à laquelle est appliquée la haute tension vers la ligne de porte de commande
commune quand les données sont effacées.
5. Mémoire selon la revendication 4, caractérisée en ce que le moyen de prévention du courant de fuite comprend un transistor d'ajustement du niveau de la ligne d'entrée/sortie (T81) dont la porte reçoit un signal de sélection de cycle de programme inversé, pour rendre non conducteurs les transistors de porte Y qui sont connectés à la ligne d'entrée/sortie, en ajustant la ligne d'entrée/sortie à un
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niveau haut en connectant la ligne d'entrée/sortie à une alimentation en énergie quand les données sont programmées et un tampon (BF8) d'ajustement du niveau de la ligne de porte de commande commune pour rendre non conducteurs les transistors de porte Y qui sont connectés à la ligne de portes de commande commune en ajustant la ligne de porte de commande commune à un niveau haut en utilisant un signal de
cycle d'effacement quand les données sont effacées.
6. Mémoire selon la revendication 4, caractérisée en ce que le moyen de prévention du courant de fuite comprend un transistor (T83, T84) de prévention du courant de fuite de la ligne de bits, qui est disposé sur chaque ligne de bits de manière que sa porte reçoive un signal de sélection de cycle de programmation et qui est rendu non conducteur quand les données sont programmées et un transistor (T84, T85) de prévention du courant de fuite de la ligne de portes de commande qui est disposé sur chaque ligne de portes de commande de manière que sa porte reçoive un signal de cycle d'effacement et qui est rendu non conducteur quand les
données sont effacées.
Applications Claiming Priority (1)
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| JP07071794A JP3571749B2 (ja) | 1994-04-08 | 1994-04-08 | 不揮発性半導体記憶装置 |
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| FR2718558A1 true FR2718558A1 (fr) | 1995-10-13 |
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| FR9504184A Expired - Fee Related FR2718558B1 (fr) | 1994-04-08 | 1995-04-07 | Mémoire à semi-conducteurs non volatile. |
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Citations (5)
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|---|---|---|---|---|
| US4458348A (en) * | 1981-05-22 | 1984-07-03 | Hitachi, Ltd. | Electrically programmable read only memory having reduced leakage current |
| WO1989006429A1 (fr) * | 1987-12-28 | 1989-07-13 | Elite Semiconductor & Systems International, Inc. | Configuration de reseau et de cellule de memoire morte |
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| US5220528A (en) * | 1990-11-19 | 1993-06-15 | Intel Corporation | Compensation circuit for leakage in flash EPROM |
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Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01137496A (ja) * | 1987-11-20 | 1989-05-30 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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1994
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1995
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- 1995-04-07 FR FR9504184A patent/FR2718558B1/fr not_active Expired - Fee Related
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
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| DE19513011C2 (de) | 1997-06-05 |
| JPH07282591A (ja) | 1995-10-27 |
| FR2718558B1 (fr) | 1998-11-27 |
| DE19513011A1 (de) | 1995-10-12 |
| JP3571749B2 (ja) | 2004-09-29 |
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