FR3007185A1 - Dispositif de memoire associant un plan-memoire du type sram et un plan-memoire du type non volatil, et procedes de fonctionnement - Google Patents

Abstract

Dispositif de mémoire, comprenant au moins une cellule-mémoire comportant une première cellule-mémoire élémentaire du type SRAM (CELSR) comportant deux inverseurs mutuellement connectés de façon croisée, deux groupes comportant chacun au moins une cellule-mémoire élémentaire non volatile, les cellules-mémoire élémentaires non volatiles (E1, E2) des deux groupes étant connectées d'une part à une borne d'alimentation (BAL) et d'autre part aux sorties et aux entrées des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable (N2, N7, N4, N5).

Description

Dispositif de mémoire associant un plan-mémoire du type SRAM et un plan-mémoire du type non volatil, et procédés de fonctionnement L'invention concerne les dispositifs de mémoire, et plus particulièrement ceux associant, au sein d'une même cellule-mémoire, une cellule élémentaire du type mémoire vive statique (SRAM : Static Random Access Memory) et plusieurs cellules-mémoire élémentaires non volatiles, par exemple deux ou quatre, en particulier des cellules- mémoire élémentaires du type mémoire morte électriquement effaçable et programmable (EEPROM : Electrically-Erasable and Programmable Read-Only Memory), bien qu'il soit possible d'utiliser des cellules non volatiles du type FLASH.

Une cellule-mémoire élémentaire du type SRAM est une cellule-mémoire volatile, c'est-à-dire perdant ses données en cas de coupure d'alimentation, mais offrant une rapidité d'accès très rapide ainsi qu'un cyclage infini. Une cellule-mémoire élémentaire non volatile, par exemple une cellule-mémoire du type EEPROM, permet de conserver la donnée en cas de coupure d'alimentation mais ne peut pas être cyclée indéfiniment. Une cellule-mémoire associant une cellule élémentaire du type SRAM et plusieurs cellules non volatiles (par exemple deux ou quatre) permet de cumuler les performances des deux approches, à savoir la vitesse et l'endurance infinie de la mémoire SRAM et la non-volatilité de la mémoire non volatile, par exemple la mémoire flash ou EEPROM. Dans des conditions normales de fonctionnement, l'écriture et la lecture d'une donnée dans une telle cellule-mémoire s'effectuent dans la cellule élémentaire du type SRAM. Par contre, notamment lors d'une coupure d'alimentation, il y a transfert du contenu de la cellule élémentaire SRAM dans les cellules-mémoire élémentaires non volatiles qui lui sont associées. Puis, lors d'une remontée d'alimentation notamment, il y a rechargement des données contenues dans les cellules-mémoire non volatiles, dans la cellule-mémoire élémentaire SRAM correspondante. Des architectures de telles cellules-mémoire associant mémoire SRAM et mémoire non volatile sont décrites dans les documents US 4,132,905, US 4,467,451, US 4,980,859, US 7,164,608 et US 8,018,768. Cependant, ces structures connues présentent de nombreux inconvénients comme notamment une complexité de structure et/ou la nécessité d'avoir une cellule SRAM supportant une haute tension et/ou des contraintes importantes au niveau de la phase de rechargement de la cellule SRAM. Selon un mode de réalisation, il est proposé un nouveau dispositif de mémoire associant une mémoire statique et des mémoires non volatiles, et offrant des performances améliorées. Selon un aspect, il est proposé un dispositif de mémoire comprenant au moins une cellule-mémoire comportant une cellule-mémoire élémentaire du type SRAM possédant deux inverseurs mutuellement connectés de façon croisée, et deux groupes comportant chacun au moins une cellule-mémoire élémentaire non volatile possédant un transistor à grille flottante ; Tous les transistors à grille flottante ont leur première électrode de conduction connectée à une borne d'alimentation et leur électrode de commande connectée à une première ligne de commande ; les deuxièmes électrodes de conduction des transistors à grille flottante des cellules-mémoire élémentaires non volatiles des deux groupes sont respectivement connectées au moins aux sorties des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable ; les transistors à grille flottante sont commandables de façon à être tous bloqués lors d'une programmation différentielle dans les deux groupes de cellules-mémoire élémentaires non volatiles, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM associée.

Dans tout le texte on considère par convention qu'un cycle d'écriture dans une mémoire non volatile, par exemple une mémoire EEPROM ou une mémoire Flash, comprend un cycle d'effacement suivi d'un cycle de programmation.

Et le fait que les transistors à grille flottante soient tous bloqués lors d'une programmation différentielle dans les cellules-mémoire élémentaires non volatiles permet d'éviter les courts-circuits entre les sorties de la cellule-mémoire élémentaire du type SRAM sans utiliser des transistors d'isolement. Ceci permet donc un gain de compacité structurelle. Et, lorsque les cellules-mémoire élémentaires non volatiles sont des cellules EEPROM, un tel comportement se distingue de la programmation dans une cellule-mémoire du type EEPROM classique dans laquelle le transistor à grille flottante est passant lors de ladite programmation. Bien que cela ne soit pas indispensable, il est particulièrement avantageux que, lors de ladite programmation différentielle, ladite première ligne de commande soit destinée à recevoir une première tension de commande négative.

En effet, ceci permet d'utiliser une cellule-mémoire élémentaire du type SRAM basse tension puisque dans ce cas, la tension la plus forte est la tension d'alimentation de la cellule élémentaire du type SRAM, typiquement de l'ordre de quelques volts. La non-utilisation d'une première tension de commande négative aurait nécessité l'utilisation de cellules-mémoire élémentaires non volatiles, par exemple du type EEPROM, ayant des tensions de seuil de quelques volts, en combinaison avec une cellule-mémoire élémentaire du type SRAM capable de supporter une haute tension, typiquement de l'ordre de la quinzaine de volts.

Selon un mode de réalisation, les transistors à grille flottante et l'étage d'interconnexion sont configurés de façon à conférer sélectivement, à l'issue de ladite programmation différentielle, un état écrit à ladite au moins une cellule-mémoire élémentaire non volatile de l'un des groupes, et un état effacé à ladite au moins une cellule-mémoire élémentaire non volatile de l'autre groupe. Ainsi, l'étape ou cycle de programmation différentielle est sélective.

Plus précisément, selon un mode de réalisation, la sortie de l'un des inverseurs de la cellule-mémoire élémentaire du type SRAM est destinée à être dans un état logique haut, et la sortie de l'autre inverseur de la cellule élémentaire du type SRAM est destinée à être dans un état logique bas, en fonction de la valeur logique de la donnée stockée dans la cellule élémentaire du type SRAM, et ladite au moins une cellule-mémoire élémentaire non volatile destinée à être dans l'état écrit est celle comportant le transistor à grille flottante dont la deuxième électrode de conduction est connectée à la sortie de l'inverseur destinée à être dans l'état logique haut.

Par contre, ladite au moins une cellule-mémoire élémentaire non volatile destinée à être dans l'état effacé est celle comportant le transistor à grille flottante dont la deuxième électrode de commande est connectée à la sortie de l'inverseur destinée à être dans l'état logique bas.

Selon un mode de réalisation, lors d'une opération de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une donnée écrite de façon différentielle dans les deux groupes de cellules-mémoire élémentaires non volatiles associées, les transistors à grille flottante sont configurés de façon à ce que le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit soit passant, et que le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non-volatile à l'état effacé soit bloqué. Lorsque la structure de l'étage d'interconnexion est une structure simplifiée connectant les deuxièmes électrodes de conduction des transistors à grille flottante uniquement aux sorties des deux inverseurs, il n'y a pas d'inversion de données lors du rechargement si la borne d'alimentation est destinée à être connectée à la tension d'alimentation. Cependant, cela impose alors des contraintes de dimensionnement des cellules-mémoire élémentaires. Par contre, dans le cas où la borne d'alimentation est reliée à la masse, ces contraintes disparaissent mais on est alors en présence d'une inversion de données lors du rechargement. Cela étant, cette inversion de données n'existe pas lors du rechargement, même si la borne d'alimentation est destinée à être connectée à la masse, dans le cas où l'étage d'interconnexion permet de connecter les deuxièmes électrodes de conduction des transistors à grille flottante à la fois aux sorties et aux entrées des inverseurs de la cellule-mémoire élémentaire du type SRAM. Plus précisément, selon un mode de réalisation, l'étage d'interconnexion comprend une deuxième ligne de commande, une troisième ligne de commande, deux premiers transistors d'interconnexion respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules-mémoire élémentaires non volatiles des deux groupes, et les deux sorties des deux inverseurs de la cellule- mémoire élémentaire du type SRAM, ces deux premiers transistors d'interconnexion ayant leur électrode de commande connectée à la deuxième ligne de commande, deux deuxièmes transistors d'interconnexion respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules-mémoire élémentaires non volatiles des deux groupes, et les deux entrées des deux inverseurs de la cellule-mémoire élémentaire du type SRAM, ces deuxièmes transistors d'interconnexion ayant leur électrode de commande connectée à la troisième ligne de commande.

Et, ainsi, de façon très avantageuse, lors de ladite écriture différentielle, la deuxième ligne de commande est destinée à recevoir une deuxième tension de commande rendant passants les deux premiers transistors d'interconnexion, et la troisième ligne de commande est destinée à recevoir une troisième tension de commande rendant bloqués les deux deuxièmes transistors d'interconnexion. Et, lors de ladite opération de rechargement, la deuxième ligne de commande est destinée à recevoir une deuxième tension de commande rendant bloqués lesdits premiers transistors d'interconnexion et la troisième ligne de commande est destinée à recevoir une troisième tension de commande rendant passants les deux deuxièmes transistors d'interconnexion. Avec un tel mode de réalisation, il n'y a pas d'inversion de données lors du rechargement d'une donnée dans la cellule-mémoire élémentaire du type SRAM, même si ladite borne d'alimentation est connectée à la masse. Selon un autre aspect, il est proposé un dispositif de mémoire, comprenant au moins une cellule-mémoire comportant une première cellule-mémoire élémentaire du type SRAM comportant deux inverseurs mutuellement connectés de façon croisée, deux groupes comportant chacun au moins une cellule-mémoire élémentaire non volatile, les cellules-mémoire élémentaires non volatiles des deux groupes étant connectées d'une part à une borne d'alimentation, par exemple destinée à être reliée à la masse, d'autre part aux sorties et aux entrées des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable. Comme indiqué ci-avant, le fait que l'étage d'interconnexion soit relié à la fois aux entrées et sorties des inverseurs, permet d'éviter une inversion de donnée lors du rechargement de la cellule-mémoire élémentaire SRAM par le contenu des cellules-mémoire élémentaires non volatiles, même si la borne d'alimentation est reliée à la masse. Et le fait que ladite borne d'alimentation soit destinée à être couplée à la masse permet en outre, lors du rechargement du contenu des cellules non volatiles vers la cellule SRAM, un basculement plus efficace de cette cellule-mémoire élémentaire du type SRAM. Selon un mode de réalisation de cet aspect, chaque cellule-mémoire élémentaire non volatile possède un transistor à grille flottante, tous les transistors à grille flottante ayant leur première électrode de conduction connectée à ladite borne d'alimentation et leur électrode de commande connectée à une première ligne de commande, et l'étage d'interconnexion commandable comprend une deuxième ligne de commande, une troisième ligne de commande, deux premiers transistors d'interconnexion respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules-mémoire élémentaires non volatiles des deux groupes et les deux sorties des deux inverseurs de la cellule- mémoire élémentaire du type SRAM, et ayant leur électrode de commande connectée à la deuxième ligne de commande, et deux deuxièmes transistors d'interconnexion respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatiles des deux groupes et les deux entrées des deux inverseurs de la cellule- mémoire élémentaire du type SRAM, et ayant leur électrode de commande connectée à la troisième ligne de commande. Selon un autre aspect, il est proposé également un procédé d'écriture dans les deux groupes de cellules-mémoire élémentaires non volatiles d'une cellule-mémoire d'un dispositif tel que défini ci-avant, d'une donnée stockée dans la cellule-mémoire élémentaire SRAM. Ce procédé comprend un cycle d'effacement des groupes de cellules mémoire élémentaires non volatiles suivi d'un cycle de programmation différentielle comportant une application sur la deuxième ligne de commande d'une tension de commande rendant passants les premiers transistors d'interconnexion, une application sur la troisième ligne de commande d'une tension de commande rendant bloqués les deuxièmes transistors d'interconnexion, une application sur la première ligne de commande d'une tension de programmation, avantageusement négative, de façon à rendre bloqués tous les transistors à grille flottante, puis un arrêt de ladite application de la ladite tension de programmation de façon à placer ladite au moins une cellule mémoire élémentaire non volatile de l'un des groupes dans un état écrit et ladite au moins une cellule mémoire élémentaire non volatile de l'autre groupe dans un état effacé. Il est également proposé un procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une cellule-mémoire d'un dispositif tel que défini ci-avant, d'une donnée programmée de façon différentielle dans les deux groupes de cellules-mémoire élémentaires non volatiles. Ce procédé comprend une application sur la deuxième ligne de commande d'une tension de commande rendant bloqués les premiers transistors d'interconnexion, une application sur la troisième ligne de commande d'une tension de commande rendant passants les deuxièmes transistors d'interconnexion, une application sur la première ligne de commande d'une tension de commande rendant passant le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit et rendant bloqué le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état effacé. Selon un autre mode de réalisation, chaque groupe comprend une paire de cellules-mémoire élémentaires non volatiles connectées en parallèle et l'étage d'interconnexion commandable comprend en outre deux premiers transistors ayant leurs électrodes de conduction court-circuitées et respectivement connectés en série avec les deux premiers transistors d'interconnexion, les électrodes de commande de ces deux premiers transistors court-circuités étant connectées à la troisième ligne de commande, deux deuxièmes transistors ayant également leurs électrodes de conduction court-circuitées et respectivement connectés en série avec les deux deuxièmes transistors d'interconnexion en ayant leur électrode de commande connectée à la deuxième ligne de commande. Un tel mode de réalisation permet une réalisation physique plus compacte du dispositif.

Par ailleurs, ce mode de réalisation prévoyant une paire de cellules-mémoire élémentaires non volatiles dans chaque groupe offre une meilleure fiabilité, car en cas de perte en rétention, la variation de courant d'une cellule redevenue vierge est compensée par la cellule placée en parallèle.

Selon un mode de réalisation, dans lequel le dispositif comprend un plan-mémoire contenant plusieurs cellules-mémoire organisées en rangées et en colonnes ainsi que des lignes de bits et des lignes de bits complémentées communes aux cellules-mémoire de certaines au moins de paires de colonnes adjacentes de cellules, deux lignes de mots différentes sont associées à chaque rangée de cellules et les transistors d'accès des cellules élémentaires du type SRAM des cellules-mémoire sont respectivement connectés aux lignes de bits et lignes de bits complémentées communes correspondantes et les électrodes de commande des deux paires de transistors d'accès de deux cellules du type SRAM adjacentes sont respectivement connectées sur les deux lignes de mots différentes. Un tel mode de réalisation permet un gain de place au niveau du schéma de placement (« layout ») et revient à entrelacer deux lignes de mots logiques sur une seule rangée physique.

Selon un autre mode de réalisation, chaque cellule-mémoire comprend en outre un étage d'isolement comportant une quatrième ligne de commande et un transistor d'isolement connecté entre la première électrode de conduction de chaque transistor à grille flottante et ladite borne d'alimentation, les électrodes de commande de tous les transistors d'isolement étant connectées à la quatrième ligne de commande. Un tel mode de réalisation rend le cycle d'effacement sélectif. Il est également proposé un procédé dans lequel le cycle d'effacement comprend dans ce cas une application sur la deuxième ligne de commande d'une tension de commande rendant passants les premiers transistors d'interconnexion, une application sur la troisième ligne de commande d'une tension de commande rendant bloqués les deuxièmes transistors d'interconnexion, une application sur la quatrième ligne de commande d'une tension de commande rendant bloqués les transistors d'isolement, et une application sur la première ligne de commande d'une tension d'effacement rendant passants les transistors à grilles flottantes. Il est encore proposé un procédé de rechargement comprenant, dans ce cas, une application sur la deuxième ligne de commande d'une tension de commande rendant bloqués les premiers transistors d'interconnexion, une application sur la troisième ligne de commande d'une tension de commande rendant passants les deuxièmes transistors d'interconnexion, une application sur la quatrième ligne de commande d'une tension de commande rendant passants les transistors d'isolement, une application sur la première ligne de commande d'une tension de commande rendant passant le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit et rendant bloqué le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état effacé. Selon un autre mode de réalisation dans lequel le dispositif comprend un plan-mémoire contenant plusieurs cellules-mémoire organisées en blocs de cellules, il est prévu également des moyens de configuration commandables possédant un premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan-mémoire soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture des groupes de cellules-mémoire élémentaires non volatiles, et un deuxième état dans lequel ils sont aptes à placer sélectivement, bloc par bloc, toutes les cellules-mémoire d'un bloc soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des groupes de cellules-mémoire élémentaires non volatiles. Un tel mode de réalisation permet d'implémenter aisément le dispositif de mémoire dans une puce capable de fonctionner en mode filaire ou en mode sans contact, par exemple dans une technologie du type NFC (Near Field Communication).

En effet, dans un mode filaire, c'est-à-dire lorsque le dispositif de mémoire, reçoit des données par l'intermédiaire d'un bus ayant typiquement un débit élevé, par exemple un bus I2C avec un débit de 1 Mb/seconde ou un bus du type SPI avec un débit supérieur à 1 Mb/seconde, il est particulièrement avantageux que le débit en écriture non volatile soit le plus élevé possible, voire supérieur au débit du bus. Par ailleurs, lors d'une coupure d'alimentation, il est avantageux de pouvoir écrire un maximum de données en une seule passe dans les cellules-mémoire élémentaires non volatiles, par exemple tout le plan-mémoire SRAM. L'énergie disponible importante en mode filaire offre cette possibilité. Par contre, en mode sans contact, l'énergie disponible est faible, d'où la nécessité de réduire la consommation en écriture non volatile du dispositif de mémoire. Et dans un tel mode sans contact, le bus a un débit faible, par exemple un débit de 106 kb/seconde lorsque la communication s'effectue conformément au protocole ISO 14 443 type B. Il est donc particulièrement avantageux de pouvoir écrire par blocs successifs. En effet, le débit maximum en écriture non volatile du dispositif de mémoire est alors divisé par le nombre de blocs et la consommation lors de l'écriture non volatile est fortement réduite puisqu'au premier ordre elle est pratiquement divisée par le nombre de blocs. Ainsi, selon un autre mode de réalisation, le dispositif comprend en outre des moyens de réception configurés pour recevoir des blocs successifs de données et des moyens de gestion configurés pour placer les moyens de configuration dans leur deuxième état, faire stocker un bloc courant de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc de cellules-mémoire, puis faire effectuer un cycle d'écriture non volatile des données ainsi écrites dans les cellules SRAM, dans les cellules- mémoire élémentaires non volatiles des cellules-mémoire dudit bloc de cellules et, simultanément à ladite écriture non volatile, faire stocker le bloc support de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un autre bloc de cellules-mémoire.

En d'autres termes, il devient possible de charger des données SRAM dans une portion du plan-mémoire tandis qu'un autre secteur du plan-mémoire est en cours d'écriture non volatile. Et, lorsque le plan-mémoire contient plusieurs cellules-mémoire organisées en rangées et en colonnes, chaque bloc de cellules-mémoire comporte par exemple plusieurs rangées de cellules- mémoire. Généralement, lors d'une coupure d'alimentation, on transfère en un seul cycle d'écriture tout le contenu de la mémoire SRAM dans la mémoire non-volatile. Et, à la mise sous tension, on recharge le contenu des cellules-mémoire élémentaires non volatiles dans les cellules-mémoire élémentaires SRAM. Et, à cet égard, tout le plan-mémoire est généralement alimenté à la mise sous tension, ce qui nécessite de placer toutes les cellules dans un état réinitialisé connu et de recharger au même moment ou ultérieurement les données non volatiles dans les cellules élémentaires SRAM associées. Or, ces deux étapes sont toutes les deux consommatrices de courant, ce qui pose un problème en cas d'une puce incorporant un tel dispositif de mémoire et devant fonctionner sous basse consommation comme par exemple les puces radiofréquence ou NFC autoalimentées. En effet, dans ce dernier cas, le budget énergétique étant limité, l'appel de courant nécessaire à l'exécution de ces deux étapes risque alors de provoquer une chute de la tension d'alimentation et un arrêt de la puce puis un redémarrage de la puce suivi à nouveau d'un arrêt et ainsi de suite. Aussi, selon un mode de réalisation, est-il prévu des moyens de contrôle configurés pour, lors d'une mise sous tension du dispositif, par exemple suite à une chute d'alimentation, ne pas alimenter le plan- mémoire et autoriser l'alimentation d'un ensemble d'au moins une cellule-mémoire et le rechargement de la cellule-mémoire élémentaire du type SRAM de ladite au moins une cellule-mémoire avec le contenu des cellules-mémoires élémentaires non volatiles associées, uniquement lors de l'adressage de ladite cellule-mémoire élémentaire du type SRAM. Ainsi, selon ce mode de réalisation, le plan-mémoire n'est pas alimenté à la mise sous tension et sera alimenté progressivement par sous-portions en fonction du besoin. Bien qu'il soit possible d'alimenter le plan-mémoire cellule par cellule, il est en général plus aisé de prévoir un ensemble comportant plusieurs cellules-mémoire et d'autoriser l'alimentation dudit ensemble et le rechargement de toutes les cellules-mémoire élémentaires du type SRAM de cet ensemble avec le contenu des cellules-mémoire élémentaires non volatiles correspondantes uniquement lors de l'adressage d'au moins une cellule élémentaire du type SRAM dudit ensemble. En général, le plan-mémoire contient plusieurs cellules-mémoire organisées en rangées et en colonnes, et ledit ensemble de cellules-mémoire peut comporter au moins une rangée de cellules- mémoire, et en général plusieurs rangées, par exemple deux. Selon un autre aspect il est proposé un circuit intégré, par exemple incorporé dans une puce sans contact, comprenant un dispositif de mémoire tel que défini ci-avant. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 19 illustrent schématiquement différents modes de mise en oeuvre et de réalisation d'un dispositif selon l'invention. Sur la figure 1, la référence CEL désigne une cellule-mémoire comportant une cellule-mémoire élémentaire du type SRAM CELSR et deux cellules élémentaires non volatiles du type EEPROM comportant ici deux transistors à grille flottante El et E2. Les cellules non volatiles EEPROM de la cellule CEL sont des cellules classiques c'est-à-dire dans lesquelles on a retiré le transistor de sélection et présentant une zone d'injection tunnel entre grille flottante et drain. Les sources de ces deux transistors El et E2 sont reliées à une borne d'alimentation BAL qui est ici reliée à la masse. Les électrodes de commande des deux transistors à grille flottante El et E2 sont quant à elles reconnectées sur une première ligne de commande CGL. La cellule élémentaire CELSR est de structure classique et comprend un premier inverseur comportant le transistor PMOS Pl et le transistor NMOS N3, et un deuxième inverseur comportant le transistor PMOS P2 et le transistor NMOS N6. Ces deux inverseurs sont connectés entre une autre borne d'alimentation destinée à être connectée à la tension d'alimentation Vdd et la masse. Ces deux inverseurs sont mutuellement connectés de façon croisée, c'est-à-dire que l'entrée du premier inverseur formée par les grilles des transistors Pl et N3 est connectée la sortie du deuxième inverseur formée par les drains des transistors N6 et P2, tandis que l'entrée du deuxième inverseur, formée par les grilles des transistors P2 et N6, est connectée à la sortie du premier inverseur formée par les drains des transistors Pl et N3.

La cellule CELSR comporte également deux transistors d'accès NMOS, référencés Ni et N8, respectivement connectés entre les sorties des deux inverseurs et deux lignes de bits BL et BL, BL désignant la ligne de bits complémentaire de la ligne BL.

Les grilles des transistors d'accès N1 et N8 sont connectées sur une ligne de mots WL. Les drains des deux transistors à grille flottante El et E2 sont connectés aux entrées et aux sorties des deux inverseurs par un étage d'interconnexion comportant ici deux premiers transistors d'interconnexion NMOS référencés N2 et N7 et deux deuxièmes transistors d'interconnexion NMOS référencés N4 et N5. Plus précisément, les deux premiers transi stors d'interconnexion N2 et N7 sont respectivement connectés entre les drains des deux transistors à grille flottante El et E2 et les deux sorties des deux inverseurs Pl, N3 et P2, N6. Par ailleurs, les électrodes de commande (grilles) de ces deux transistors d'interconnexion N2 et N7 sont connectées sur une deuxième ligne de commande PRL.

Les deux deuxièmes transistors d'interconnexion N4 et N5 sont quant à eux respectivement connectés entre les drains des deux transistors à grille flottante El et E2 et les deux entrées de deux inverseurs Pl, N3 et P2, N6. Les électrodes de commande de ces deux deuxièmes transistors d'interconnexion N4 et N5 sont connectées sur une troisième ligne de commande RLL. Bien que les deux deuxièmes transistors d'interconnexion N4 et N5 ne soient pas indispensables, ils sont particulièrement avantageux car ils permettent, comme on va le voir plus en détail ci-après, d'éviter une inversion de données lors du rechargement du contenu des deux cellules non volatiles El et E2 vers la cellule-mémoire élémentaire SRAM CELSR et ce, même avec une borne d'alimentation BAL reliée à la masse. On se réfère maintenant plus particulièrement à la figure 2 qui est un chronogramme temporel illustrant différents modes de fonctionnement de la cellule-mémoire CEL de la figure 1. L'écriture dans la cellule mémoire élémentaire CELSR, référencée 20 sur la figure 2, est une écriture classique.

Plus précisément, pour écrire un « 1 », la ligne de bits BL est portée à la tension d'alimentation Vdd (ici deux volts) tandis que la ligne de bits complémentée BL est à la masse et que la ligne de mots WL est portée à la tension d'alimentation Vdd.

Les lignes de commande PRL, RLL sont à la masse, rendant bloqué l'étage d'interconnexion. De même, la première ligne de commande CGL est également à la masse. Le drain du transistor N6 et les grilles des transistors Pl et N3 sont tirés à la masse par l'intermédiaire du transistor N8 qui est passant. Il y a alors basculement de la mémoire verrou formée par les deux inverseurs croisés par passage du drain du transistor N3 à Vdd et passage du drain du transistor N6 à la masse. Lorsque la cellule est sélectionnée pour écrire un « 0 » dans la cellule élémentaire CELSR, la ligne de bits BL est à la masse, la ligne de bits complémentaire BL est à la tension d'alimentation Vdd et la ligne de mots également à la tension d'alimentation Vdd. Le drain du transistor N3 et la grille des transistors P2 et N6 sont tirés vers la masse par le transistor N1 qui est passant. Il y a basculement de la mémoire verrou (« latch ») par l'intermédiaire du drain du transistor N3 qui passe à la masse et du drain du transistor N6 qui passe à Vdd. La donnée est maintenue lorsque la cellule est désélectionnée. La lecture d'une donnée dans la cellule CELSR est également une lecture classique et est illustrée par la référence 24 sur la figure 2.

L'accès en lecture à la cellule s'effectue par la ligne de bits BL et la ligne de bits complémentée lm, la ligne de mots « WL » étant portée à la tension d'alimentation Vdd. L'une des deux lignes de bits est tirée vers la masse, l'autre étant à la tension Vdd moins la tension de seuil d'un transistor NMOS. Les états différents des lignes de bits sont envoyés dans une circuiterie classique de lecture de façon à déterminer la valeur logique de la donnée lue. On va maintenant décrire un transfert ou stockage non volatil 21 du contenu de la cellule CELSR vers les deux cellules-mémoire élémentaires non volatiles El et E2.

On suppose à cet égard que la cellule CELSR est par exemple positionnée pour stocker un « 1 », c'est-à-dire que la source du transistor N2 est à la tension d'alimentation Vdd tandis que la source du transistor N7 est à la masse.

La ligne de mots WL est également à la masse. Bien entendu, tout ce qui suit devra être inversé si la cellule SRAM est positionnée pour stocker un « 0 ». Un transfert ou écriture non volatil se compose d'un cycle d' effacement suivi d'un cycle de programmation différentielle puisqu'on est en présence de deux cellules-mémoire élémentaires non volatiles. Pour le cycle d'effacement, les lignes PRL et PLL sont maintenues à la masse, rendant bloqués les transistors d'interconnexion N2, N4, N5 et N7. On envoie ensuite une tension d'effacement sur la première ligne de commande CGL. Dans l'exemple décrit ici, cette tension d'effacement comporte une rampe puis un plateau ayant une amplitude typique de 13 volts. La montée de la rampe peut être effectuée typiquement en 0,5 milliseconde environ tandis que la durée typique du plateau est de 1 millisecondes.

Par couplage avec la première ligne de commande CGL, les grilles flottantes des transistors El et E2 montent vers 9 volts environ, rendant les cellules non volatiles passantes et forçant la zone de drain à 0 volt. Le courant tunnel décharge les grilles flottantes de El et de E2 vers la zone de drain. Une fois la tension sur la première ligne de commande CGL repassée au repos (0 volt), on a une charge négative d'environ -1,5 volt sur les grilles flottantes de El et de E2. Les deux cellules El et E2 sont alors effacées. Le cycle de programmation différentielle s'effectue alors comme suit. La deuxième ligne de commande PRL passe à la tension d'alimentation Vdd qui est passée ici à 4 volts tandis que la troisième ligne de commande RLL reste à la masse.

De ce fait, les transistors d'interconnexion N2 et N7 sont passants tandis que les transistors d'interconnexion N4 et N5 sont bloqués. On envoie ensuite une tension de programmation sur la première ligne de commande CGL. Cette tension de programmation est une tension négative formée d'une rampe puis d'un plateau d'amplitude typique -7 volts. Là encore, la durée de la rampe est typiquement de 0,5 milliseconde tandis que la durée du plateau est typiquement de 1 milliseconde.

Les transistors à grille flottante El et E2 sont bloqués ce qui permet d'éviter un court-circuit vers la borne d'alimentation BAL reliée à la masse et ce, sans utilisation de transistors d'isolement supplémentaires qui seraient connectés entre les sources des transistors El et E2 et la borne d'alimentation BAL.

Le transistor N2 passant transfère une tension égale à Vdd moins la tension de seuil du transistor NMOS au drain du transistor El. Le transistor N7 passant transmet une tension de 0 volt au drain du transistor E2. La grille flottante du transistor El, auparavant déchargée à -1,5 volt, va par couplage capacitif descendre vers -6,5 volts. La différence de potentiel à travers la zone d'injection du transistor El est typiquement de 9,5 volts. Par conséquent, la grille flottante du transistor El va se charger positivement par effet tunnel. La grille flottante du transistor E2, auparavant déchargée à -1,5 volt, va par couplage capacitif descendre vers -7,5 volts. La différence de potentiel à travers la zone d'injection du transistor El, typiquement de l'ordre de 7,5 volts, est insuffisante pour charger la grille flottante de El par effet tunnel. Une fois la tension de la première ligne de commande CGL repassée au repos, c'est-à-dire à l'issue de la programmation différentielle, la charge positive de 1,5 volt sur la grille flottante de El rend cette cellule passante et à l'état écrit tandis que la charge négative de -1,5 volt sur la grille flottante de E2 rend cette cellule bloquée c'est-à-dire à l'état effacé.

On remarque donc ici que l'effacement des cellules non volatiles est un effacement inconditionnel tandis que la programmation est sélective selon la valeur de la donnée contenue dans la cellule SRAM CELSR c'est-à-dire selon la tension de drain de la cellule non volatile. On suppose ensuite que se produit une perte d'alimentation 22 puis une remise en tension. On va donc maintenant décrire le rechargement des données non volatiles (c'est-à-dire les données contenues dans les cellules non volatiles El et E2) dans la cellule SRAM CELSR. Pour ce rechargement, la première ligne de commande CGL passe à une tension de référence de lecture, typiquement 1 volt, tandis que la deuxième ligne de commande PRL est à la masse et que la troisième ligne de commande RLL est à une tension de 2 volts par exemple de façon à rendre passants les transistors N4 et N5 tandis que les transistors N2 et N7 sont bloqués. La tension de la ligne de mots WL est nulle. La cellule non volatile El, passante, tire vers la masse le drain du transistor N6 ainsi que les grilles des transistors Pl et N3.

La cellule E2 est quant à elle bloquée. Par conséquent, la cellule CELSR passe dans l'état 1, stockant à nouveau le « 1 » logique. On remarque donc ici que bien que la borne d'alimentation BAL soit à la masse, il n'y a pas d'inversion de données lors du rechargement de la cellule CELSR par le contenu des cellules non volatiles El et E2. On notera également ici qu'on limite le « disturb » (le « disturb » est un changement d'état très lent de la cellule quand on la lit alors que tout changement d'état ne doit se produire que durant l'écriture de ladite cellule) en limitant la tension sur la troisième ligne de commande RLL, les transistors N4 et N5 jouant le rôle de cascode. En effet, en limitant par exemple la tension sur la ligne RLL à 2 volts, la tension de drain des transistors El et E2 ne peut pas dépasser 1 volt environ, préservant d'une programmation parasite de El ou E2. Le mode de réalisation de la cellule CEL de la figure 3 diffère de celui de la figure 1 en ce sens que les deux groupes de la cellule CEL comportent chacun une paire de cellules-mémoire élémentaires non volatiles connectées en parallèle. Plus précisément, une première paire comprend les transistors à grille flottante El et E3 et une deuxième paire comprend les transistors à grille flottante E2 et E4. Les sources des transistors El et E3 sont connectées ensemble à la borne d'alimentation BAL et les sources des transistors E2 et E4 sont connectées ensemble à la borne d'alimentation BAL. Les drains des transistors El et E3 sont connectés ensemble et les drains des transistors E2 et E4 sont connectés ensemble.

Par ailleurs, l'étage d'interconnexion comprend ici en outre deux premiers transistors T2 et T7 ayant leurs électrodes de conduction (source et drain) court-circuitées. Le transistor T2 est connecté en série entre les drains des transistors à grille flottante El et E3 et le premier transistor d'interconnexion N2. De même, le premier transistor T7 a ses électrodes de conduction court-circuitées et est connecté en série entre les drains des transistors E2 et E4 et l'autre premier transistor d'interconnexion N7. Les grilles des transistors T2 et T7 sont connectées à la troisième ligne de commande RLL. L'étage d'interconnexion comporte également deux deuxièmes transistors T4 et T5 ayant également leurs électrodes de conduction court-circuitées. Le deuxième transistor T4 est connecté en série avec le deuxième transistor d'interconnexion N4 et le deuxième transistor T5 est connecté en série avec l'autre deuxième transistor d'interconnexion N5. Les électrodes de commande des transistors T4 et T5 sont connectées sur la deuxième ligne de commande PRL.

Un tel mode de réalisation offre une meilleure stabilité pour la cellule CEL. En effet, en cas de perte de rétention, la variation de courant d'une cellule-mémoire élémentaire non volatile redevenue vierge est compensée par la cellule-mémoire élémentaire non volatile qui lui est connectée en parallèle. Par ailleurs, le fait de placer des transistors court-circuités obtenus à partir d'une zone implantée utilisée normalement dans une cellule EEPROM classique, sous les croisements des deuxièmes et troisièmes lignes de commande RLL et PRL, permet une implémentation physique plus compacte de la cellule. Par rapport au mode de réalisation de la figure 1, la cellule CEL de la figure 4 comporte en outre un étage d'isolement comportant une quatrième ligne de commande DSL et deux transistors d'isolement NMOS T8 et T9.

Le transistor d'isolement T8 est connecté entre la source du transistor à grille flottante El et la borne d'alimentation BAL. Le transistor d'isolement T9 est connecté entre la source du transistor à grille flottante E2 et la borne d'alimentation BAL. Les électrodes de commande des deux transistors d'isolement T8 et T9 sont connectées sur la quatrième ligne de commande DSL. Ce mode de réalisation, moins compact que celui de la figure 1, permet la sélectivité de l'étape d'effacement de la cellule, la sélectivité de l'étape d'écriture étant conservée. Plus précisément, lors du cycle d'effacement, la deuxième ligne de commande PRL est positionnée à Vdd, rendant passants les transistors d'interconnexion N2 et N7. On positionne la troisième ligne de commande RLL à 0 volt, rendant bloqués les transistors d'interconnexion N4 et N5. On applique une tension de 0 volt sur la quatrième ligne de commande DSL, rendant bloqués les transistors d'isolement T8 et T9. Et, on applique sur la première ligne de commande CGL une tension d'effacement rendant passants les transistors à grille flottante El et E2.

Ainsi, on transmet typiquement une tension d'environ 3 volts sur une des cellules El ou E2. Cette tension de 3 volts inhibe l'effacement sur la branche où l'écriture sera effectuée. La quatrième ligne de commande DSL évite les retours de courant des drains des cellules non volatiles El et E2 vers la ligne de masse (borne d'alimentation BAL connectée à la masse) lors de l'effacement. Lors d'un rechargement de la cellule SRAM CELSR, on applique sur la deuxième ligne de commande PRL une tension de commande, par exemple la masse, rendant bloqués les transistors d'interconnexion N2 et N7. On applique sur la troisième ligne de commande RLL une tension de commande rendant passants les transistors d'interconnexion N4 et N5. On applique également sur la quatrième ligne de commande DSL une tension de commande rendant passants les transistors d'isolement T8 et T9. Et, on applique sur la première ligne de commande CGL une tension de commande rendant passant le transistor à grille flottante de la cellule-mémoire élémentaire non volatile à l'état écrit et rendant bloqué le transistor à grille flottante de la cellule-mémoire non volatile à l'état effacé. Un tel mode de réalisation (figure 4) améliore fortement l'endurance puisque la réécriture non volatile d'une donnée identique à la donnée précédente consiste à reconfirmer les donnée non volatiles sans les cycler (la cellule écrite ne sera pas effacée et sera reprogrammée tandis que la cellule effacée sera ré-effacée mais pas reprogrammée). Ceci permet donc de ne pas user inutilement les cellules non volatiles en cas de changement partiel des données de la cellule SRAM CELSR. Le mode de réalisation de la figure 5 est une combinaison des modes de réalisation des figures 3 et 4. Plus précisément, on retrouve sur ce mode de réalisation de la figure 5 deux groupes contenant chacun une paire de cellules-mémoire élémentaires non volatiles connectées en parallèle, en combinaison avec des transistors court-circuités. Par ailleurs, dans ce mode de réalisation, l'étage d'isolement comporte une première paire de transistors d'isolement T8 et T10 respectivement connectés entre la paire de transistors à grille flottante El et E3, ainsi qu'une paire de transistors d'isolement T9, T11 respectivement connectés entre la paire de transistors à grille flottante E2, E4 et la borne d'alimentation BAL. Le fonctionnement de cette cellule, notamment en effacement et en rechargement, est identique à celui qui a été décrit en référence à la figure 4. Dans le mode de réalisation de la figure 6, le dispositif de mémoire DIS comprend un plan-mémoire comprenant plusieurs cellules-mémoire CEL,,j organisées en rangées et en colonnes.

Il est prévu des lignes de bits communes aux cellules-mémoire de deux colonnes adjacentes de cellules. Ainsi, la ligne de bits BLi_i,j est commune aux cellules CEL,J-1 et CEL,,j appartenant à la même rangée i et aux deux colonnes adjacentes j-1 et j. De même, la ligne de bits complémentée BL j,j+1 est commune aux cellules CEL, et CEL,,j+1. Il est également prévu deux lignes de mots différentes WLP et WLI associées à chaque rangée i de cellules. Les deux transistors d'accès N1 et N8 de la cellule élémentaire du type SRAM CELSR,,j sont respectivement connectés à la ligne de bits et à la ligne de bits complémentée communes correspondantes BLi_u et BLJ,J+1. Les électrodes de commande des deux paires de transistors d'accès N1, N8 des deux cellules élémentaires SRAM CELSR,,j et CELSR,,j+i adjacentes sont respectivement connectées sur deux lignes de mots différentes, à savoir alternativement sur les lignes WLP et WLI. Un tel mode de réalisation permet un gain de place au niveau du schéma de placement (« layout ») puisque notamment le contact de source du transistor N1 et le contact de source du transistor N8 sont partagés avec la cellule adjacente. Les cellules sont miroitées en X. Ce mode de réalisation nécessite, comme indiqué ci-avant, deux lignes de mots WLP, WLI pour permettre d'aiguiller la tension de lignes de bits vers une seule des deux cellules adjacentes. Ceci revient donc à entrelacer deux lignes de mots logiques sur une seule rangée physique. Le partage des lignes de bits entre deux cellules adjacentes ainsi que l'utilisation de deux lignes de mots WLP et WLI s'applique quel que soit le mode de réalisation de la cellule-mémoire CEL. Ainsi, alors que sur la figure 6, la cellule CEL,,j était conforme au mode de réalisation de la figure 1, elle est : sur la figure 7, conforme au mode de réalisation de la figure 3, sur la figure 8, conforme au mode de réalisation de la figure 4, et sur la figure 9, conforme au mode de réalisation de la figure 5. Une autre façon de partager les lignes de bits et les lignes de bites complémentées est illustrée schématiquement sur la figure 10.

Sur cette figure, les cellules (CEL,,j_i, CEL,,j ; CEL,,j+i, CEL,,j+2) de deux colonnes adjacentes partagent à la fois la même ligne de bits et la même ligne de bits complémentée (les transistors N1 de ces cellules sont reliés sur la même ligne de bits commune et les transistors N8 sont reliés sur la même ligne de bits complémentée commune). Par contre les cellules CEL,,j , CEL,J+i de deux colonnes adjacentes appartenant respectivement à deux paires différentes de colonnes adjacentes ne partagent ni ligne de bits ni ligne de bits complémentée. Bien entendu, là encore, les électrodes de commande des deux paires de transistors d'accès N1, N8 des deux cellules élémentaires SRAM CELSR,,j et CELSR,,j+i adj acentes sont respectivement connectées sur deux lignes de mots différentes, à savoir alternativement sur les lignes WLP et WLI.

Et sur la figure 10 chaque cellule peut être conforme à l'un des modes de réalisation illustrés sur les figures 1, 3, 4 ou 5. La figure 12 illustre un exemple de plan-mémoire PM comportant P rangées (P=4) et N colonnes (N=8) de cellules CEL,,, représentées schématiquement par un rectangle. Comme illustré sur la figure 11 notamment, chaque cellule-mémoire CEL,,,, qui est dans cet exemple une cellule du type de celle illustrée sur la figure 7, comporte des métallisations (ou lignes de commande) CGL' RLL' PRL' WLP' WLI,. Des métallisations véhiculant la tension d'alimentation Vdd et la masse GND, sont également présentes sur ces cellules CEL,,, mais ne sont pas représentées ici à des fins de simplification des dessins. On voit sur la figure 11 que les cellules adjacentes sont miroitées en X et en Y. Le plan-mémoire est un plan-mémoire de P fois N bits (ici 32 bits). Il y a donc N/2+1 lignes de bits BL et N/2 lignes de bits complémentées BL. De même, pour P rangées, on a P lignes WLP, et P lignes WLI,. La figure 13 illustre plus précisément un exemple d'architecture du dispositif DIS ayant un plan-mémoire de N colonnes et P rangées. Les lignes RLL, sont toutes reliées ensemble pour former une ligne unique RLL connectée à un module BLG1 comportant une logique de commande. De même, les lignes PRL, sont toutes reliées pour former une ligne unique PRL connectée également au module BLG1. Ce module BLG1 peut être formé par des circuits logiques. De même, les lignes CGL, sont toutes reliées ensemble pour former une ligne unique CGL connectée à un deuxième module BLG2. Les métallisations Vdd sont également reliées ensemble pour former une unique métallisation Vdd connectée au module BLG2. De même, toutes les métallisations reliées à la masse sont reliées ensemble. Le module BLG2 comporte notamment une pompe de charge positive/négative, un générateur de rampe de programmation, un séquenceur de programmation, ainsi qu'une pompe pour générer la tension Vdd nécessaire pour le transfert non volatil lorsque la tension Vdd globale du circuit est trop faible. Les P lignes de mots WLP, et les P lignes de mots WLI, sont connectées à un décodeur de rangées DCDY et les lignes de bits et les lignes de bits complémentaires sont reliées à un décodeur colonnes ainsi qu'à des mémoires-verrou et des amplificateurs de lecture, tous ces éléments étant globalement référencés par la référence DCDX. Le mode de réalisation illustré sur la figure 14 permet d'utiliser le dispositif DIS soit dans un mode de fonctionnement classique, par exemple filaire, dans lequel l'écriture (ou transfert) non volatile s'effectue en une seule passe, soit dans un deuxième mode de fonctionnement, compatible par exemple avec l'utilisation du dispositif DIS dans une puce du type sans contact, dans lequel l'écriture non volatile s'effectue par bloc.

En pratique, comme illustré sur la figure 14, un bloc de cellules-mémoire BLCq comporte plusieurs rangées de cellules-mémoire du plan-mémoire PM. Ainsi, dans le cas présent, pour un plan-mémoire de N colonnes et P rangées, un bloc BLCq comporte N x Q cellules-mémoire disposées sur N colonnes et Q rangées. Il y a donc P/Q blocs. Q peut être par exemple égal à 4. Par rapport au mode de réalisation de la figure 13, chaque bloc possède une première ligne de commande CGLB et une deuxième ligne de commande PRLB. Ces P/Q lignes CGLB et ces P/Q lignes PRLB sont individualisées à partir des lignes globales CGL et PRL après passage dans le décodeur DCDY. Bien entendu, chaque ligne CGLB se subdivise en lignes élémentaires associées respectivement aux rangées de cellules-mémoire du bloc. Il en est de même pour la ligne PRLB.

Cette subdivision des lignes CGL et PRL en P/Q lignes CGLB et en P/Q lignes PRLB est nécessaire pour permettre la fonction de stockage non volatile par bloc. En effet, il est alors nécessaire de décoder l'envoi de la haute tension (lignes CGL) localement dans le plan-mémoire. En d'autres termes, à un instant donné d'une écriture non volatile, certaines cellules recevront de la haute tension, d'autres non. Cela étant, à un instant donné, toutes les cellules-mémoire d'un même bloc sont dans un même mode, à savoir soit un mode d'écriture et de lecture du type SRAM, soit dans un mode d'écriture des groupes de cellules-mémoire élémentaires non volatiles. De façon à autoriser un fonctionnement du dispositif DIS dans un fonctionnement dual (c'est-à-dire dans un premier mode de fonctionnement par exemple du type filaire, ou dans un deuxième mode de fonctionnement, par exemple du type sans contact) il est prévu des moyens de configuration commandables MCOF incorporés ici dans le bloc de commande BLG1. Ces moyens de configuration MCOF possèdent un premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan- mémoire, c'est-à-dire toutes les cellules-mémoire de tous les blocs, soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture non volatile. Dans un tel premier état, le décodeur Y décode simultanément toutes les lignes CGLB et PRLB. Le mode de fonctionnement est similaire à celui de la figure 13. Les moyens de configuration MCOF comportent par ailleurs un deuxième état dans lequel ils sont aptes à placer sélectivement, bloc par bloc, toutes les cellules-mémoire d'un bloc soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture non volatile. Plus précisément, en fonctionnement volatil du bloc (SRAM), les lignes CGLB et PRLB sont à 0 volt, tandis qu'en écriture non volatile du bloc, la ligne PRLB est à l'état logique haut (tension Vdd par exemple) tandis que la ligne CGLB est destinée à recevoir la tension de d'écriture (effacement/programmation). Le courant de programmation que doit fournir la pompe de charge est proportionnel au premier ordre au nombre de cellules programmées simultanément. Il est donc divisé ici par le nombre de blocs.

Dans le mode de réalisation de la figure 15, on suppose que le dispositif DIS comporte des moyens de réception MRCP configurés pour recevoir des blocs successifs de données. Il est alors prévu avantageusement des moyens de gestion MGST, par exemple une machine d'états, configurée pour placer les moyens de configuration MCOF dans leur deuxième état (étape 140), puis pour faire stocker (étape 141) un bloc courant de données BLDq dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc BLCq de cellules-mémoire, puis faire effectuer un cycle d'écriture non volatil des données ainsi écrites dans les cellules SRAM, dans les cellules-mémoire élémentaires non volatiles (étape 142) et, simultanément à cette écriture non volatile, faire stocker le bloc suivant de données BLCq-pi dans les cellules-mémoire élémentaires du type SRAM de cellules-mémoire d'un autre bloc de cellules-mémoire, par exemple le bloc suivant BLCq+i. Ainsi, à titre d'exemple, si l'on suppose que les blocs de données sont des blocs de 512 bits, l'écriture non volatile d'un tel bloc dure environ 4 millisecondes simultanément à la réception des 512 bits suivants stockés dans un bloc différent. Et, avec un débit de 106 kb/seconde pour un échange radiofréquence conforme à la norme ISO/IEC 14 443B, cette réception prend 4,83 millisecondes. On constate donc que l'écriture non volatile d'un bloc est plus rapide qu'un transfert de données SRAM dans le bloc suivant. L'écriture non volatile est donc transparente. Ainsi, un tel mode de réalisation est transparent vis-à-vis du mode de fonctionnement filaire préféré, permet de réduire typiquement d'un facteur supérieur à 10 la consommation en stockage non volatile lors d'échanges radiofréquence, ce stockage non volatil étant transparent lors des échanges radiofréquence. D'une façon générale, pour le fonctionnement de la cellule-mémoire élémentaire SRAM (écriture ou lecture ou rechargement à partir de la cellule EEPROM), la valeur minimale de la tension d'alimentation Vdd est environ 1,2 volt. Pour le stockage ou transfert non volatil, la valeur minimale de Vdd, est de 2 à 3 volts pour permettre une bonne sélectivité du cycle d' effacement. Dans le cas où la tension globale Vdd du circuit est de 1,2 volt, les 2 à 3 volts sont obtenus par pompage lors de cycles non volatils. Or, le pompage de la tension Vdd n'est nécessaire que pour le bloc en cours d'écriture non volatile, les autres blocs pouvant conserver la valeur Vdd globale plus basse et non pompée. Aussi, pour réduire l'énergie consommée en écriture non volatile, il est avantageux que la tension Vdd pompée ne soit appliquée qu'au bloc recevant une écriture non volatile. Ceci réduit la charge vue par la pompe de charge générant la tension Vdd de 3 volts.

Aussi, est-il prévu un mode de réalisation (figure 16) dans lequel par rapport au mode de réalisation de la figure 14, le décodeur DCDY reçoit la tension Vdd pompée et l'aiguille spécifiquement sur un bloc parmi les P/Q, ce bloc étant celui effectuant une écriture non volatile. Les autres blocs reçoivent la tension d'alimentation Vdd globale non pompée. Généralement, à la mise sous tension, tout le plan-mémoire est alimenté (en fait tout le plan-mémoire SRAM puisque les cellules non volatiles ne sont pas alimentées) de façon à placer toutes les cellules-mémoire élémentaires du type SRAM dans un état réinitialisé connu et recharger (au même moment ou ultérieurement) les données contenues dans les cellules-mémoire élémentaires non volatiles dans les cellules-mémoire élémentaires SRAM associées. Ces deux étapes sont toutes les deux consommatrices de courant et de ce fait, la consommation du circuit risque d'être maximale à la mise sous tension, ce qui peut être gênant lorsque le produit est un produit spécifié basse consommation ou lorsque le dispositif mémoire est inséré dans une puce sans contact capable de dialoguer avec un lecteur sans contact, par exemple sur une porteuse radiofréquence.

Le mode de réalisation et de mise en oeuvre illustré sur les figures 17 à 19 est particulièrement compatible avec une contrainte basse consommation. Plus précisément, comme illustré sur la figure 16, la puce incorporant le dispositif de mémoire étant dans un état non alimenté (étape 160), on procède, après une mise sous tension (étape 161), que cette mise sous tension soit une mise sous tension initiale ou bien une mise sous tension postérieure à une coupure d'alimentation, à une alimentation (étape 162) de la puce seule mais pas à une alimentation du plan-mémoire. Suite à cette alimentation (étape 162), le dispositif est prêt pour une lecture/écriture dans les cellules-mémoires élémentaires SRAM (étape 163). En présence d'une commande de lecture ou d'écriture d'une cellule-mémoire élémentaire SRAM à une adresse donnée (étape 164), on alimente alors (étape 165) l'ensemble de cellules-mémoire contenant la cellule SRAM concernée et on autorise le rechargement de cette cellule-mémoire élémentaire SRAM concernée par le contenu des cellules-mémoire élémentaires non volatiles qui lui sont associées, ainsi que le rechargement de toutes les autres cellules-mémoire élémentaires SRAM dudit ensemble. Comme on le verra plus en détail ci-après, cet ensemble de cellules-mémoire peut comporter par exemple deux rangées de cellules-mémoire.

I1 convient de noter ici qu'on effectue également avantageusement un rechargement de l'ensemble des cellules-mémoire SRAM (les deux rangées par exemple) avant écriture dans une cellule-mémoire SRAM de façon à éviter que les autres cellules-mémoire SRAM de la paire de rangées ne se trouvent dans un état métastable.

A l'issue de ce rechargement (étape 165), on peut ou non effectuer une écriture non volatile (étape 166) dans les cellules-mémoire élémentaires non volatiles et, en cas de nouvelle coupure d'alimentation (étape 167), on revient dans l'état non alimenté (étape 160) tandis qu'en l'absence de coupure d'alimentation (étape 67) on revient dans l'état 163. Comme illustré sur la figure 18, le dispositif DIS selon ce mode de réalisation comporte des moyens de contrôle MCTRL configurés pour effectuer notamment les étapes 162 et 165. Dans l'exemple illustré, le plan-mémoire PM est un plan-mémoire de 256 kbits comportant 512 rangées de cellules-mémoire et 512 colonnes de cellules-mémoire. Dans cet exemple, les lignes de bits BL et les lignes de bits complémentaires BL ne sont pas partagées entre des cellules adjacentes. Il y a donc 512 lignes de bits BL et 512 lignes de bits Z. Par contre, dans cet exemple, les lignes de commande CGL et les lignes d'alimentation Vdd sont partagées entre deux rangées adjacentes de cellules, de même que les lignes de commande RLL.

Deux rangées adjacentes forment ledit ensemble ENS de cellules- mémoire. Il y a donc, après passage dans le décodeur DCDY, subdivision des lignes Vdd, CGL et RLL en 256 lignes correspondantes. Il y a également après décodage DCDY, 512 lignes de mots WL,. Par contre, puisque la programmation des cellules élémentaires non volatiles à partir des cellules-mémoire SRAM s'effectue en une seule passe, il subsiste toujours une seule ligne de commande PRL. Ainsi, comme expliqué ci-avant, tout accès à une adresse entraîne la mise sous tension préalable de la ligne d'alimentation Vdd affectée à cette adresse et le rechargement parallèle des données contenue dans les mémoires non volatiles dans les mémoires SRAM associées de toutes les cellules connectées à cette ligne d'alimentation. Ceci peut donc être transparent dans un protocole d'accès série.

On a donc un rechargement sélectif et progressif du plan- mémoire SRAM en fonction des données accédées. Le décodeur rangée DCDY comporte ici 256 étages ETG, tels que celui illustré schématiquement à titre d'exemple non limitatif sur la figure 19.

Plus précisément, chaque étage reçoit le signal RLL, un signal logique CGLCT de commande des premières lignes de commande CGL, la tension CGL proprement dite, un signal logique DecodeWL pour le décodage des lignes de mots, un signal d'activation Decode et les octets d'adresse. L'étage ETG, comporte notamment une bascule R/S référencée BSC dont l'entrée Set reçoit les octets d'adresses par l'intermédiaire d'une porte logique. Le signal POR (Power On Reset) reçu sur l' entré Rst de la bascule est un signal de réinitialisation généré en interne qui réinitialise tous les registres et systèmes de mémorisation divers. Il est classiquement généré lors de la montée de la tension d'alimentation. D'autres portes logiques ainsi que des inverseurs permettent de délivrer les signaux Vdd,,,+1, CGL,,,+1 pour les lignes i et i+1, de même que les signaux WL et WL +1 pour les lignes de mots correspondantes. La tension de commande CGL est délivrée directement l'interrupteur analogique connecté en aval de sa porte logique ET de commande recevant sur une de ses entrées le signal logique CGLCT. La chronologie est la suivante.

A la mise sous tension, aucune alimentation n'est fournie au plan-mémoire SRAM. Tous les signaux de sortie des étages ETG, sont à zéro. Une commande de lecture se traduit en série par un code spécifique (opcode) puis ici par deux octets d'adresses.

A la réception d'une adresse, il y a activation du signal Decode et une impulsion sur l'entrée « set » de la bascule BSC. Il en résulte une montée définitive du signal Vdd de deux rangées physiques, de même que la montée des signaux RLL et CGL de ces deux rangées physiques.

On procède ensuite au rechargement des données contenues dans les cellules-mémoire élémentaires non volatiles dans les cellules élémentaires SRAM des deux rangées. A la fin du rechargement, les lignes CGL et RLL repassent à « 0 ».

Un tel mode de réalisation permet de répartir la surconsommation dans le temps, au lieu d'avoir un pic de consommation au rechargement total du plan-mémoire SRAM par le contenu des mémoires élémentaires non volatiles.

Par ailleurs il est tout à fait possible de combiner les modes de réalisation des figures 14 et 18, c'est-à-dire d'avoir un dispositif de mémoire dans lequel un transfert des cellules-mémoires élémentaires CELSR vers les cellules-mémoires élémentaires non volatiles peut être effectué par blocs tandis qu'un rechargement des cellules-mémoires élémentaires CELSR peut être effectué rangée par rangée par exemple. Le dispositif de mémoire qui vient d'être décrit peut, dans toutes ses variantes de réalisation, faire partie d'un circuit intégré, par exemple mais non limitativement incorporé au sein d'une puce d'un produit sans contact, par exemple une carte à puce sans contact.

Claims (26)

1. REVENDICATIONS1. Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) possédant deux inverseurs mutuellement connectés de façon croisée, deux groupes (El, E2) comportant chacun au moins une cellule-mémoire élémentaire non volatile possédant un transistor à grille flottante, tous les transistors à grille flottante ayant leur première électrode de conduction connectée à une borne d'alimentation (BAL) et leur électrode de commande connectée à une première ligne de commande (CGL), les deuxièmes électrodes de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatile des deux groupes étant respectivement connectées au moins aux sorties des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable (N2, N4, N5, N7), les transistors à grille flottante (El, E2) étant commandables de façon à être tous bloqués lors d'une programmation différentielle dans les deux groupes de cellules-mémoire élémentaires non volatiles, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM.
2. 2. Dispositif selon la revendication 1, dans lequel lors de ladite programmation différentielle ladite première ligne de commande (CGL) est destinée à recevoir une première tension de commande négative.
3. 3. Dispositif selon l'une des revendications précédentes, dans lequel les transistors à grille flottante (El, E2) et l'étage d'interconnexion (N2, N4, N5, N7) sont configurés de façon à conférer sélectivement un état écrit à ladite au moins une cellule-mémoire élémentaire non volatile de l'un des groupes et un état effacé à ladite au moins une cellule-mémoire élémentaire non volatile de l'autre groupe, à l'issue de ladite programmation différentielle.
4. 4. Dispositif selon la revendication 3, dans lequel la sortie de l'un des inverseurs de la cellule élémentaire du type SRAM (CELSR) est destinée à être dans un état logique haut et la sortie de l'autre inverseur de la cellule élémentaire du type SRAM est destinée à êtredans un état logique bas en fonction de la valeur logique de la donnée stockée dans la cellule élémentaire du type SRAM, et ladite au moins une cellule-mémoire élémentaire non volatile destinée à être dans l'état écrit est celle comportant le transistor à grille flottante dont la deuxième électrode de conduction est connectée à la sortie de l'inverseur destinée à être dans l'état logique haut tandis que ladite au moins une cellule-mémoire élémentaire non volatile destinée à être dans l'état effacé est celle comportant le transistor à grille flottante dont la deuxième électrode de commande est connectée à la sortie de l'inverseur destinée à être dans l'état logique bas.
5. 5. Dispositif selon l'une des revendications 3 ou 4, dans lequel lors d'une opération de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une donnée programmée de façon différentielle dans les deux groupes de cellules-mémoire élémentaires non volatiles, les transistors à grille flottante (El, E2) sont configurés de façon à ce que le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit soit passant et que le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état effacé soit bloqué.
6. 6. Dispositif selon l'une des revendications précédentes, dans lequel l'étage d'interconnexion comprend une deuxième ligne de commande (PRL), une troisième ligne de commande (RLL), deux premiers transistors d'interconnexion (N2, N7) respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatiles des deux groupes et les deux sorties des deux inverseurs de la cellule-mémoire élémentaire du type SRAM, et ayant leur électrode de commande connectée à la deuxième ligne de commande (PRL), et deux deuxièmes transistors d' interconnexion (N4, N5) respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatiles des deux groupes et les deux entrées des deux inverseurs de la cellule-mémoire élémentaire du type SRAM, et ayant leur électrode de commande connectée à la troisième ligne de commande (RLL).
7. 7. Dispositif selon la revendication 6, dans lequel lors de ladite programmation différentielle, la deuxième ligne de commande (PRL) est destinée à recevoir une deuxième tension de commande rendant passants les deux premiers transistors d'interconnexion (N2, N7) et la troisième ligne de commande (RLL) est destinée à recevoir une troisième tension de commande rendant bloqués les deux deuxièmes transistors (N4, N5) d'interconnexion, et lors de ladite opération de rechargement la deuxième ligne de commande (PRL) est destinée à recevoir une deuxième tension de commande rendant bloqués les deux premiers transistors d'interconnexion (N2, N7) et la troisième ligne de commande (RLL) est destinée à recevoir une troisième tension de commande rendant passants les deux deuxièmes transistors d'interconnexion (N4, N5).
8. 8. Dispositif de mémoire, comprenant au moins une cellule- mémoire comportant une première cellule-mémoire élémentaire du type SRAM (CELSR) comportant deux inverseurs mutuellement connectés de façon croisée, deux groupes comportant chacun au moins une cellule-mémoire élémentaire non volatile, les cellules mémoire élémentaires non volatiles (El, E2) des deux groupes étant connectées d'une part à une borne d'alimentation (BAL) et d'autre part aux sorties et aux entrées des deux inverseurs par l'intermédiaire d'un étage d'interconnexion commandable (N2, N7, N4, N5).
9. 9. Dispositif selon la revendication 8, dans lequel chaque cellule-mémoire élémentaire non volatile possède un transistor à grille flottante, tous les transistors à grille flottante ayant leur première électrode de conduction connectée à ladite borne d'alimentation (BAL) et leur électrode de commande connectée à une première ligne de commande (CGL), et l'étage d'interconnexion commandable comprend une deuxième ligne de commande (PRL), une troisième ligne de commande (RLL), deux premiers transistors d'interconnexion (N2, N7) respectivement connectés entre les deuxièmes électrode de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatiles des deux groupes et les deux sorties des deux inverseurs de lacellule-mémoire élémentaire du type SRAM (CELSR), et ayant leur électrode de commande connectée à la deuxième ligne de commande (PRL), et deux deuxièmes transistors d'interconnexion (N4, N5) respectivement connectés entre les deuxièmes électrodes de conduction des transistors à grille flottante des cellules mémoire élémentaires non volatiles des deux groupes et les deux entrées des deux inverseurs de la cellule-mémoire élémentaire du type SRAM, et ayant leur électrode de commande connectée à la troisième ligne de commande (RLL).
10. 10. Dispositif selon la revendication 9, dans lequel chaque groupe comprend une paire de cellules-mémoire élémentaires non volatiles (E1,E3 ; E2,E4) connectées en parallèle et l'étage d'interconnexion commandable comprend en outre deux premiers transistors (T2, T7) ayant leurs électrodes de conduction court- circuitées respectivement connectés en série avec les deux premiers transistors d'interconnexion (N2, N7) et ayant leur électrode de commande connectée à la ligne de commande (RLL), et deux deuxièmes transistors (T4, T5) ayant leurs électrodes de conduction court-circuitées respectivement connectés en série avec les deux deuxièmes transistors d'interconnexion (N4, N5) et ayant leur électrode de commande connectée à la deuxième ligne de commande (PRL).
11. 11. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire (PM) contenant plusieurs cellules- mémoire organisées en rangées et en colonnes, des lignes de bits et des lignes de bits complémentées communes aux cellules-mémoire de certaines au moins de paires de colonnes adjacentes de cellules, deux lignes de mots différentes (WLP' WLI,) associées à chaque rangée de cellules, les transistors d'accès (N1, N8) des cellules élémentaires du type SRAM des cellules-mémoire étant respectivement connectés aux lignes de bits et lignes de bits complémentées communes correspondantes, et les électrodes de commande des deux paires de transistors d'accès de deux cellules du type SRAM adjacentes sont respectivement connectées sur les deux lignes de mots différentes.
12. 12. Dispositif selon l'une des revendications précédentes, dans lequel ladite borne d'alimentation est destinée à être connectée à la masse.
13. 13. Dispositif selon l'une des revendications précédentes, dans lequel chaque cellule mémoire élémentaire non volatile est une cellule du type EEPROM.
14. 14. Dispositif selon l'une des revendications précédentes, dans lequel chaque cellule-mémoire comprend en outre un étage d'isolement comportant une quatrième ligne de commande (DSL) et un transistor d'isolement (T8, T9) connecté entre la première électrode de conduction de chaque transistor à grille flottante (El, E2) et ladite borne d'alimentation (BAL), les électrodes de commande de tous les transistors d'isolement étant connectées à ladite quatrième ligne de commande (DSL).
15. 15. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire contenant plusieurs cellules-mémoire organisées en blocs de cellules (BLCq), et des moyens de configuration (MCOF) commandables possédant un premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan mémoire soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des groupes de cellules mémoire élémentaires non volatiles, et un deuxième état lequel ils sont aptes à placer sélectivement, bloc par bloc, toutes les cellules-mémoire d'un bloc soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des groupes de cellules mémoire élémentaires non volatiles.
16. 16. Dispositif selon la revendication 15, comprenant en outre des moyens de réception (MRCP) configurés pour recevoir des blocs successifs de données et des moyens de gestion (MGST) configurés pour placer les moyens de configuration dans leur deuxième état, faire stocker un bloc courant de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc de cellules-mémoire,puis faire effectuer un cycle d'écriture non volatil des données ainsi écrites dans les cellules élémentaires SRAM, dans les cellules-mémoire élémentaires non volatiles des cellules-mémoire dudit bloc de cellules, et simultanément à ladite écriture non volatile, faire stocker le bloc suivant de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un autre bloc de cellules-mémoire.
17. 17. Dispositif selon la revendication 15 ou 16, dans lequel le plan mémoire (PM) contient plusieurs cellules-mémoire organisées en rangées et en colonnes, et chaque bloc (BLCq) de cellules-mémoire comporte plusieurs rangées de cellules-mémoire.
18. 18. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire (PM) contenant plusieurs cellules-mémoire et des moyens de contrôle (MCTRL) configurés pour, lors d'une alimentation du dispositif, ne pas alimenter le plan-mémoire (PM) et autoriser l'alimentation d'un ensemble (ENS) d'au moins une cellule-mémoire et le rechargement de la cellule-mémoire élémentaire du type SRAM de ladite au moins une cellule-mémoire avec le contenu des cellules-mémoire élémentaires non volatiles, uniquement lors de l'adressage de ladite cellule-mémoire élémentaire du type SRAM.
19. 19. Dispositif selon la revendication 18, dans lequel ledit ensemble comporte plusieurs cellules-mémoire et les moyens de contrôle (MCTRL) sont configurés pour, lors de ladite alimentation du dispositif, ne pas alimenter le plan-mémoire et autoriser l'alimentation dudit ensemble de cellules-mémoire (ENS) et le rechargement de toutes les cellules-mémoire élémentaires du type SRAM dudit ensemble de cellules-mémoire avec le contenu des cellules-mémoire élémentaires non volatiles correspondantes, uniquement lors de l'adressage d'au moins une cellule-mémoire élémentaire du type SRAM dudit ensemble (ENS).
20. 20. Dispositif selon la revendication 19, dans lequel le plan mémoire contient plusieurs cellules-mémoire organisées en rangées et en colonnes, et ledit ensemble de cellules-mémoire (ENS) comporte au moins une rangée de cellules-mémoire.
21. 21. Circuit intégré comprenant un dispositif de mémoire selon l'une des revendications 1 à 20.
22. 22. Procédé d'écriture dans les deux groupes de cellules-mémoire élémentaires non volatiles d'une cellule-mémoire d'un dispositif selon l'une des revendications 9 à 14, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM, procédé comprenant un cycle d'effacement des groupes de cellules mémoire élémentaires non volatiles suivi d'un cycle de programmation différentielle comportant une application sur la deuxième ligne de commande (PRL) d'une tension de commande rendant passants les premiers transistors d'interconnexion (N2, N7), une application sur la troisième ligne de commande (RLL) d'une tension de commande rendant bloqués les deuxièmes transistors d'interconnexion (N4, N5), une application sur la première ligne de commande (CGL) d'une tension de programmation de façon à rendre bloqués tous les transistors à grille flottante, puis un arrêt de ladite application de la ladite tension de programmation de façon à placer ladite au moins une cellule mémoire élémentaire non volatile de l'un des groupes dans un état écrit et ladite au moins une cellule mémoire élémentaire non volatile de l'autre groupe dans un état effacé.
23. 23. Procédé selon la revendication 22, dans lequel on applique une tension de programmation négative.
24. 24. Procédé selon la revendication 22 ou 23 applicable à un dispositif selon la revendication 14, dans lequel le cycle d'effacement comprend une application sur la deuxième ligne de commande (PRL) d'une tension de commande rendant passants les premiers transistors d'interconnexion (N2,N7), une application sur la troisième ligne de commande (RLL) d'une tension de commande rendant bloqués les deuxièmes transistors d'interconnexion (N4, N5),une application sur la quatrième ligne de commande (DSL) d'une tension de commande rendant bloqués les transistors d'isolement (T8, T9), et une application sur la première ligne de commande (CGL) d'une tension d'effacement rendant passants les transistors à grilles flottantes (El, E2).
25. 25. Procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une cellule-mémoire d'un dispositif selon l'une des revendications 9 à 13, d'une donnée programmée de façon différentielle selon le procédé de la revendication 22 dans les deux groupes de cellules-mémoire élémentaires non volatiles, procédé comprenant une application sur la deuxième ligne de commande (PRL) d'une tension de commande rendant bloqués les premiers transistors d'interconnexion (N2, N7), une application sur la troisième ligne de commande (RLL) d'une tension de commande rendant passants les deuxièmes transistors d'interconnexion (N4, N5), une application sur la première ligne de commande (CGL) d'une tension de commande rendant passant le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit et rendant bloqué le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état effacé.
26. 26. Procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une cellule-mémoire d'un dispositif selon la revendication 14, d'une donnée programmée de façon différentielle selon le procédé de la revendication 22 dans les deux groupes de cellules-mémoire élémentaires non volatiles, procédé comprenant une application sur la deuxième ligne de commande (PRL) d'une tension de commande rendant bloqués les premiers transistors d'interconnexion (N2, N7),une application sur la troisième ligne de commande (RLL) d'une tension de commande rendant passants les deuxièmes transistors d'interconnexion (N4, N5), une application sur la quatrième ligne de commande (DSL) d'une tension de commande rendant passants les transistors d'isolement (T8, T9), une application sur la première ligne de commande d'une tension de commande (CGL) rendant passant le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état écrit et rendant bloqué le transistor à grille flottante de ladite au moins une cellule-mémoire élémentaire non volatile à l'état effacé.