FR3007186A1 - Dispositif de memoire compact associant un plan memoire du type sram et un plan memoire du type non volatil, et procedes de fonctionnement - Google Patents

Abstract

Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et une unique cellule-mémoire élémentaire non volatile du type EEPROM (E1) connectée entre une borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM (CELSR).

Description

Dispositif de mémoire compact associant un plan mémoire du type SRAM et un plan mémoire du type non volatil, et procédés de fonctionnement L'invention concerne les dispositifs de mémoire, et plus particulièrement ceux associant, au sein d'une même cellule-mémoire, une cellule élémentaire du type mémoire vive statique (SRAM : Static Random Access Memory) et une cellule-mémoire élémentaire non volatile, en particulier une cellule-mémoire élémentaire du type mémoire morte électriquement effaçable et programmable (EEPROM : Electrically-Erasable and Programmable Read-Only Memory) bien qu'il soit possible d'utiliser une cellule-mémoire élémentaire non volatile du type Flash. Une cellule-mémoire élémentaire du type SRAM est une cellule-mémoire volatile, c'est-à-dire perdant ses données en cas de coupure d'alimentation, mais offrant une rapidité d'accès très rapide ainsi qu'un cyclage infini. Une cellule-mémoire élémentaire non volatile, par exemple une cellule-mémoire du type EEPROM, permet de conserver la donnée en cas de coupure d'alimentation mais ne peut pas être cyclée indéfiniment. Une cellule-mémoire associant une cellule élémentaire du type SRAM et une ou plusieurs cellules non volatiles permet de cumuler les performances des deux approches, à savoir la vitesse et l'endurance infinie de la mémoire SRAM et la non-volatilité de la mémoire non volatile. Dans des conditions normales de fonctionnement, l'écriture et la lecture d'une donnée dans une telle cellule-mémoire s'effectuent dans la cellule élémentaire du type SRAM. Par contre, notamment lors d'une coupure d'alimentation, il y a transfert du contenu de la cellule élémentaire SRAM dans la ou les cellules-mémoire élémentaires non volatiles qui lui sont associées.

Puis, lors d'une remontée d'alimentation notamment, il y a rechargement des données contenues dans la ou les cellules-mémoire non volatiles, dans la cellule-mémoire élémentaire SRAM correspondante.

Des architectures de telles cellules-mémoire associant mémoire SRAM et mémoire non volatile sont décrites dans les documents US 4,132,905, US 4,467,451, US 4,980,859, US 7,164,608 et US 8,018,768. Parmi ces documents, les quatre premiers décrivent des structures de cellules-mémoires associant une cellule-mémoire élémentaire du type SRAM et plusieurs cellules non volatiles, avec comme inconvénient notamment une complexité de structure et/ou la nécessité d'avoir une cellule SRAM supportant une haute tension et/ou des contraintes importantes au niveau de la phase de rechargement de cellule SRAM. Le brevet US 8,018,768 décrit une cellule-mémoire comportant une cellule-mémoire élémentaire de type SRAM et une unique cellule-mémoire élémentaire non volatile du type Flash. La structure de cellule décrite dans ce document est complexe de par notamment la présence d'un inverseur supplémentaire connecté entre la cellule élémentaire Flash et la cellule SRAM. Cet inverseur supplémentaire, commandé par la cellule-mémoire élémentaire non volatile, est utilisé lors du rechargement de la donnée dans la mémoire SRAM, pour tirer à la masse la sortie d'un inverseur de la cellule SRAM alors que l'entrée de cet inverseur supplémentaire est tirée à la tension d'alimentation par le biais de la cellule Flash. Selon un mode de réalisation, il est proposé un nouveau dispositif de mémoire associant une mémoire statique et une mémoire non volatile, ayant un encombrement réduit et offrant des performances améliorées. Selon un aspect, il est proposé un dispositif de mémoire comprenant au moins une cellule-mémoire comportant une cellule-mémoire élémentaire du type SRAM et un module élémentaire connecté entre une borne d'alimentation et la cellule-mémoire élémentaire du type SRAM, ledit module élémentaire comportant une unique cellule-mémoire élémentaire non volatile et un étage d'interconnexion commandable par au moins un signal de commande externe à ladite cellule-mémoire, ladite cellule-mémoire élémentaire non volatile et ledit étage d'interconnexion commandable étant mutuellement connectés. Indépendamment de la présence de cet étage d'interconnexion, et quel que soit le type de mémoire non volatile (EEPROM ou FLASH), le transistor à grille flottante est avantageusement commandable de façon à être bloqué lors d'une programmation dans la cellule-mémoire élémentaire non volatile, d'une donnée stockée dans la cellule-mémoire élémentaire SRAM. Le fait que le transistor à grille flottante soit bloqué au cours de la programmation permet dans certaines configurations, en particulier lorsque ladite borne d'alimentation est reliée à la masse, d'éviter de court-circuiter la cellule-mémoire élémentaire SRAM sans utiliser de transistor d'isolement. Ceci contribue à gagner en compacité structurelle. Et lorsque la cellule-mémoire élémentaire non volatile est du type EEPROM, un tel comportement se distingue de la programmation dans une cellule-mémoire EEPROM classique dans laquelle le transistor à grille flottante est passant au cours de la programmation. Selon un autre aspect, il est proposé un dispositif de mémoire, comprenant au moins une cellule-mémoire comportant une cellule- mémoire élémentaire du type SRAM et une unique cellule-mémoire élémentaire non volatile du type EEPROM connectée entre une borne d'alimentation et la cellule-mémoire élémentaire du type SRAM. Même lorsque la cellule-mémoire élémentaire non volatile est du type EEPROM, la cellule-mémoire comprend avantageusement un module élémentaire connecté entre la borne d'alimentation et la cellule-mémoire élémentaire du type SRAM, ce module élémentaire comportant ladite cellule-mémoire élémentaire non volatile du type EEPROM et un étage d'interconnexion commandable par au moins un signal de commande externe à ladite cellule-mémoire, ladite cellule- mémoire élémentaire non volatile du type EEPROM et l'étage d'interconnexion commandable étant mutuellement connectés. Ladite borne d'alimentation est avantageusement destinée à être connectée à la masse. Ceci permet notamment un rechargement plus efficace de la cellule SRAM par la cellule non volatile. En effet, dans ce cas le rechargement s'effectue en tirant un noeud de sortie d'un inverseur de cellule SRAM à la masse par l'intermédiaire du transistor à grille flottante passant, ce qui est plus efficace que de tirer un noeud à la tension d'alimentation via un transistor NMOS. Quel que soit le type de mémoire non volatile, l'étage d'interconnexion peut être connecté entre ladite cellule-mémoire élémentaire non volatile et la cellule-mémoire élémentaire du type SRAM ou bien entre ladite cellule-mémoire élémentaire non volatile et la borne d'alimentation. Dans tout le texte, on considère par convention qu'un cycle d'écriture dans la mémoire non volatile, par exemple une mémoire EEPROM ou une mémoire Flash, comprend un cycle d'effacement et un cycle de programmation.

Et, lorsque l'étage d'interconnexion est connecté entre la cellule-mémoire élémentaire non volatile et la cellule-mémoire élémentaire du type SRAM, le cycle d'écriture dans la mémoire non volatile, comprend un cycle d'effacement inconditionnel suivi d'un cycle de programmation sélective selon la valeur de la donnée contenue dans la cellule-mémoire élémentaire du type SRAM. Par contre, lorsque l'étage d'interconnexion est connecté entre la cellule-mémoire élémentaire non volatile et la borne d'alimentation, les cycles d'effacement et de programmation sont tous les deux sélectifs (ou conditionnels) et on note incidemment que dans cette configuration leur ordre est indifférent. En d'autres termes, le cycle d'effacement peut être suivi ou précédé du cycle de programmation. Selon un mode de réalisation, la cellule-mémoire élémentaire du type SRAM comporte deux inverseurs mutuellement connectés de façon croisée et la cellule-mémoire élémentaire non volatile comprend un transistor à grille flottante ayant une première électrode de conduction, par exemple la source, connectée à ladite borne d'alimentation, une électrode de commande connectée à une première ligne de commande, et une deuxième électrode de conduction, par exemple le drain, connectée à la sortie d'un premier inverseur. Deux variantes sont possibles en ce qui concerne la structure de l'étage d'interconnexion. Selon une première variante, l'étage d'interconnexion comprend un premier transistor d'interconnexion connecté en série avec le transistor à grille flottante et ayant une électrode de commande connectée à une deuxième ligne de commande, l'ensemble comprenant le premier transistor d'interconnexion et le transistor à grille flottante étant connecté entre ladite borne d'alimentation et ladite sortie du premier inverseur.

Ainsi, dans cette variante, le premier transistor d'interconnexion est avantageusement leseul transistor d'interconnexion (il peut être disposé entre la cellule-mémoire élémentaire non volatile et la cellule-mémoire élémentaire SRAM, ou bien entre la cellule-mémoire élémentaire non volatile et la borne d'alimentation) et le rechargement dans la cellule-mémoire élémentaire SRAM d'une donnée contenue dans la cellule-mémoire élémentaire non volatile s'effectue alors par le même transistor que celui utilisé pour le transfert dans la cellule-mémoire non volatile, d'une donnée contenue dans la cellule-mémoire élémentaire SRAM. Il en résulte alors cependant une inversion donnée lors de la lecture de la cellule SRAM à la suite du rechargement. Selon une autre variante, l'étage d'interconnexion peut comprendre, outre le premier transistor d'interconnexion, un deuxième transistor d'interconnexion ayant une électrode de commande connectée à une troisième ligne de commande, connecté en série entre le transistor à grille flottante et la sortie du deuxième inverseur de la cellule-mémoire élémentaire SRAM. Ainsi, selon cette autre variante, le rechargement de la cellule-mémoire élémentaire SRAM s'effectue par l'intermédiaire du deuxième transistor d'interconnexion alors que le transfert depuis la cellule-mémoire élémentaire SRAM vers la cellule-mémoire élémentaire non volatile s'effectue par l'intermédiaire du premier transistor d'interconnexion. Et, ces deux transistors d'interconnexion sont connectés sur les deux branches opposées des deux inverseurs de la cellule SRAM. Il n'y a donc pas d'inversion de données lors du rechargement de la cellule SRAM par la cellule non volatile. Ainsi, dans le cas où l'étage d'interconnexion comporte le premier transistor d'interconnexion qui est placé entre la cellule- mémoire élémentaire non volatile et la cellule-mémoire élémentaire du type SRAM, l'écriture dans la cellule-mémoire élémentaire non volatile d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM comprend selon un mode de mise en oeuvre un cycle d'effacement de la cellule-mémoire élémentaire non volatile suivi d'un cycle de programmation comportant un placement du premier transistor d'interconnexion dans un état passant et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante, de façon à bloquer le transistor à grille flottante au cours de la programmation, la borne d'alimentation étant avantageusement reliée à la masse. Lorsque l'étage d'interconnexion comporte les deux transistors d'interconnexion qui sont situés entre le transistor à grille flottante et la cellule-mémoire élémentaire du type SRAM, l'écriture dans la cellule-mémoire élémentaire non volatile d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM, comprend selon un mode de mise en oeuvre un cycle d'effacement de la cellule-mémoire élémentaire non volatile suivi d'un cycle de programmation comportant un placement du premier transistor d'interconnexion dans un état passant, un placement du deuxième transistor d'interconnexion dans un état bloqué et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante, de façon à bloquer le transistor à grille flottante au cours de la programmation, la borne d'alimentation étant avantageusement reliée à la masse.

Bien que cela ne soit pas indispensable, il est particulièrement avantageux que, lors de ladite programmation, la tension de programmation soit négative. En effet, ceci permet d'utiliser une cellule-mémoire élémentaire du type SRAM basse tension puisque dans ce cas, la tension la plus forte est la tension d'alimentation de la cellule élémentaire du type SRAM, typiquement de l'ordre de quelques volts. La non-utilisation d'une tension de programmation négative aurait nécessité l'utilisation d'une cellule-mémoire élémentaire non volatile, par exemple du type EEPROM, ayant une tension de seuil de quelques volts, en combinaison avec une cellule-mémoire élémentaire du type SRAM capable de supporter une haute tension, typiquement de l'ordre de la quinzaine de volts. Dans le cas où l'étage d'interconnexion comprend le premier transistor d'interconnexion disposé entre la cellule-mémoire élémentaire volatile et la borne d'alimentation avantageusement reliée à la masse, l'écriture dans la cellule-mémoire élémentaire non volatile d'une donnée stockée dans la cellule-mémoire élémentaire de type SRAM comprend selon un mode de mise en oeuvre un cycle d'effacement de la cellule-mémoire élémentaire non volatile suivi ou précédé d'un cycle de programmation comportant un placement du premier transistor d'interconnexion dans un état bloqué et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante. Ceci bloque incidemment également le transistor à grille flottante lors de la programmation. Il est également proposé selon un mode de mise en oeuvre un cycle d'effacement de la cellule-mémoire élémentaire non volatile comprenant, lorsque l'étage d'interconnexion comporte un seul transistor d'interconnexion, disposé entre la borne d'alimentation et le 30 transistor à grille flottante, un placement du transistor d'interconnexion dans un état bloqué et une application sur l'électrode de commande du transistor à grille flottante d'une tension d'effacement rendant bloqué le transistor à grille flottante ou le laissant dans l'état précédant l'effacement à l'issue de l'effacement, en fonction de la valeur binaire de ladite donnée. En d'autres termes l'effacement est, dans cette configuration, conditionnel.

Il est encore proposé un procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une donnée écrite dans la cellule-mémoire élémentaire non volatile. Lorsque la borne d'alimentation est reliée à la masse et que l'étage d'interconnexion comporte un seul transistor d'interconnexion, disposé entre la borne d'alimentation et le transistor à grille flottante ou entre le transistor à grille flottante et la cellule élémentaire SRAM, le rechargement comprend une initialisation de la cellule SRAM par écriture dans la cellule SRAM d'une donnée à l'état logique de façon que le noeud commun au premier transistor d'interconnexion et à la sortie de l'inverseur correspondant de la cellule-mémoire élémentaire du type SRAM soit à l'état haut, un placement du premier transistor d'interconnexion dans un état passant et une application d'une tension de lecture sur l'électrode de commande du transistor à grille flottante. Lorsque la borne d'alimentation est reliée à la masse et que l'étage d'interconnexion comprend deux transistors d'interconnexion disposés entre la cellule-mémoire élémentaire non volatile et la cellule-mémoire élémentaire SRAM, le procédé de rechargement peut également comprendre une initialisation de la cellule SRAM par écriture dans la cellule SRAM d'une donnée logique de façon que le noeud commun au deuxième transistor d'interconnexion et à la sortie de l'inverseur correspondant soit à l'état haut, un placement du premier transistor d'interconnexion dans un état bloqué et du deuxième transistor d'interconnexion dans un état passant, et une application d'un tension de lecture sur l'électrode de commande du transistor à grille flottante. Selon un mode de réalisation, dans lequel le dispositif comprend un plan-mémoire contenant plusieurs cellules-mémoire organisées en rangées et en colonnes ainsi que des lignes de bits et des lignes de bits complémentées communes aux cellules-mémoire de certaines au moins de paires de colonnes adjacentes de cellules, deux lignes de mots différentes sont associées à chaque rangée de cellules et les deux transistors d'accès de la cellule élémentaire du type SRAM d'une cellule-mémoire sont respectivement connectés aux lignes de bits et aux lignes de bits complémentées communes correspondantes et les électrodes de commande des deux paires de transistors d'accès de deux cellules du type SRAM adjacentes sont respectivement connectées sur les deux lignes de mots différentes. Un tel mode de réalisation permet un gain de place au niveau du schéma de placement (« layout ») et revient à entrelacer deux lignes de mots logiques sur une seule rangée physique. Selon un autre mode de réalisation dans lequel le dispositif comprend un plan-mémoire contenant plusieurs cellules-mémoire organisées en blocs de cellules, il est prévu également des moyens de configuration commandables possédant un premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan-mémoire soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture des cellules-mémoire élémentaires non volatiles, et un deuxième état dans lequel ils sont aptes sélectivement, bloc par bloc, toutes les cellules-mémoire soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des cellules-mémoire élémentaires non volatiles. Un tel mode de réalisation permet d'implémenter aisément le dispositif de mémoire dans une puce capable de fonctionner en mode filaire ou en mode sans contact, par exemple dans une technologie du type NFC (Near Field Communication). En effet, dans un mode filaire, c'est-à-dire lorsque le dispositif de mémoire, reçoit des données par l'intermédiaire d'un bus ayant typiquement un débit élevé, par exemple un bus I2C avec un débit de 1 Mb/seconde ou un bus du type SPI avec un débit supérieur à 1 Mb/seconde, il est particulièrement avantageux que le débit en écriture non volatile soit le plus élevé possible, voire supérieur au débit du bus. Par ailleurs, lors d'une coupure d'alimentation, il est avantageux à placer d'un bloc de pouvoir écrire un maximum de données en une seule passe dans les cellules-mémoire élémentaires non volatiles, par exemple tout le plan-mémoire SRAM. L'énergie disponible importante en mode filaire offre cette possibilité.

Par contre, en mode sans contact, l'énergie disponible est faible, d'où la nécessité de réduire la consommation en écriture non volatile du dispositif de mémoire. Et dans un tel mode sans contact, le bus a un débit faible, par exemple un débit de 106 kb/seconde lorsque la communication s'effectue conformément au protocole ISO 14 443 type B. Il est donc particulièrement avantageux de pouvoir écrire par blocs successifs. En effet, le débit maximum en écriture non volatile du dispositif de mémoire est alors divisé par le nombre de blocs et la consommation lors de l'écriture non volatile est fortement réduite puisqu'au premier ordre elle est pratiquement divisée par le nombre de blocs. Ainsi, selon un autre mode de réalisation, le dispositif comprend en outre des moyens de réception configurés pour recevoir des blocs successifs de données et des moyens de gestion configurés pour placer les moyens de configuration dans leur deuxième état, faire stocker un bloc courant de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc de cellules-mémoire, puis faire effectuer un cycle d'écriture non volatile des données ainsi écrites dans les cellules SRAM, dans les cellules-mémoire élémentaires non volatiles des cellules-mémoire dudit bloc de cellules et, simultanément à ladite écriture non volatile, faire stocker le bloc support de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un autre bloc de cellules-mémoire. En d'autres termes, il devient possible de charger des données SRAM dans une portion du plan-mémoire tandis qu'un autre secteur du plan-mémoire est en cours d'écriture non volatile. Et, lorsque le plan-mémoire contient plusieurs cellules-mémoire organisées en rangées et en colonnes, chaque bloc de cellules-mémoire comporte par exemple plusieurs rangées de cellules-mémoire.

Généralement, lors d'une coupure d'alimentation, on transfère en un seul cycle d'écriture tout le contenu de la mémoire SRAM dans la mémoire non-volatile. Et, à la mise sous tension, on recharge le contenu des cellules-mémoire élémentaires non volatiles dans les cellules-mémoire élémentaires SRAM. Et, à cet égard, tout le plan-mémoire est généralement alimenté à la mise sous tension, ce qui nécessite de placer toutes les cellules dans un état réinitialisé connu et de recharger au même moment ou ultérieurement les données non volatiles dans les cellules élémentaires SRAM associées. Or, ces deux étapes sont toutes les deux consommatrices de courant, ce qui pose un problème en cas d'une puce incorporant un tel dispositif de mémoire et devant fonctionner sous basse consommation comme par exemple les puces radiofréquence ou NFC autoalimentées.

En effet, dans ce dernier cas, le budget énergétique étant limité, l'appel de courant nécessaire à l'exécution de ces deux étapes risque alors de provoquer une chute de la tension d'alimentation et un arrêt de la puce puis un redémarrage de la puce suivi à nouveau d'un arrêt et ainsi de suite.

Aussi, selon un mode de réalisation, est-il prévu des moyens de contrôle configurés pour, lors d'une mise sous tension du dispositif, par exemple suite à une chute d'alimentation, ne pas alimenter le plan-mémoire et autoriser l'alimentation d'un ensemble d'au moins une cellule-mémoire et le rechargement de la cellule-mémoire élémentaire du type SRAM de ladite au moins une cellule-mémoire avec le contenu de la cellule-mémoire élémentaire non volatile associée, uniquement lors de l'adressage de ladite cellule-mémoire élémentaire du type SRAM. Ainsi, selon ce mode de réalisation, le plan-mémoire n'est pas alimenté à la mise sous tension et sera alimenté progressivement par sous-portions en fonction du besoin. Bien qu'il soit possible d'alimenter le plan-mémoire cellule par cellule, il est en général plus aisé de prévoir un ensemble comportant plusieurs cellules-mémoire et d'autoriser l'alimentation dudit ensemble et le rechargement de toutes les cellules-mémoire élémentaires du type SRAM de cet ensemble avec le contenu des cellules-mémoire élémentaires non volatiles correspondantes uniquement lors de l'adressage d'au moins une cellule élémentaire du type SRAM dudit ensemble.

En général, le plan-mémoire contient plusieurs cellules- mémoire organisées en rangées et en colonnes, et ledit ensemble de cellules-mémoire peut comporter au moins une rangée de cellules-mémoire, et en général plusieurs rangées, par exemple deux. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 18 illustrent schématiquement différents modes de mise en oeuvre et de réalisation d'un dispositif selon l'invention. Sur la figure 1, la référence CEL désigne une cellule-mémoire comportant une cellule-mémoire élémentaire du type SRAM CELSR et une unique cellule élémentaire non volatile du type EEPROM comportant ici un transistor à grille flottante El.

La cellule non volatile EEPROM de la cellule CEL est une cellule classique c'est-à-dire dans laquelle on a retiré le transistor de sélection et présentant une zone d'injection tunnel entre grille flottante et drain. La source du transistor El est reliée à une borne d'alimentation BAL qui est ici reliée à la masse. L'électrode de commande du transistor à grille flottante El est quant à elle connectée sur une première ligne de commande CGL. La cellule élémentaire CELSR est de structure classique et comprend un premier inverseur comportant le transistor PMOS Pl et le transistor NMOS N3, et un deuxième inverseur comportant le transistor PMOS P2 et le transistor NMOS N4. Ces deux inverseurs sont connectés entre une autre borne d'alimentation destinée à être connectée à la tension d'alimentation Vdd et la masse.

Ces deux inverseurs sont mutuellement connectés de façon croisée, c'est-à-dire que l'entrée du premier inverseur formée par les grilles des transistors Pl et N3 est connectée la sortie du deuxième inverseur formée par les drains des transistors N4 et P2, tandis que l'entrée du deuxième inverseur, formée par les grilles des transistors P2 et N4, est connectée à la sortie du premier inverseur formée par les drains des transistors Pl et N3. La cellule CELSR comporte également deux transistors d'accès NMOS, référencés N1 et N5, respectivement connectés entre les sorties des deux inverseurs et deux lignes de bits BL et BL, BL désignant la ligne de bits complémentée de la ligne BL. Les grilles des transistors d'accès N1 et N5 sont connectées sur une ligne de mots WL. Le drain du transistor à grille flottante El est connecté ici à la sortie (noeud ND) du premier inverseur Pl, N3 de la cellule-mémoire élémentaire CELSR par l'intermédiaire d'un étage d'interconnexion comportant ici un premier transistor d'interconnexion N2. Cet unique transistor d'interconnexion N2 est ici un transistor NMOS. L'électrode de commande (grille) de ce premier transistor d'interconnexion N2 est connectée sur une deuxième ligne de commande PRL. De ce fait l'étage d'interconnexion est commandé par un signal externe à la cellule-mémoire CEL, à savoir par la tension de commande présente sur la deuxième ligne de commande PRL. On notera ici que la cellule-mémoire CEL comporte huit transistors, ce qui la rend particulièrement compacte. On se réfère maintenant plus particulièrement à la figure 2 qui est un chronogramme temporel illustrant différents modes de fonctionnement de la cellule-mémoire CEL de la figure 1. L'écriture dans la cellule mémoire élémentaire CELSR, référencée 20 sur la figure 2, est une écriture classique. Plus précisément, pour écrire un « 1 », la ligne de bits BL est portée à la tension d'alimentation Vdd (ici deux volts) tandis que la ligne de bits complémentée BL est à la masse et que la ligne de mots WL est portée à la tension d'alimentation Vdd.

La ligne de commande PRL est à la masse, rendant bloqué l'étage d'interconnexion. De même, la première ligne de commande CGL est également à la masse. Le drain du transistor N4 et les grilles des transistors Pl et N3 sont tirés à la masse par l'intermédiaire du transistor N5 qui est passant. Il y a alors basculement de la mémoire verrou formée par les deux inverseurs croisés par passage du drain du transistor N3 à Vdd et passage du drain du transistor N4 à la masse. Lorsque la cellule est sélectionnée pour écrire un « 0 » dans la cellule élémentaire CELSR, la ligne de bits BL est à la masse, la ligne de bits complémentée BL est à la tension d'alimentation Vdd et la ligne de mots également à la tension d'alimentation Vdd. Le drain du transistor N3 et la grille des transistors P2 et N4 sont tirés vers la masse par le transistor N1 qui est passant. Il y a basculement de la mémoire verrou (« latch ») par l'intermédiaire du drain du transistor N3 qui passe à la masse et du drain du transistor N4 qui passe à Vdd. La donnée est maintenue lorsque la cellule est désélectionnée. La lecture d'une donnée dans la cellule CELSR est également une lecture classique et est illustrée par la référence 24 sur la figure 2. L'accès en lecture à la cellule s'effectue par la ligne de bits BL et la ligne de bits complémentée BL, la ligne de mots « WL » étant portée à la tension d'alimentation Vdd. L'une des deux lignes de bits est tirée vers la masse, l'autre étant à la tension Vdd moins la tension de seuil d'un transistor NMOS. Les états différents des lignes de bits sont envoyés dans une circuiterie classique de lecture de façon à déterminer la valeur logique de la donnée lue. On va maintenant décrire un transfert ou stockage non volatil 21 du contenu de la cellule CELSR vers la cellule-mémoire élémentaire non volatile El. Un transfert ou écriture non volatil se compose d'un cycle d'effacement et d'un cycle de programmation. Pour le cycle d'effacement, la ligne PRL est maintenue à la masse, rendant bloqué le transistor d'interconnexion N2. On envoie ensuite une tension d'effacement sur la première ligne de commande CGL. Dans l'exemple décrit ici, cette tension d'effacement comporte une rampe puis un plateau ayant une amplitude typique de 13 volts. La montée de la rampe peut être effectuée typiquement en 0,5 milliseconde environ tandis que la durée typique du plateau est de 1 milliseconde. Par couplage avec la première ligne de commande CGL, la grille flottante du transistor El monte vers 9 volts environ, rendant la cellule non volatile passante et forçant la zone de drain à 0 volt.

Le courant tunnel décharge la grille flottante de El vers la zone de drain. Une fois la tension sur la première ligne de commande CGL repassée au repos (0 volt), on a une charge négative d'environ -1,5 volt sur la grille flottante de El. La cellule El est alors effacée.

On suppose maintenant que la cellule CELSR est par exemple positionnée pour stocker un « 1 » c'est-à-dire que la source du transistor N2 (noeud ND) est à la tension d'alimentation Vdd tandis que la sortie de l'autre inverseur N4, P2 est à la masse. La ligne de mots WL est également à la masse.

Le cycle de programmation s'effectue alors comme suit. La deuxième ligne de commande PRL passe à la tension d'alimentation Vdd qui est passée ici à 4 volts. De ce fait, le transistor d'interconnexion N2 est passant. On envoie ensuite une tension de programmation sur la première ligne de commande CGL. Cette tension de programmation est une tension négative formée d'une rampe puis d'un plateau d'amplitude typique -7 volts. Là encore, la durée de la rampe est typiquement de 0,5 milliseconde tandis que la durée du plateau est typiquement de 1 milliseconde.

Le transistor à grille flottante El est bloqué. Le transistor N2 passant transfère une tension égale à Vdd moins la tension de seuil du transistor NMOS au drain du transistor El.

La grille flottante du transistor El, auparavant déchargée à -1,5 volt, va par couplage capacitif descendre vers -6 volts. La différence de potentiel à travers la zone d'injection du transistor El est typiquement de 9,5 volts. Par conséquent, la grille flottante du transistor El va se charger positivement par effet tunnel. Une fois la tension de la première ligne de commande CGL repassée au repos, c'est-à-dire à l'issue de la programmation, la charge positive de 1,5 volt sur la grille flottante de El rend cette cellule passante et à l'état écrit.

On notera ici que le fait de bloquer le transistor à grille flottante El pendant la programmation évite de court-circuiter le noeud ND à la masse (borne d'alimentation BAL). On suppose maintenant que la cellule CELSR est positionnée pour stocker un « 0 », c'est-à-dire que la source du transistor N2 est à la masse tandis que la sortie de l'inverseur P2, N4 est à la tension d'alimentation Vdd. La ligne de mots WL est également à la masse. Le cycle de programmation s'effectue alors comme suit. La deuxième ligne de commande PRL passe là encore à la tension d' alimentation Vdd, rendant passant le transistor d'interconnexion N2. On envoie ensuite la tension de programmation sur la première ligne de commande CGL. Cette tension de programmation est analogue à celle qui a été envoyée lorsque la cellule CELSR contenait un « 1 ». Le transistor à grille flottante El est donc bloqué.

Le transistor N2 passant transfère une tension nulle au drain du transistor El. La grille flottante du transistor El, auparavant déchargée à -1,5 volt, va, par couplage capacitif descendre vers -6,5 volts. La différence de potentiel à travers la zone d'injection du transistor El est cette fois-ci de l'ordre de 6,5 volts, ce qui est insuffisant pour charger cette grille par effet tunnel. La grille flottante du transistor El reste donc déchargée. Une fois la tension de la première ligne de commande CGL repassée au repos, c'est-à-dire à l'issue de la programmation, la charge de -1,5 volt sur la grille flottante de El rend cette cellule bloquée et à l'état effacé. On remarque donc ici que l'effacement de la cellule non volatile est un effacement inconditionnel tandis que la programmation est sélective selon la valeur de la donnée contenue dans la cellule SRAM CELSR c'est-à-dire selon la tension de drain de la cellule non volatile. On suppose ensuite que se produit une perte d'alimentation 22 puis une remise en tension. On va donc maintenant décrire le rechargement 23 de la donnée non volatile (c'est-à-dire la donnée contenue dans la cellule non volatile El) dans la cellule SRAM CELSR. Préalablement à ce rechargement, on effectue une initialisation 220 (ou une réinitialisation) de la cellule-mémoire élémentaire SRAM CELSR de façon à l'initialiser dans un état connu et éviter qu'elle soit dans un état métastable. Dans l'exemple décrit ici, cette initialisation 220 s'effectue par écriture d'un « 1 » dans la cellule SRAM en utilisant la procédure d'écriture classique.

Pour le rechargement, la première ligne de commande CGL passe à une tension de référence de lecture, typiquement 1 volt, tandis que la deuxième ligne de commande PRL est à une tension de 2 volts par exemple de façon à rendre passant le transistor d'interconnexion N2.

La tension de la ligne de mots WL est nulle. Si la cellule SRAM CELSR stockait initialement (avant coupure d'alimentation) un « 1 » logique, et que par conséquent la donnée stockée dans la cellule non volatile El (qui doit être rechargée) est également un « 1 » logique, alors la cellule non volatile El, passante, tire vers la masse, à travers le transistor N2 passant, le noeud commun ND. Par conséquent, la cellule CELSR bascule dans l'état logique « 0 ».

Si la cellule CELSR stockait initialement un « 0 » logique, alors la cellule non volatile E2 est bloquée et la cellule CELSR reste dans l'état initialisé, c'est-à-dire l'état « 1 » logique. On remarque donc que la donnée rechargée de la cellule SRAM est inversée par rapport à la donnée initiale après un transfert non volatil vers la cellule non volatile suivi d'un rechargement depuis cette cellule non volatile. Il convient de noter que dans le mode de réalisation de la figure 1, le transistor d'interconnexion N2 aurait pu être connecté non pas à la sortie de l'inverseur Pl, N3 mais à la sortie de l'inverseur P2, N4. Ceci n'aurait rien changé en ce qui concerne le cycle d'écriture (effacement puis programmation) de la cellule non volatile. Par contre, lors du rechargement depuis la cellule non volatile vers la cellule SRAM, il aurait fallu alors initialiser la cellule SRAM par écriture d'un « 0 » logique de façon à avoir le niveau logique haut au noeud commun des transistors N2, P2 et P4. Le mode de réalisation de la figure 3 diffère du mode de réalisation de la figure 1 par le fait que le premier transistor d'interconnexion N2 est cette fois-ci connecté entre le transistor à grille flottante El et la borne d'alimentation BAL reliée à la masse GND. En ce qui concerne le fonctionnement d'une cellule CEL selon la figure 3, l'écriture et la lecture dans la cellule-mémoire SRAM CELSR sont identiques aux étapes 20 et 24 décrites ci-avant en référence à la figure 2. Par contre, comme on va le voir maintenant, le cycle d'effacement, lors du transfert non volatil de la donnée contenue dans la cellule CLSR vers la cellule non volatile El, est un cycle d'effacement conditionnel.

Plus précisément, on suppose tout d'abord que la cellule- mémoire élémentaire du type SRAM CELSR contient un « 1 » logique c'est-à-dire que le noeud ND est à l'état haut. La ligne PRL est maintenue à la masse, rendant bloqué le transistor d'interconnexion N2.

On envoie ensuite la tension d'effacement sur la première ligne de commande CGL. Là encore, dans cet exemple, cette tension d'effacement comporte une rampe puis un plateau ayant une amplitude typique de 13 volts. La montée de la rampe peut là encore être effectuée typiquement en 0,5 ms environ tandis que la durée typique du plateau est de 1 ms. Par couplage avec la première ligne de commande CGL et avec le drain du transistor El (qui est connecté au noeud ND à l'état haut), la grille flottante du transistor El monte vers environ 10 volts. La différence de potentiel à travers la zone d'injection de El, typiquement de l'ordre de 7 volts, est alors insuffisante et la grille flottante de El reste à son état précédent. Par contre, lorsque la cellule-mémoire élémentaire de type SRAM CELSR contient un « 0 » logique, le drain du transistor El est à 0 volt. La ligne PRL est toujours maintenue la masse, rendant bloqué le transistor d'interconnexion N2. La ligne WL est également maintenue à la masse. On envoie ensuite la même rampe d'effacement sur la première ligne de commande CGL (rampe puis plateau d'amplitude typiquement 13 volts). Par couplage avec la ligne CGL, la grille flottante du transistor El monte à environ 9 volts. Cependant, la différence de potentiel à travers la zone d'injection de El est cette fois-ci également de l'ordre de 9 volts, ce qui permet à la grille flottante du transistor El de se décharger. Une fois la tension sur la première ligne de commande CGL repassée au repos (0 volt), on a une charge négative d'environ -1,5 volt sur la grille flottante de El.

La cellule El est alors effacée Le cycle de programmation de la cellule CEL de la figure 3 est également un cycle de programmation conditionnelle. La seule différence par rapport au cycle de programmation conditionnelle de la cellule de la figure 1 réside dans le fait que dans le cas de la figure 3, la deuxième ligne de commande PRL est maintenue à la masse, rendant le transistor d'interconnexion N2 bloqué. Dans le cas où la cellule-mémoire élémentaire CELSR contient un « 1 », l'explication qui a été décrite en référence à la figure 2 pour la cellule de la figure 1 est identique pour la cellule de la figure 3. En d'autres termes, une fois la tension de la première ligne de commande CGL repassée au repos (0 volt), la charge positive de 1,5 volt sur la grille flottante de El rend cette cellule passante et à l'état écrit. Dans le cas où la cellule CELSR contient un « 0 », la programmation conditionnelle de la cellule El de la figure 3 est analogue à la programmation conditionnelle de la cellule El de la figure 1 à la différence qu'une fois la tension de la première ligne de commande CGL repassée au repos (0 volt) la grille flottante de El conserve la charge acquise après le cycle d'effacement conditionnel préalable. Ainsi, alors que dans le mode de réalisation de la figure 1, l'effacement est inconditionnel et la programmation conditionnelle, l'effacement et la programmation sont tous les deux conditionnels dans le mode de réalisation de la figure 3. De ce fait, le stockage non volatil d'une donnée contenue dans la cellule-mémoire élémentaire CELSR et qui est identique à la donnée déjà contenue dans la cellule-mémoire élémentaire non volatile El, s'effectuera sans effacement inconditionnel et sans écriture conditionnelle. De ce fait, le mode de réalisation de la figure 3 préserve l'endurance de bits inchangés (pas d'usure de la cellule-mémoire élémentaire non volatile El). En ce qui concerne le rechargement dans la cellule-mémoire élémentaire du type SRAM CELSR d'une donnée contenue dans la cellule-mémoire élémentaire non volatile El, il est identique à ce qui a été décrit en référence à la figure 1 avec les mêmes contraintes d'initialisation de la cellule SRAM que celles mentionnées en référence à la figure 1.

Et, là encore, comme indiqué ci-avant, le drain du transistor à grille flottante El pourrait être connecté à la sortie de l'inverseur P2, N4 moyennant bien entendu comme indiqué ci-avant, une initialisation de la cellule SRAM, préalablement à son rechargement, avec une donnée conduisant à un état haut du drain du transistor El. Il convient également de noter dans le mode de réalisation de la figure 3, que lorsque la cellule-mémoire élémentaire SRAM est en écriture ou en lecture, le drain du transistor à grille flottante El peut être à la tension d'alimentation Vdd ou à la masse. Et dans le cas ou le drain est pendant une longue durée à Vdd, il peut y avoir un risque de programmation parasite de la cellule-mémoire El (« disturb » en langue anglaise). Aussi est il préférable dans certaines applications de porter la tension de la première ligne de commande CGL à Vdd/2 lorsque la SRAM est alimentée, notamment mais non exclusivement au cours des phases de lecture et d'écriture de la mémoire élémentaire SRAM, afin d'éviter cette programmation parasite de El. Bien entendu pendant les cycles d'effacement et de programmation de la cellule-mémoire élémentaire non volatile, la première ligne de commande CGL reçoit les tensions d'effacement et de programmation correspondantes appropriées par exemple celles qui ont été décrites ci- avant. Le mode de réalisation de la figure 4 diffère de celui de la figure 1 en ce que l'étage d'interconnexion de la cellule-mémoire CEL comprend un deuxième transistor d'interconnexion N6.

Ce deuxième transistor d'interconnexion N6 a son électrode de commande (grille) connectée sur une troisième ligne de commande RLL. Ce deuxième transistor d'interconnexion N6 est connecté en série avec le transistor à grille flottante El entre la borne d'alimentation BAL et la sortie du deuxième inverseur P2, N4 de la cellule-mémoire élémentaire CELSR. Plus précisément, le transistor d'interconnexion N6 est connecté entre le drain du transistor El et la sortie de l'inverseur P2, N4.

La figure 5 est un chronogramme temporel illustrant différents modes de fonctionnement de la cellule-mémoire CEL de la figure 4. On notera que les phases d'écriture (200) dans la cellule élémentaire SRAM, de transfert non volatil (210), et de lecture (240) de la cellule- mémoire élémentaire SRAM sont identiques aux phases homologues 20, 21 et 24 qui ont été décrites en référence à la figure 2 en ce qui concerne la cellule CEL de la figure 1. Seules la phase 2200 d'initialisation et la phase 230 de rechargement de la cellule CELSR diffèrent pour la cellule CEL de la figure 4. Tout d'abord, préalablement au rechargement, la cellule CELSR est initialisée (étape 2200 figure 5) par écriture d'une donnée de façon que le noeud ND2, commun au deuxième transistor d'interconnexion N2 et à la sortie de l'inverseur correspondant P2, N4, soit à l'état haut, ce qui correspond à l'initialisation de la cellule SRAM avec une donnée logique « 0 » (au lieu de la donnée logique « 1 » dans le cas de la cellule de la figure 1). Comme illustré sur la figure 5, la deuxième ligne de commande PRL est à l'état bas, rendant le transistor N2 bloqué. La première ligne de commande CGL passe à une tension de référence de lecture (typiquement 1 volt), et la troisième ligne de commande RLL reçoit une tension de commande par exemple égale à 2 volts, rendant passant le deuxième transistor d'interconnexion N6. La ligne de mots WL est maintenue à la masse.

Si la cellule-mémoire élémentaire CELSR stockait initialement un « 1 » qui est maintenant stocké dans la cellule non volatile El, le transistor El est passant et tire le noeud ND2 vers la masse à travers le transistor N6. Et la cellule-mémoire élémentaire CELSR rebascule donc dans l'état logique « 1 ».

Si par contre la cellule CELSR stockait initialement un « 0 », maintenant contenu dans la cellule non volatile El, cette dernière est bloquée et les deux inverseurs de la cellule-mémoire élémentaire CELSR restent dans leur état initialisé et par conséquent la cellule- mémoire CELSR reste dans l'état logique initialisé « 0 ». En conséquence, la donnée n'est pas inversée au rechargement. Dans le mode de réalisation de la figure 6, le dispositif de mémoire DIS comprend un plan-mémoire comprenant plusieurs cellules-mémoire CEL,,j organisées en rangées et en colonnes. Il est prévu des lignes de bits communes aux cellules-mémoire de deux colonnes adjacentes de cellules. Ainsi, la ligne de bits BLi_i,j est commune aux cellules CEL,J-1 et CEL,,j appartenant à la même rangée i et aux deux colonnes adjacentes j-1 et j. De même, la ligne de bits complémentée BL j,j+1 est commune aux cellules CEL, et CEL,,j+1. Il est également prévu deux lignes de mots différentes WLP et WLI associées à chaque rangée i de cellules. Les deux transistors d'accès N1 et N5 de la cellule élémentaire du type SRAM CELSR,J sont respectivement connectés aux deux lignes de bits communes correspondantes BLi_u et Les électrodes de commande des deux paires de transistors d'accès N1, N5 des deux cellules élémentaires SRAM CELSR,,j et CELSR,,j+i adjacentes sont respectivement connectées sur deux lignes de mots différentes, à savoir alternativement sur les lignes WLP et WLI. Un tel mode de réalisation permet un gain de place au niveau du schéma de placement (« layout ») puisque notamment le contact de source du transistor N1 et le contact de source du transistor N5 sont partagés avec la cellule adjacente. Les cellules sont miroitées en X. Ce mode de réalisation nécessite, comme indiqué ci-avant, deux lignes de mots WLP, WLI pour permettre d'aiguiller la tension de lignes de bits vers une seule des deux cellules adjacentes.

Ceci revient donc à entrelacer deux lignes de mots logiques sur une seule rangée physique. Le partage des lignes de bits entre deux cellules adjacentes ainsi que l'utilisation de deux lignes de mots WLP et WLI s'applique quel que soit le mode de réalisation de la cellule-mémoire CEL.

Ainsi, alors que sur la figure 6, la cellule CEL, était conforme au mode de réalisation de la figure 1, elle est : sur la figure 7, conforme au mode de réalisation de la figure 3, et sur la figure 8, conforme au mode de réalisation de la figure 4. Une autre façon de partager les lignes de bits et les lignes de bites complémentées est illustrée schématiquement sur la figure 9. Sur cette figure, les cellules (CEL,,,_,, CEL,,, ; CEL,,,+1, CEL,,,+2) de deux colonnes adjacentes partagent à la fois la même ligne de bits et la même ligne de bits complémentée (les transistors Ni de ces cellules sont reliés sur la même ligne de bits et les transistors N5 sont reliés sur la même ligne de bits complémentée). Par contre les cellules CEL,,, , CEL,,,+, de deux colonnes adjacentes appartenant respectivement à deux paires différentes de colonnes adjacentes ne partagent ni ligne de bits ni ligne de bits complémentée. Bien entendu, là encore, les électrodes de commande des deux paires de transistors d'accès N1, N5 des deux cellules élémentaires SRAM CELSR,,, et CELSR,,,+, adjacentes sont respectivement connectées sur deux lignes de mots différentes, à savoir alternativement sur les lignes WLP et WLI. Et sur la figure 9 chaque cellule peut être conforme à l'un des modes de réalisation illustrés sur les figures 1, 3 ou 4. La figure 11 illustre un exemple de plan-mémoire PM comportant P rangées (P=4) et N colonnes (N=8) de cellules CEL,,, représentées schématiquement par un rectangle. Comme illustré sur la figure 10 notamment, chaque cellule-mémoire CEL,,,, qui est dans cet exemple une cellule du type de celle illustrée sur la figure 8, comporte des métallisations (ou lignes de commande) CGL' RLL' PRL' WLP' WLI,. Des métallisations véhiculant la tension d'alimentation Vdd et la masse GND, sont également présentes sur ces cellules CEL,,, mais ne sont pas représentées ici à des fins de simplification des dessins.

Bien entendu si les cellules-mémoire étaient des cellules du type de celle illustrée sur les figures 6 ou 7, les métallisations RLL, auraient été omises. On voit sur la figure 11 que les cellules adjacentes sont miroitées en X et en Y. Le plan-mémoire est un plan-mémoire de P fois N bits (ici 32 bits). Il y a donc N/2+1 lignes de bits BL et N/2 lignes de bits complémentées Z. De même, pour P rangées, on a P lignes WLP, et P lignes WLI,.

La figure 12 illustre plus précisément un exemple d'architecture du dispositif DIS ayant un plan-mémoire de N colonnes et P rangées de cellules-mémoire, ici du type de celle illustrée sur la figure 8. Les lignes RLL, sont toutes reliées ensemble pour former une ligne unique RLL connectée à un module BLG1 comportant une logique de commande. De même, les lignes PRL, sont toutes reliées pour former une ligne unique PRL connectée également au module BLG1. Ce module BLG1 peut être formé par des circuits logiques. De même, les lignes CGL, sont toutes reliées ensemble pour former une ligne unique CGL connectée à un deuxième module BLG2.

Les métallisations Vdd sont également reliées ensemble pour former une unique métallisation Vdd connectée au module BLG2. De même, toutes les métallisations reliées à la masse sont reliées ensemble. Le module BLG2 comporte notamment une pompe de charge positive/négative, un générateur de rampe de programmation, un séquenceur de programmation, ainsi qu'une pompe pour générer la tension Vdd nécessaire pour le transfert non volatil lorsque la tension Vdd globale du circuit est trop faible. Les P lignes de mots WLP, et les P lignes de mots WLI, sont connectées à un décodeur de rangées DCDY et les lignes de bits et les lignes de bits complémentaires sont reliées à un décodeur colonnes ainsi qu'à des mémoires-verrou et des amplificateurs de lecture, tous ces éléments étant globalement référencés par la référence DCDX. Le mode de réalisation illustré sur la figure 13 permet d'utiliser le dispositif DIS soit dans un mode de fonctionnement classique, par exemple filaire, dans lequel l'écriture (ou transfert) non volatile s'effectue en une seule passe, soit dans un deuxième mode de fonctionnement, compatible par exemple avec l'utilisation du dispositif DIS dans une puce du type sans contact, dans lequel l'écriture non volatile s'effectue par bloc. En pratique, comme illustré sur la figure 13, un bloc de cellules-mémoire BLCq comporte plusieurs rangées de cellules-mémoire du plan-mémoire PM. Ainsi, dans le cas présent, pour un plan-mémoire de N colonnes et P rangées, un bloc BLCq comporte N x Q cellules-mémoire disposées sur N colonnes et Q rangées. Il y a donc P/Q blocs. Q peut être par exemple égal à 4. Par rapport au mode de réalisation de la figure 12, chaque bloc possède une première ligne de commande CGLB et une deuxième ligne de commande PRLB. Ces P/Q lignes CGLB et ces P/Q lignes PRLB sont individualisées à partir des lignes globales CGL et PRL après passage dans le décodeur DCDY. Bien entendu, chaque ligne CGLB se subdivise en lignes élémentaires associées respectivement aux rangées de cellules- mémoire du bloc. Il en est de même pour la ligne PRLB. Cette subdivision des lignes CGL et PRL en P/Q lignes CGLB et en P/Q lignes PRLB est nécessaire pour permettre la fonction de stockage non volatile par bloc. En effet, il est alors nécessaire de décoder l'envoi de la haute tension (lignes CGL) localement dans le plan-mémoire. En d'autres termes, à un instant donné d'une écriture non volatile, certaines cellules recevront de la haute tension, d'autres non. Cela étant, à un instant donné, toutes les cellules-mémoire d'un même bloc sont dans un même mode, à savoir soit un mode d'écriture et de lecture du type SRAM, soit dans un mode d'écriture des cellules- mémoire élémentaires non volatiles. De façon à autoriser un fonctionnement du dispositif DIS dans un fonctionnement dual (c'est-à-dire dans un premier mode de fonctionnement par exemple du type filaire, ou dans un deuxième mode de fonctionnement, par exemple du type sans contact) il est prévu des moyens de configuration commandables MCOF incorporés ici dans le bloc de commande BLG1. Ces moyens de configuration MCOF possèdent un premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan- mémoire, c'est-à-dire toutes les cellules-mémoire de tous les blocs, soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture non volatile. Dans un tel premier état, le décodeur Y décode simultanément toutes les lignes CGLB et PRLB. Le mode de fonctionnement est similaire à celui de la figure 12. Les moyens de configuration MCOF comportent par ailleurs un deuxième état dans lequel ils sont aptes à placer sélectivement, bloc par bloc, toutes les cellules-mémoire d'un bloc soit dans un mode d'écriture ou de lecture du type SRAM, soit dans un mode d'écriture non volatile. Plus précisément, en fonctionnement volatil du bloc (SRAM), les lignes CGLB et PRLB sont à 0 volt, tandis qu'en écriture non volatile du bloc, la ligne PRLB est à l'état logique haut (tension Vdd par exemple) tandis que la ligne CGLB est destinée à recevoir la tension de d'écriture (effacement/programmation). Le courant de programmation que doit fournir la pompe de charge est proportionnel au premier ordre au nombre de cellules programmées simultanément. Il est donc divisé ici par le nombre de blocs. On notera ici par analogie à ce qui a été décrit en référence à la figure 3, la ligne CGLB pourrait être portée à Vdd/2 en fonctionnement volatil du bloc (SRAM) de façon à s'affranchir du phénomène de programmation parasite (« disturb »).

Dans le mode de réalisation de la figure 14, on suppose que le dispositif DIS comporte des moyens de réception MRCP configurés pour recevoir des blocs successifs de données. Il est alors prévu avantageusement des moyens de gestion MGST, par exemple une machine d'états, configurée pour placer les moyens de configuration MCOF dans leur deuxième état (étape 140), puis pour faire stocker (étape 141) un bloc courant de données BLDq dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc BLCq de cellules-mémoire, puis faire effectuer un cycle d'écriture non volatil des données ainsi écrites dans les cellules SRAM, dans les cellules-mémoire élémentaires non volatiles (étape 142) et, simultanément à cette écriture non volatile, faire stocker le bloc suivant de données BLCq-pi dans les cellules-mémoire élémentaires du type SRAM de cellules-mémoire d'un autre bloc de cellules-mémoire, par exemple le bloc suivant BLCq+i. Ainsi, à titre d'exemple, si l'on suppose que les blocs de données sont des blocs de 512 bits, l'écriture non volatile d'un tel bloc dure environ 4 millisecondes simultanément à la réception des 512 bits suivants stockés dans un bloc différent. Et, avec un débit de 106 kb/seconde pour un échange radiofréquence conforme à la norme ISO/IEC 14 443B, cette réception prend 4,83 millisecondes. On constate donc que l'écriture non volatile d'un bloc est plus rapide qu'un transfert de données SRAM dans le bloc suivant. L'écriture non volatile est donc transparente. Ainsi, un tel mode de réalisation est transparent vis-à-vis du mode de fonctionnement filaire préféré, permet de réduire typiquement d'un facteur supérieur à 10 la consommation en stockage non volatile lors d'échanges radiofréquence, ce stockage non volatil étant transparent lors des échanges radiofréquence. D'une façon générale, pour le fonctionnement de la cellule-mémoire élémentaire SRAM (écriture ou lecture ou rechargement à partir de la cellule EEPROM), la valeur minimale de la tension d'alimentation Vdd est environ 1,2 volt. Pour le stockage ou transfert non volatil, la valeur minimale de Vdd, est de 2 à 3 volts pour permettre une bonne sélectivité du cycle d' effacement.

Dans le cas où la tension globale Vdd du circuit est de 1,2 volt, les 2 à 3 volts sont obtenus par pompage lors de cycles non volatils. Or, le pompage de la tension Vdd n'est nécessaire que pour le bloc en cours d'écriture non volatile, les autres blocs pouvant conserver la valeur Vdd globale plus basse et non pompée. Aussi, pour réduire l'énergie consommée en écriture non volatile, il est avantageux que la tension Vdd pompée ne soit appliquée qu'au bloc recevant une écriture non volatile. Ceci réduit la charge vue par la pompe de charge générant la tension Vdd de 3 volts.

Aussi, est-il prévu un mode de réalisation (figure 15) dans lequel par rapport au mode de réalisation de la figure 13, le décodeur DCDY reçoit la tension Vdd pompée et l'aiguille spécifiquement sur un bloc parmi les P/Q, ce bloc étant celui effectuant une écriture non volatile. Les autres blocs reçoivent la tension d'alimentation Vdd globale non pompée. Généralement, à la mise sous tension, tout le plan-mémoire est alimenté (en fait tout le plan-mémoire SRAM puisque les cellules non volatiles ne sont pas alimentées) de façon à placer toutes les cellules-mémoire élémentaires du type SRAM dans un état réinitialisé connu et recharger (au même moment ou ultérieurement) les données contenues dans les cellules-mémoire élémentaires non volatiles dans les cellules-mémoire élémentaires SRAM associées. Ces deux étapes sont toutes les deux consommatrices de courant et de ce fait, la consommation du circuit risque d'être maximale à la mise sous tension, ce qui peut être gênant lorsque le produit est un produit spécifié basse consommation ou lorsque le dispositif mémoire est inséré dans une puce sans contact capable de dialoguer avec un lecteur sans contact, par exemple sur une porteuse radiofréquence.

Le mode de réalisation et de mise en oeuvre illustré sur les figures 16 à 18 est particulièrement compatible avec une contrainte basse consommation. Plus précisément, comme illustré sur la figure 16, la puce incorporant le dispositif de mémoire étant dans un état non alimenté (étape 160), on procède, après une mise sous tension (étape 161), que cette mise sous tension soit une mise sous tension initiale ou bien une mise sous tension postérieure à une coupure d'alimentation, à une alimentation (étape 162) de la puce seule mais pas à une alimentation du plan-mémoire. Suite à cette alimentation (étape 162), le dispositif est prêt pour une lecture/écriture dans les cellules-mémoires élémentaires SRAM (étape 163). En présence d'une commande de lecture ou d'écriture d'une cellule-mémoire élémentaire SRAM à une adresse donnée (étape 164), on alimente alors (étape 165) l'ensemble de cellules-mémoire contenant la cellule SRAM concernée et on autorise le rechargement de cette cellule-mémoire élémentaire SRAM concernée par le contenu de la cellule-mémoire élémentaire non volatile qui lui est associée, ainsi que le rechargement de toutes les autres cellules-mémoire élémentaires SRAM dudit ensemble. Comme on le verra plus en détail ci-après, cet ensemble de cellules-mémoire peut comporter par exemple deux rangées de cellules-mémoire.

Il convient de noter ici qu'on effectue également avantageusement un rechargement de l'ensemble des cellules-mémoire SRAM (les deux rangées par exemple) avant écriture dans une cellule-mémoire SRAM de façon à éviter que les autres cellules-mémoire SRAM de la paire de rangées ne se trouvent dans un état métastable.

A l'issue de ce rechargement (étape 165), on peut ou non effectuer une écriture non volatile (étape 166) dans les cellules-mémoire élémentaires non volatiles et, en cas de nouvelle coupure d'alimentation (étape 167), on revient dans l'état non alimenté (étape 160) tandis qu'en l'absence de coupure d'alimentation (étape 67) on revient dans l'état 163. Comme illustré sur la figure 17, le dispositif DIS selon ce mode de réalisation comporte des moyens de contrôle MCTRL configurés pour effectuer notamment les étapes 162 et 165.

Dans l'exemple illustré, le plan-mémoire PM est un plan-mémoire de 256 kbits comportant 512 rangées de cellules-mémoire et 512 colonnes de cellules-mémoire du type de celle illustrée sur la figure 4.

Dans cet exemple, les lignes de bits BL et les lignes de bits complémentaires BL ne sont pas partagées entre des cellules adjacentes. Il y a donc 512 lignes de bits BL et 512 lignes de bits Z. Par contre, dans cet exemple, les lignes de commande CGL et les lignes d'alimentation Vdd sont partagées entre deux rangées adjacentes de cellules, de même que les lignes de commande RLL. Deux rangées adjacentes forment ledit ensemble ENS de cellules-mémoire. Il y a donc, après passage dans le décodeur DCDY, subdivision des lignes Vdd, CGL et RLL en 256 lignes correspondantes.

Il y a également après décodage DCDY, 512 lignes de mots WL,. Par contre, puisque la programmation des cellules élémentaires non volatiles à partir des cellules-mémoire SRAM s'effectue en une seule passe, il subsiste toujours une seule ligne de commande PRL.

Ainsi, comme expliqué ci-avant, tout accès à une adresse entraîne la mise sous tension préalable de la ligne d'alimentation Vdd affectée à cette adresse et le rechargement parallèle des données contenues dans les mémoires non volatiles dans les mémoires SRAM associées de toutes les cellules connectées à cette ligne d'alimentation.

Ceci peut donc être transparent dans un protocole d'accès série. On a donc un rechargement sélectif et progressif du plan-mémoire SRAM en fonction des données accédées. Le décodeur rangée DCDY comporte ici 256 étages ETG, tels que celui illustré schématiquement à titre d'exemple non limitatif sur la figure 18. Plus précisément, chaque étage reçoit le signal RLL, un signal logique CGLCT de commande des premières lignes de commande CGL, la tension CGL proprement dite, un signal logique DecodeWL pour le décodage des lignes de mots, un signal d'activation Decode et les octets d'adresse. L'étage ETGK comporte notamment une bascule R/S référencée BSC dont l'entrée Set reçoit les octets d'adresses par l'intermédiaire d'une porte logique. Le signal POR (Power On Reset) reçu sur l'entré Rst de la bascule est un signal de réinitialisation généré en interne qui réinitialise tous les registres et systèmes de mémorisation divers. Il est classiquement généré lors de la montée de la tension d'alimentation. D'autres portes logiques ainsi que des inverseurs permettent de délivrer les signaux Vdd,,,+1, CGL,,,+1 pour les lignes i et i+1, de même que les signaux WL, et WL,+1 pour les lignes de mots correspondantes. La tension de commande CGL est délivrée directement l'interrupteur analogique connecté en aval de sa porte logique ET de commande recevant sur une de ses entrées le signal logique CGLCT.

La chronologie est la suivante. A la mise sous tension, aucune alimentation n'est fournie au plan-mémoire SRAM. Tous les signaux de sortie des étages ETG sont à zéro. Une commande de lecture se traduit en série par un code spécifique (opcode) puis ici par deux octets d'adresses. A la réception d'une adresse, il y a activation du signal Decode et une impulsion sur l'entrée « set » de la bascule BSC. Il en résulte une montée définitive du signal Vdd de deux rangées physiques, de même que la montée des signaux RLL et CGL de ces deux rangées physiques. On procède ensuite au rechargement des données contenues dans les cellules-mémoire élémentaires non volatiles dans les cellules élémentaires SRAM des deux rangées. A la fin du rechargement, les lignes CGL et RLL repassent à « 0 ». Un tel mode de réalisation permet de répartir la surconsommation dans le temps, au lieu d'avoir un pic de consommation au rechargement total du plan-mémoire SRAM par le contenu des mémoires élémentaires non volatiles.

Bien entendu, ce qui vient d'être décrit en référence aux figures 16 à 18 s'applique aussi à des cellules-mémoire du type de celle illustrée sur la figure 1 ou 3. Dans ce cas les métallisations RLL sont omises et c'est la métallisation PRL qui est subdivisée en 256 métallisations PRL après passage dans le décodeur DCDY. Cela étant, pour effectuer la programmation des cellules-mémoire élémentaires non volatiles en une seule passe, toutes les 256 lignes PRL sont activées simultanément lors de la programmation.

Par ailleurs il est tout à fait possible de combiner les modes de réalisation des figures 13 et 17, c'est-à-dire d'avoir un dispositif de mémoire dans lequel un transfert des cellules-mémoires élémentaires CELSR vers les cellules-mémoires élémentaires non volatiles peut être effectué par blocs tandis qu'un rechargement des cellules-mémoires élémentaires CELSR peut être effectué rangée par rangée par exemple. Le dispositif de mémoire qui vient d'être décrit peut, dans toutes ses variantes de réalisation, faire partie d'un circuit intégré, par exemple mais non limitativement incorporé au sein d'une puce d'un produit sans contact, par exemple une carte à puce sans contact.

Claims (26)

1. REVENDICATIONS1. Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et un module élémentaire connecté entre une borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM, ledit module élémentaire comportant une unique cellule-mémoire élémentaire non volatile (El) et un étage d'interconnexion (N2) commandable par au moins un signal de commande PRL) externe à ladite cellule-mémoire, ladite cellule-mémoire élémentaire non volatile (El) et ledit étage d'interconnexion commandable (N2) étant mutuellement connectés.
2. 2. Dispositif de mémoire, comprenant au moins une cellule-mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et une unique cellule-mémoire élémentaire non volatile (El) connectée entre une borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM (CELSR), le transistor à grille flottante (El) de la cellule-mémoire élémentaire non volatile étant commandable de façon à être bloqué lors d'une programmation dans la cellule-mémoire élémentaire non volatile (El), d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM (CELSR).
3. 3. Dispositif selon la revendication 2, dans lequel ladite au moins une cellule-mémoire (CEL) comprend un module élémentaire connecté entre ladite borne d'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM, ledit module élémentaire comportant ladite cellule-mémoire élémentaire non volatile (El) et un étage d'interconnexion (N2) commandable par au moins un signal de commande (PRL) externe à ladite cellule-mémoire, ladite cellule-mémoire élémentaire non volatile et ledit étage d'interconnexion commandable étant mutuellement connectés.
4. 4. Dispositif de mémoire, comprenant au moins une cellule- mémoire (CEL) comportant une cellule-mémoire élémentaire du type SRAM (CELSR) et une unique cellule-mémoire élémentaire non volatile du type EEPROM (El) connectée entre une borned'alimentation (BAL) et la cellule-mémoire élémentaire du type SRAM (CELSR).
5. 5. Dispositif selon la revendication 4, dans lequel le transistor à grille flottante (El) de la cellule-mémoire élémentaire non volatile est commandable de façon à être bloqué lors d'une programmation dans la cellule-mémoire élémentaire non volatile, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM.
6. 6. Dispositif selon la revendication 4 ou 5, dans lequel ladite au moins une cellule-mémoire (CEL) comprend un module élémentaire connecté entre ladite borne d'alimentation (BAL) et la cellule- mémoire élémentaire du type SRAM (CELSR), ledit module élémentaire comportant ladite cellule-mémoire élémentaire non volatile du type EEPROM (El) et un étage d'interconnexion (N2) commandable par au moins un signal de commande externe à ladite cellule-mémoire, ladite cellule-mémoire élémentaire non volatile du type EEPROM et ledit étage d'interconnexion commandable étant mutuellement connectés.
7. 7. Dispositif selon l'une des revendications 1, 3 ou 6, dans lequel l'étage d'interconnexion (N2) est connecté entre ladite cellule- mémoire élémentaire non volatile (El) et la cellule-mémoire élémentaire du type SRAM (CELSR).
8. 8. Dispositif selon la revendication 1, 3 ou 6, dans lequel l'étage d'interconnexion (N2) est connecté entre ladite cellule-mémoire élémentaire non volatile (El) et la borne d'alimentation (BAL).
9. 9. Dispositif selon l'une des revendications précédentes, dans lequel la cellule-mémoire élémentaire du type SRAM comporte deux inverseurs (Pl, N3 ; P2, N4) mutuellement connectés de façon croisée et la cellule-mémoire élémentaire non volatile comprend un transistor à grille flottante (El) ayant une première électrode de conduction connectée à ladite borne d'alimentation (BAL), une électrode de commande connectée à une première ligne de commande (CGL), et une deuxième électrode de conduction connectée à la sortie d'un premier inverseur (Pl, N3).
10. 10. Dispositif selon la revendication 9 prise en combinaison avec la revendication 7 ou 8, dans lequel l'étage d'interconnexion comprend un premier transistor d'interconnexion (N2) connecté en série avec le transistor à grille flottante (El) et ayant une électrode de commande connectée à une deuxième ligne de commande (PRL), l'ensemble comprenant le premier transistor d'interconnexion (N2) et le transistor à grille flottante (El) étant connecté entre ladite borne (BAL) d'alimentation et ladite sortie du premier inverseur (N3, Pl).
11. 11. Dispositif selon la revendication 10 prise en combinaison avec la revendication 7, dans lequel l'étage d'interconnexion comprend un deuxième transistor d'interconnexion (N6) ayant une électrode de commande connecté une troisième ligne de commande (RLL), connecté entre le transistor à grille flottante (El) et la deuxième sortie du deuxième inverseur (P2, N4).
12. 12. Dispositif selon l'une des revendications précédentes, dans lequel ladite borne d'alimentation (BAL) est destinée à être connectée à la masse.
13. 13. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire (PM) contenant plusieurs cellules- mémoire (CEL,,j) organisées en rangées et en colonnes, des lignes de bits et des lignes de bits complémentées communes aux cellules-mémoire de certaines au moins de paires de colonnes adjacentes de cellules, deux lignes de mots différentes (WLP, WLI) associées à chaque rangée de cellules, les deux transistors d'accès de la cellule élémentaire du type SRAM d'une cellule-mémoire étant respectivement connectés aux lignes de bits et aux lignes de bits complémentées communes correspondantes, et les électrodes de commande des deux paires de transistors d'accès de deux cellules du type SRAM adjacentes sont respectivement connectées sur les deux lignes de mots différentes.
14. 14. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire contenant plusieurs cellules-mémoire organisées en blocs de cellules (BLCq), et des moyens de configuration (MCOF) commandables possédantun premier état dans lequel ils sont aptes à placer toutes les cellules-mémoire du plan mémoire soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des cellules mémoire élémentaires non volatiles, et un deuxième état lequel ils sont aptes à placer sélectivement, bloc par bloc, toutes les cellules-mémoire d'un bloc soit dans un mode d'écriture ou de lecture du type SRAM soit dans un mode d'écriture des cellules mémoire élémentaires non volatiles.
15. 15. Dispositif selon la revendication 14, comprenant en outre des moyens de réception (MRCP) configurés pour recevoir des blocs successifs de données et des moyens de gestion (MGST) configurés pour placer les moyens de configuration dans leur deuxième état, faire stocker un bloc courant de données dans les cellules- mémoire élémentaires du type SRAM des cellules-mémoire d'un bloc de cellules-mémoire, puis faire effectuer un cycle d'écriture non volatil des données ainsi écrites dans les cellules élémentaires SRAM, dans les cellules-mémoire élémentaires non volatiles des cellules-mémoire dudit bloc de cellules, et simultanément à ladite écriture non volatile, faire stocker le bloc suivant de données dans les cellules-mémoire élémentaires du type SRAM des cellules-mémoire d'un autre bloc de cellules-mémoire.
16. 16. Dispositif selon la revendication 14 ou 15, dans lequel le plan mémoire (PM) contient plusieurs cellules-mémoire organisées en rangées et en colonnes, et chaque bloc de cellules-mémoire comporte plusieurs rangées de cellules-mémoire.
17. 17. Dispositif selon l'une des revendications précédentes, comprenant un plan mémoire (PM) contenant plusieurs cellules- mémoire et des moyens de contrôle (MCTRL) configurés pour, lors d'une alimentation du dispositif, ne pas alimenter le plan-mémoire (PM) et autoriser l'alimentation d'un ensemble (ENS) d'au moins une cellule-mémoire et le rechargement de la cellule-mémoire élémentaire du type SRAM de ladite au moins une cellule-mémoire avec le contenude la cellule-mémoire élémentaire non volatile, uniquement lors de l'adressage de ladite cellule-mémoire élémentaire du type SRAM.
18. 18. Dispositif selon la revendication 17, dans lequel ledit ensemble comporte plusieurs cellules-mémoire et les moyens de contrôle (MCTRL) sont configurés pour, lors de ladite alimentation du dispositif, ne pas alimenter le plan-mémoire et autoriser l'alimentation dudit ensemble de cellules-mémoire (ENS) et le rechargement de toutes les cellules-mémoire élémentaires du type SRAM dudit ensemble de cellules-mémoire avec le contenu des cellules-mémoire élémentaires non volatiles correspondantes, uniquement lors de l'adressage d'au moins une cellule-mémoire élémentaire du type SRAM dudit ensemble (ENS).
19. 19. Dispositif selon la revendication 18, dans lequel le plan mémoire contient plusieurs cellules-mémoire organisées en rangées et en colonnes, et ledit ensemble de cellules-mémoire (ENS) comporte au moins une rangée de cellules-mémoire.
20. 20. Circuit intégré comprenant un dispositif de mémoire selon l'une des revendications 1 à 19.
21. 21. Procédé d'écriture dans la cellule-mémoire élémentaire non volatile (El) d'une cellule-mémoire (CEL) d'un dispositif selon les revendications 7 et 10, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM, procédé comprenant un cycle d'effacement de la cellule mémoire élémentaire non volatile (El) suivi d'un cycle de programmation comportant un placement du premier transistor d'interconnexion (N2) dans un état passant et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante (El) de façon à bloquer le transistor à grille flottante (El).
22. 22. Procédé d'écriture dans la cellule-mémoire élémentaire non volatile (El) d'une cellule-mémoire (CEL) d'un dispositif selon la revendication 11, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM, procédé comprenant un cycle d'effacement de la cellule mémoire élémentaire non volatile suivi d'un cycle de programmation comportant un placement du premier transistord'interconnexion (N2) dans un état passant, un placement du deuxième transistor d'interconnexion (N6) dans un état bloqué et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante (El) de façon à bloquer le transistor à grille flottante (El).
23. 23. Procédé d'écriture dans la cellule-mémoire élémentaire non volatile (El) d'une cellule-mémoire (CEL) d'un dispositif selon les revendications 8 et 10, d'une donnée stockée dans la cellule-mémoire élémentaire du type SRAM, procédé comprenant un cycle d'effacement de la cellule mémoire élémentaire non volatile suivi ou précédé d'un cycle de programmation comportant un placement du premier transistor d'interconnexion (N2) dans un état bloqué et une application d'une tension de programmation négative sur l'électrode de commande du transistor à grille flottante.
24. 24. Procédé selon l'une des revendications 21 à 23 appliqué à un dispositif selon les revendications 8 et 10, dans lequel le cycle d'effacement comprend un placement du transistor d'interconnexion (N2) dans un état bloqué et une application sur l'électrode de commande du transistor à grille flottante (El) d'une tension d'effacement rendant bloqué le transistor à grille flottante ou le laissant dans l'état précédant l'effacement à l'issue de l'effacement, en fonction de la valeur binaire de ladite donnée.
25. 25. Procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une cellule-mémoire d'un dispositif selon les revendications 10 et 12, d'une donnée programmée dans la cellule-mémoire élémentaire non volatile, procédé comprenant une initialisation de la cellule SRAM par écriture dans la cellule SRAM d'une donnée de façon que le noeud (ND) commun au premier transistor d'interconnexion (N2) et à la sortie de l'inverseur correspondant (Pl, N3) de la cellule-mémoire élémentaire du type SRAM soit à l'état haut, un placement du premier transistor d'interconnexion (N2) dans un état passant et une application d'une tension de lecture sur l'électrode de commande du transistor à grille flottante (El).
26. 26. Procédé de rechargement dans la cellule-mémoire élémentaire du type SRAM d'une cellule-mémoire d'un dispositif selon les revendications 11 et 12, d'une donnée programmée dans la cellule-mémoire élémentaire non volatile, procédé comprenant une initialisation de la cellule SRAM par écriture dans la cellule SRAM d'une donnée de façon que le noeud (ND2) commun au deuxième transistor d'interconnexion (N6) et à la sortie de l'inverseur correspondant (P2, N4) de la cellule-mémoire élémentaire du type SRAM soit à l'état haut, un placement du premier transistor d'interconnexion (N2) dans un état bloqué, un placement du deuxième transistor d'interconnexion (N6) dans un état passant et une application d'une tension de lecture sur l'électrode de commande du transistor à grille flottante (El).