FR2956228A1 - Procede d'ecriture a chevauchement dans une memoire non remanente - Google Patents

Abstract

Circuit de commande de débit d'écriture qui comprend un circuit de commande configuré pour activer au moins une ligne de mots, écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée, écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée non nulle d'imbrication de fenêtre d'écriture.

Description

PROCÉDÉ D'ÉCRITURE A CHEVAUCHEMENT DANS UNE MÉMOIRE NON RÉMANENTE DOMAINE DE L'INVENTION

Le présente invention se rapporte d'une manière générale à une mémoire et en particulier à un procédé et à un dispositif pour augmenter la vitesse de fonctionnement et pour réduire la durée totale de programmation d'une matrice de mémoire.

ARRIERE PLAN DE L'INVENTION Il y a deux types de base de mémoire, la mémoire rémanente et la mémoire non rémanente. La mémoire non rémanente (par exemple DRAM, SRAM, etc..) comprend des dispositifs qui perdent tout contenu qui y est mémorisé lorsqu'elles perdent leur alimentation. Inversement, la mémoire rémanente (par exemple flash, EEPROM, FeRAM, etc..) comprend des dispositifs qui conservent leur contenu mémorisé même lorsqu'elles ne sont pas alimentées.

D'une manière typique, une cellule de mémoire rémanente (MR) est formée en utilisant un dispositif de piégeage de charge ou un dispositif MOS à grille flottante.

Dans un dispositif de piégeage de charge, une couche non conductrice de piégeage de charge est déplacée verticalement entre une grille et un substrat sous-jacent comprenant une source et un drain. Lorsqu'une différence de potentiel est appliquée à la grille et à la source/drain, un champ électrique est produit dans le dispositif, champ qui fournit des porteurs de charge (par exemple, électrons, trous) à la couche de piégeage de charge. Lorsque le champ électrique cesse les porteurs de charges sont piégés dans la couche de piégeage de charge où ils correspondent à un état de données (par exemple un « 0 » ou « 1 »). En variante, la couche de piégeage de charge peut être placée horizontalement entre deux matériaux.

La figure 1 illustre un schéma 100 d'une cellule à titre d'exemple d'une mémoire rémanente (MR) comprenant un dispositif oxyde de métal semi-conducteur (MOS) à grille flottante. Le dispositif MOS à grille flottante comprend un transistor ayant une source/drain 102, un drain/source 104, une grille 110 de commande et une grille 108 flottante. La source/drain et le drain/source 104 sont compris au sein du substrat 106 du corps semi-conducteur. La grille 110 de commande est placée verticalement au dessus de la source 102 et du drain 104. La grille 108 flottante est disposée entre le substrat 106 (comprenant la source 102 et le drain 104) et la grille 110 de commande et est isolée électriquement du substrat 106 et de la grille 110 de commande par un matériau 112 diélectrique. Le matériau 112 diélectrique entre la grille 108 flottante et le substrat 106 comprend une mince couche d'oxyde de grille (par exemple une mince couche de dioxyde de silicium) ou un empilement de couches diélectriques différentes (comprenant par exemple des diélectriques ayant des constantes diélectriques différentes).

Pendant le fonctionnement, on peut programmer la cellule de MR (par exemple en y écrivant des données) en transférant des porteurs de charge (par exemple des électrons, des trous) du substrat (par exemple de la source et/ou du drain) à la grille 108 flottante en traversant par effet tunnel la mince couche d'oxyde de grille (par exemple déplacement, donné à titre d'exemple, de porteurs de charge illustré par 114). En particulier, on peut appliquer une tension à la région 102 de source/drain du dispositif et on peut appliquer aussi une tension correspondante à la grille 110 de commande. Une polarisation de ce genre, procurant un potentiel à la grille flottante qui est plus petit en valeur absolue que le potentiel du drain, se traduisant par un champ électrique qui fait que des « électrons chauds » ou « des trous chauds » sont injectés de la source/drain à la grille flottante en traversant par effet tunnel le mince oxyde de grille. Lorsque l'on fait cesser le champ électrique, les électrons deviennent piégés dans la grille flottante isolée électriquement où ils correspondent à un état de données mémorisé (par exemple un « 1 » ou un « 0 »).

L'invention a pour objet un circuit de commande de débit d'écriture, caractérisé en ce qu'il comprend un circuit de commande configuré pour activer au moins une ligne de mots ; écrire un premier bit de données dans une première cellule de mémoire associé à la ligne de mots activés en procurant un premier état de polarisation d'écriture ; et écrire un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activés en procurant un état de polarisation d'écriture suivante ; un registre à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée An non nulle d'imbrication de fenêtre d'écriture, ce qui fait que le premier bit de données et le bit de données suivant sont écrits à des instants différents dans des cellules de mémoire différente de la ligne de mots activés. De préférence :

- un courant maximum d'écriture du circuit de commande est inférieur à une somme du maximum du 10 premier état de polarisation et de l'état de polarisation suivant. - un premier signal d'horloge active le premier état de polarisation d'écriture utilisé pour écrire le premier bit de données, et un signal 15 d'horloge suivant, prévu chronologiquement après le premier signal d'horloge, active l'état de polarisation d'écriture suivant utilisé pour écrire le bit de données suivant. - la durée An d'imbrication de fenêtre d'écriture 20 entre le premier signal d'horloge et le signal d'horloge suivant peut être réglée dynamiquement pour permettre d'avoir une durée An souple d'imbrication de fenêtre d'écriture. la durée An d'imbrication de fenêtre d'écriture 25 comprend une valeur de temps, qui permet au premier état de polarisation d'écriture de décroître en dessous d'un certain seuil non nul déterminé à l'avance, avant l'écriture du bit de données suivant. 30 - la durée d'imbrication de fenêtre d'écriture est choisie pour procurer un courant total d'écriture, qui est sensiblement uniforme pendant une durée pour écrire un mot entier de données.5 - le circuit de commande comprend une pluralité d'entrée/sortie ayant chacune un multiplexeur (808) et un verrou d'entrée de données couplé à une bascule (812) du registre (804) à décalage. - le circuit comprend en outre un montage configuré pour permettre au registre (804) à décalage de court-circuiter une ou plusieurs bascules (812) du registre (804) à décalage suivant une valeur de bits de données à écrire à l'une de la pluralité des entrées/sorties du circuit de commande. - le circuit comprend un multiplexeur de dérivation. - la sortie du registre (804) à décalage est renvoyée au circuit de commande, en permettant ainsi au circuit de commande de déterminer lorsque l'écriture d'un mot de donnée est achevée.

L'invention a aussi pour objet un procédé pour améliorer la vitesse de fonctionnement d'une matrice de mémoire caractérisé en ce qu'on active au moins une ligne de mots de la matrice de mémoire. On active une première ligne de bits à un premier instant pour écrire un premier bit de données dans une première cellule de mémoire associé à la ligne de mots activés. On active une ligne de bits suivant à un instant suivant pour écrire un bit de données suivant dans une cellule de mémoire associée à la ligne de mots activée, le premier instant et l'instant suivant étant différents, ce qui fait que l'on obtient un courant d'écriture maximum du premier bit de données, qui est décalé dans le temps d'un courant d'écriture maximum du bit de données suivant.

De préférence : - activer la première ligne de bit comprend appliquer un premier état de polarisation d'écriture, activer la ligne de bit suivante comprend appliquer un état suivant de polarisation d'écriture, et une valeur maximum du premier état de polarisation d'écriture et une valeur maximum de l'état suivant de polarisation d'écriture ne coïncident pas dans le temps. - déterminer une durée d'imbrication de fenêtre d'écriture, le premier instant et l'instant suivant étant séparés par la durée d'imbrication de fenêtre d'écriture. - la durée d'imbrication de fenêtre d'écriture peut être réglée dynamiquement dans le temps. - la durée d'imbrication de fenêtre d'écriture est choisie pour procurer un courant total d'écriture, qui est sensiblement uniforme pendant une durée pour écrire un mot complet de données. - la durée d'imbrication de fenêtre d'écriture comprend une valeur de temps, qui permet à un premier état de polarisation d'écriture de décroître en dessous d'un certain seuil non nul déterminé à l'avance, avant d'écrire le bit de données suivant. - la première ligne de bit et la ligne de bit suivante sont activées en utilisant un signal d'horloge ayant une fréquence qui peut être réglée dynamiquement. - le premier bit de données et le bit de données suivant contiennent des états de données hauts, ce qui donne un procédé qui court-circuite l'écriture d'états de données bas.

L'invention a enfin pour objet un procédé d'amélioration de la vitesse de fonctionnement d'une matrice de mémoire, caractérisé en ce qu'on écrit un premier bit de données dans une première cellule de mémoire à un premier signal d'horloge ; on détermine une durée d'imbrication de fenêtre d'écriture, et on écrit un bit de données suivant dans une cellule de mémoire suivante à un signal d'horloge suivant décalé dans le temps du premier signal d'horloge de la durée d'imbrication de fenêtre d'écriture.

De préférence, on peut régler dynamiquement dans le temps la durée d'imbrication de fenêtre d'écriture.

DESCRIPTION SUCCINTE DES DESSINS

La figure 1 est un schéma d'une cellule de mémoire rémanente, donnée à titre d'exemple, comprenant un dispositif métal-oxyde-semiconducteur à grille flottante.

La figure 2 est un schéma fonctionnel d'un système qui peut être utilisé pour programmer une matrice de MR. La figure 3 illustre une matrice de mémoire rémanente de mémoire flash NON OU donnée à titre d'exemple.

La figure 4 est un graphique du courant en fonction du temps, illustrant un courant d'écriture à titre d'exemple fourni à une ligne de bit d'une matrice de mémoire pour écrire un bit de donnée unique dans une cellule de mémoire.

La figure 5 est un graphique du courant en fonction du temps, illustrant un courant d'écriture à titre d'exemple utilisé pour écrire de multiple bits de données dans de multiple cellules de mémoire en parallèle.

La figure 6 illustre un procédé donné à titre d'exemple d'imbrication de la fenêtre d'écriture pour des bits consécutifs de données à écrire dans une matrice de mémoire.

La figure 7 est un graphique du courant en fonction du temps, illustrant le courant d'écriture utilisé pour écrire de multiple bits de données ayant des fenêtres d'écriture imbriquées tel que prévu suivant l'invention. La figure 8 est un schéma fonctionnel d'un circuit de commande de débit d'écriture tel que prévu suivant l'invention. La figure 9 est un graphique du courant en fonction du temps, illustrant une variante de la présente invention dans laquelle on écrit en parallèle dans des colonnes multiples imbriquées avec un autre groupe de colonnes. La figure 10 est un graphique du courant en fonction du temps, illustrant le courant total d'écriture d'une pluralité de colonnes, dans lesquelles on écrit en parallèle et qui sont imbriquées avec un autre groupe de colonnes. La figure 11 est un schéma fonctionnel d'un montage configuré pour permettre à un circuit de commande de court-circuiter des bascules de registres à décalage suivant la donnée à écrire par l'entrée/sortie couplée à la bascule.

DESCRIPTION DÉTAILLÉE DE L'INVENTIOIN On décrira maintenant la présente invention en se reportant aux figures annexées du dessin dans lesquelles de mêmes repères sont utilisés pour désigner les mêmes éléments et dans lesquelles les structures et dispositifs illustrés ne sont pas nécessairement à l'échelle.

Pendant la dernière décennie, la mémoire rémanente (par exemple flash, EEPROM, FeRAM, PCRAM, MRAM, etc...) est devenue très utilisée pour mémoriser de l'information électrique. La mémoire rémanente (MR) offre un certain nombre d'avantages sur d'autres types de mémoire, le plus notable étant qu'elle peut mémoriser des données sans la nécessité que la source d'alimentation soit branchée. Cela la rend idéale pour les appareils électroniques portables, ayant une durée de vie du générateur électrochimique qui est limitée. C'est ainsi, par exemple, qu'une mémoire flash, qui est un type de mémoire rémanente, est utilisée habituellement dans de nombreux dispositifs électroniques portables (par exemple téléphones cellulaires, caméras, etc...) qui procurent une mémorisation électronique de données à peu de puissance.

La figure 2 est un schéma fonctionnel, donné à titre d'exemple, d'un système 200 qui peut être utilisé pour programmer une matrice de MR (par exemple pour y écrire des données). Il va de soi que le système 200 peut comprendre des composants supplémentaires qui ne sont pas représentés. Comme illustré à la figure 2, la matrice 202 de mémoire peut comprendre une matrice de MR de cellules de mémoire flash (par exemple flash NON ET ou flash NON OU), des cellules de mémoires EEPROM ou d'autres types de cellules de mémoire rémanente disposées suivant des rangées et des colonnes. Un décodeur 204 de rangée, un décodeur 208 de colonne et un amplificateur 206 de lecture sont couplés à la matrice 202 de mémoire et sont configurés pour permettre un circuit 212 de commande d'accéder sélectivement à des rangées et à des colonnes de la matrice 202 de mémoire et d'y écrire en appliquant une tension et un courant approprié aux dispositifs de la matrice de MR.

Le décodeur 208 de colonne et le décodeur 204 de rangée sont couplés en outre à une pompe 210 de charge ou à une alimentation extérieure qui est configurée pour produire, à partir de tensions basses de systèmes, une tension relativement haute et un courant relativement intense. Le fonctionnement de la pompe 210 de charge est commandé par le circuit 212 de commande, qui est couplé à un processeur 214 de système (par exemple à un microprocesseur). Le circuit 212 de commande fournit des signaux utilisés pour commander des fonctionnements de la matrice 202 de mémoire, tels que la lecture de donnée, l'écriture de donnée et l'effacement de donnée.

Il va de soi que les procédés et les dispositifs prévus peuvent être utilisés avec une grande diversité d'architecture de mémoire. C'est ainsi, par exemple, que, dans deux modes de réalisation, donnés à titre d'exemple, on peut utiliser les procédés et les dispositifs en liaison avec diverses architectures de mémoire flash NON OU (par exemple des architectures NON OU ayant une ligne de mots commune, une ligne de mots partagée, ect..) ou avec diverses architectures de mémoire flash NON ET (par exemple des architectures NON ET ayant une ligne de mots commune, une ligne de mots partagée, etc...).

Pour faciliter la compréhension de l'invention, la figure 3 illustre un exemple plus détaillé d'une matrice 300 de mémoire flash rémanente NON OU (par exemple correspondant à l'élément 202 de la figure 2). La matrice 300 de mémoire comprend une pluralité de dispositifs transistors MOS à grille flottante (par exemple les dispositifs 302, 304, etc...) qui sont configurés pour mémoriser des charges correspondant à des bits de données. Les transistors sont disposés suivant une configuration comprenant des rangées et des colonnes.

En particulier, des dispositifs MOS respectifs (par exemple dispositifs 302, 304, etc..) ont une première borne couplée à une ligne de bits (par exemple BL1, BL2, etc..) et une deuxième borne couplée à une ligne de source partagée ou unique (par exemple SRCO, SRC1, etc...). La figure 1 illustre les dispositifs MOS partageant une ligne de mots ayant respectivement une seconde borne couplée à une ligne de source partagée, qui est couplée en outre à une borne de terre. En variante, la pluralité de dispositifs MOS à grille flottante comprenant la matrice de mémoire peut avoir respectivement des deuxièmes bornes qui sont couplées à une ligne de source commune (par exemple à une ligne de source commune s'étendant le long du « bas » de la matrice de mémoire et reliée à des rangées respectives de la matrice de mémoire). Les dispositifs MOS sont en outre couplés à une ligne de mots (par exemple WLO, WL1, etc...) à leur grille respective. Des cellules de mémoire respectives peuvent comprendre un dispositif unique qui agit en tant que dispositif de sélection et d'élément de mémorisation ou un dispositif unique qui agit en tant que dispositif de sélection, qui a un dispositif de mémorisation distinct (par exemple un élément PCRAM, un élément MRAM ou un dispositif à grille flottante).

Des données peuvent être écrites (c'est-à-dire programmées) dans des cellules de mémoire respectives de la matrice de mémoire en appliquant sélectivement un état de polarisation à une cellule de mémoire. C'est ainsi, par exemple, que, lorsqu'une tension plus haute que la tension de seuil du transistor (par exemple 302) est appliquée à une ligne de mots (par exemple WLO) un transistor (par exemple 302) devient passant en couplant l'élément de mémorisation à la ligne de bits (par exemple BL1). Une ligne de bits (par exemple BL21, BL2) est alors excitée, appliquant une tension à la région de source/drain du dispositif et se traduisant en un champ électrique au sein du dispositif qui fait que des « électrons chauds » ou des « trous chauds » sont injectés de la source/drain à la grille flottante (par exemple comme représenté en 114 à la figure 1). Lorsqu'il est mis fin au champ électrique, les électrons deviennent piégés ou emmagasinés dans la grille flottante isolée électriquement, où ils correspondent à un état de données mémorisées (par exemple à un « 1 » ou à un « 0 » logique).

Pour réussir à injecter un électron chaud ou un trou chaud, la pompe de charge doit fournir une tension relativement haute et un courant relativement intense à des lignes de bits respectives d'une matrice de MR. La figure 4 est un graphique du courant en fonction du temps, illustrant un courant 402 d'écriture à titre d'exemple (fourni par exemple à une ligne de bit par une pompe de charge ou par une alimentation extérieure) utilisé pour un bit unique de données dans une cellule de mémoire, le temps étant porté sur l'axe des x et le courant étant porté sur l'axe des y. Comme illustré à la figure 4, le courant 402 d'écriture fonctionnera avec un courant d'écriture intense pendant seulement une fraction de la fenêtre 402 d'écriture totale d'une cellule de mémoire. Après le pic 406 court, le courant décroît sur le reste de la fenêtre d'écriture. A Pour accroître la vitesse de fonctionnement de matrice, de MR, on écrit souvent en parallèle des bits multiples de donnée d'un mot de données (par exemple mémorisé dans des cellules de mémoire placées dans des colonnes multiples partageant une ligne de mots commune). On peut écrire des bits de données en parallèle dans des cellules de mémoire multiples partageant une ligne de mots commune, en activant concurremment la ligne de mots et des lignes de bits multiples. C'est ainsi, par exemple, qu'en se reportant à nouveau à la figure 3, on peut écrire des bits de données d'un mot de données en parallèle dans des cellules 302, 304 et 306 de mémoire, en activant la ligne de mots WLO et en envoyant concurremment un signal d'écriture aux lignes de bits BL1, BL2 et BL3.

Mais l'activation de lignes multiples d'une matrice de MR pour écrire des bits de données en parallèle utilise un courant intense, comme illustré à la figure 5.

La figure 5 est un graphique du courant en fonction du temps, illustrant un courant d'écriture à titre d'exemple (fourni par exemple par la pompe de charge ou par une alimentation extérieure pour alimenter des lignes de bits multiples) utilisé pour écrire des bits de données multiples dans des cellules de mémoire multiples en parallèle. Comme illustré à la figure 5, écrire un premier bit de données peut s'effectuer par un courant 502 d'écriture ayant un courant 504 maximum d'écriture (par exemple de 10 uA). Ecrire un premier et un deuxième bits en parallèle utilise un courant 506 d'écriture plus intense (par exemple sensiblement égal à deux fois le courant 503 d'écriture) ayant un courant 508 maximum d'écriture (par exemple de 20 uA).

En outre, écrire un premier, un deuxième et un troisième bits écrits en parallèle utilise un courant 510 d'écriture encore plus intense (par exemple sensiblement égal à trois fois le courant 503 d'écriture) ayant un courant 512 maximum d'écriture (par exemple de 30 uA). C'est pourquoi les inventeurs ont considéré que le courant total d'écriture utilisé pour écrire des bits de données limite le nombre de bits qui peuvent être écrits en parallèle, en raison des limitations dues aux spécifications du système (par exemple le courant maximum qui peut être fourni par la pompe de charge ou par l'alimentation en électricité du circuit). C'est ainsi, par exemple, que, si un bit de donnée unique peut être écrit en 10 uA, un courant total de 100 uA permettrait seulement d'écrire 10 bits dans une rangée de cellules de mémoire d'une matrice de MR en parallèle. Cela signifie en pratique que, lorsqu'il faut écrire une certaine quantité de bits (x) de données, on écrit des blocs de 10 bits de données dans la mémoire en parallèle jusqu'à ce que tous les x bits soient écris.

En conséquence, la présente invention se rapporte à un procédé et à un circuit qui accroît la vitesse de fonctionnement et réduit la durée de la programmation totale d'une matrice de mémoire. Plus particulièrement, le procédé et le dispositif suivant l'invention réduisent la consommation maximum de courant d'écriture pour écrire une pluralité de bits de données dans une matrice de MR, en écrivant les bits de données partageant une ligne de mots commune à des instants différents (par exemple en activant des lignes de bits associées à une ligne de mots commune à des instants différents) et en imbriquant ainsi la fenêtre d'écriture pour des bits consécutifs à écrire dans une matrice de mémoire.

Précisément dans un mode de réalisation les fonctions d'écriture de bits de données respectifs à écrire dans une colonne d'une matrice de mémoire sont imbriqués de sorte que le courant maximum d'écriture de chaque bit de donnée est décalé dans le temps du courant maximum d'écriture d'un autre bit. Individuellement, l'opération d'écriture de bits respectifs de données utilise seulement une fraction de la fenêtre totale d'écriture des bits. C'est pourquoi imbriquer des fenêtres d'écriture de bits de données permet d'écrire un nombre plus grand de bits de données, sans dépasser les spécifications du système (par exemple courant maximum de la pompe de charge ou d'une alimentation extérieure), ce qui se traduit par une réduction de la durée totale d'écriture.

La figure 6 illustre un procédé à titre d'exemple d'imbrication de la fenêtre d'écriture pour des bits de données consécutifs à écrire dans une matrice de mémoire. Le procédé prévoit un retard entre le début de l'écriture de bits de données respectifs d'un mot de données, ce qui se traduit par une consommation réduite du courant maximum d'écriture et ainsi réduit la durée totale d'écriture du mot de données.

Bien que l'on illustre et décrive le procédé 600 ci-dessous sous la forme d'une série d'actes ou d'événements, il va de soi que l'ordre illustré de ces actes ou évènements ne doit pas être interprété dans un sens limitatif. C'est ainsi, par exemple, que certains actes peuvent se produire suivant des ordres différents et/ou concurremment avec d'autres actes ou évènements, à la différence de ce qui est illustré et/ou décrit. En outre, tous les actes illustrés ne sont pas nécessaires pour mettre en oeuvre un aspect ou mode de réalisation ou plusieurs aspects ou mode de réalisation de l'invention. De même, l'un des actes ou plusieurs de ces actes peut être effectué en un seul acte ou en une seule fois et/ou en une seule phase ou en plusieurs actes et/ou en phases distinctes. De plus, il va de soi qu'une cavité isolante et/ou plusieurs cavités isolantes sont formées par des procédés de traitement qui sont compatibles avec des technologies utilisées actuellement, ce qui se traduit par des modifications seulement mineures de la séquence opératoire actuelle.

En 602 on active une ligne de mots. On peut activer la ligne de mots suivant un signal reçu d'un circuit de commande essayant d'écrire un mot de données comprenant une pluralité de bits de données dans une matrice de MR.

La figure 7 illustre un graphique 700 du courant en fonction du temps d'un courant d'écriture pour une matrice de MR donnée à titre d'exemple (correspondant par exemple à une matrice de MR 300). La figure 7 illustre aussi un signal 708 d'horloge associée à un circuit de commande couplé à la matrice de MR donnée à titre d'exemple et un signal 710 de ligne de mots. Comme illustré à la figure 7, le signal de ligne de mots est excité à l'instant t0, en activant ainsi une ligne de mots associée à une première colonne.

On écrit un premier bit de données dans une mémoire de MR en 604. On peut écrire le premier bit de données dans une cellule de MR, en activant une première ligne de bits (procurant par exemple un premier état de polarisation d'écriture) à un instant t1. La ligne de bits activée écrira le premier bit de données dans une cellule de mémoire couplée à la ligne de mots activée. Dans un mode de réalisation, on peut utiliser un signal d'horloge pour commander l'écriture du premier bit de données dans une cellule de MR. C'est ainsi, par exemple, que le front montant d'un premier signal d'horloge (par exemple à l'instant t1) peut être configuré pour faire qu'un circuit de commande excite sélectivement une ligne de bits et ainsi écrive un premier état de données dans une matrice de MR. La souplesse de signaux d'horloge de ce genre permet d'avoir une commande souple du courant utilisé pour écrire des bits de données dans le temps.

Comme illustré à la figure 7 à l'instant ti un signal d'horloge facilite l'écriture d'un premier bit de données dans une première cellule de mémoire associée à la ligne de mots. Le courant d'écriture appliqué à une première ligne de bits pour écrire un premier bit de données est illustré à la figure 7 sous la forme d'une courbe 702. En particulier, le courant 702 d'écriture utilisé pour écrire le premier bit de données atteint un maximum à t2, après quoi le courant d'écriture commence à décroître.

En 606 une durée An d'imbrication de fenêtre d'écriture est déterminée. La durée Ln d'imbrication de fenêtre d'écriture est la durée comprises entre le début de la fenêtre d'écriture de bits de données successifs, une fenêtre d'écriture comprenant la durée qu'il faut pour écrire un bit de données dans une cellule de MR (par exemple une cellule d'écriture commence au début de l'écriture d'un bit de données et se termine lorsque l'écriture d'un bit de données est achevée). C'est ainsi, par exemple, que la durée An d'imbrication de fenêtre d'écriture peut comprendre la durée entre le début de l'écriture d'un premier bit de données dans une première cellule de mémoire et le début de l'écriture d'un bit de données suivant dans une cellule de mémoire suivante. Il va de soi que la durée Ln d'imbrication de fenêtre d'écriture peut être modifiée dynamiquement au cours de l'écriture d'un mot de données (par exemple on entre l'écriture d'un premier et d'un deuxième bits de données peut être plus grand ou plus petit que Ln entre l'écriture d'un deuxième et d'un troisième bits de données).

La durée An d'imbrication de fenêtre d'écriture peut être déterminée pour faire qu'un courant total d'écriture se trouve dans les spécifications du système (en étant par exemple inférieur au courant total d'écriture qu'un système peut fournir). Dans un mode de réalisation, la durée An d'imbrication de fenêtre d'écriture est choisie de manière à ce que le courant maximum de bits de données successifs écrits dans la matrice de MR ne coïncide pas sensiblement dans le temps. Dans un autre mode de réalisation la durée An d'imbrication de fenêtre d'écriture est inférieure à la durée qu'il faut pour écrire un bit de données entier dans une cellule de MR.

Dans un autre mode de réalisation, la durée Ln d'imbrication de fenêtre d'écriture peut comprendre une valeur de temps, qui permet au courant utilisé pour écrire le premier bit de données de décroître en dessous d'un certain seuil non nul déterminé à l'avance avant d'écrire un bit de données suivant. Dans encore un autre mode de réalisation, la durée Ln d'imbrication de fenêtre d'écriture est choisie pour obtenir un courant total d'écriture qui est sensiblement régulier en fonction du temps par rapport au courant d'écriture d'un bit de données unique.

On écrit un bit de données suivant à un instant suivant t+on en 608. On peut écrire le bit de données suivant dans une cellule de MR, en activant une ligne de bit suivant (par exemple en procurant un état de polarisation d'écriture suivant) partageant la ligne de mots activée à un instant suivant (par exemple après l'instant où le premier état de polarisation d'écriture a atteint une valeur maximum). D'une manière similaire au premier bit de donnée, on peut utiliser un signal d'horloge (par exemple 708) pour commander l'écriture du bit de données suivant dans une cellule de MR. C'est ainsi, par exemple, que le front montant d'un signal d'horloge suivant (par exemple à un instant t3) peut être configuré pour faire qu'un circuit de commande du courant excite sélectivement une ligne de bits et écrire ainsi le bit de données suivant dans la cellule de MR.

Il va de soi que l'instant t peut être égal à l'instant tl pour un bit de données écrit immédiatement après le premier bit de données. En variante, l'instant t peut être égal à un temps ultérieur pour écrire ensuite des bits de données. C'est ainsi, par exemple, que, comme représenté à la figure 7, l'instant t peut être égal à l'instant t3 (par exemple en faisant qu'un bit de données suivant soit écrit à un temps suivant t3+on) pour un bit de données qui est écrit immédiatement après un deuxième bit de données, le deuxième bit de données étant écrit à un instant t3=tl+On suivant. En d'autres termes, la notation instant t est utilisée pour permettre de multiples itérations d'écriture suivant le procédé 600.

Le courant d'écriture (par exemple l'état de polarisation d'écriture) utilisé pour écrire le deuxième bit de données est illustré à la figure 7 sous la forme de la courbe 704. Comme illustré à la figure 7, à l'instant t3 un signal d'horloge facilite l'écriture d'un deuxième bit de données dans une deuxième cellule de mémoire associé à la ligne de mots. L'instant t3 auquel le courant d'écriture est appliqué à une deuxième ligne de bits pour écrire un deuxième bit de données est placé chronologiquement après que le courant utilisé pour écrire le premier bit de données a atteint son maximum et a commencé à décroître. Cela fait que le courant 706 total utilisé pour écrire le premier et le deuxième bit de données (par exemple la somme des courants 702 et 704) a une valeur totale de courant d'écriture qui est plus petite que la somme de l'écriture, maximum du premier et du deuxième bits de données.

On peut écrire des bits supplémentaires dans le même mot d'une manière analogue, comme illustré par des flèches 614. On peut, en particulier, écrire des bits supplémentaires dans le même mot en répétant les actions 606 à 608. Il va de soi que l'on peut effectuer ces actions jusqu'à ce que tous les bits d'un mot ait été écrit dans la mémoire MR.

En 610 une dernière durée Ani, d'imbrication de fenêtre d'écriture est déterminée. La dernière durée d'imbrication de fenêtre d'écriture procure un temps d'écriture pour le dernier bit de données à écrire. En conséquence, après qu'un dernier état de polarisation d'écriture est appliqué à une dernière ligne de bits, le système attendra pendant une dernière durée Ani, d'imbrication de fenêtre d'écriture, avant qu'en 612 la ligne de mot soit désactivée.

Ainsi, comme prévu par le procédé 600, des bits de données d'un mot de données partageant une ligne de mots commune sont écrits à des instants différents, en imbriquant ainsi la fenêtre d'écriture de bit de données et en procurant un courant total réduit d'écriture. Cela se traduit par un courant d'écriture, qui n'excède les spécifications du système et, en outre, par un courant d'écriture, qui permet d'écrire davantage de bits de données dans un temps plus court, en utilisant un courant plus uniforme (par exemple un courant médian moins intense) pendant la durée d'écriture d'un mot de données.

La figure 8 illustre un circuit 800 de commande de début d'écriture à titre d'exemple configuré pour réduire un temps total d'écriture de bits de données dans une mémoire rémanente, sans utiliser une consommation maximum de courant qui dépasse les spécifications du système. Le circuit 800 de commande du débit d'écriture comprend un circuit 802 de commande couplé à un registre 804 à décalage. Le circuit 802 de commande est configuré pour écrire des données dans des bits multiples d'un mot de données mémorisé dans une mémoire par activation d'une ligne de mots commune et d'une ou plusieurs lignes de bits (en procurant par exemple un ou plusieurs états de polarisation d'écriture). Le registre 804 à décalage est configuré pour retarder l'activation de la ligne de bits ou des plusieurs lignes de bits partageant la ligne de mots commune et en conséquence pour imbriquer les fenêtres d'écriture de divers bits de données, qui sont écrits dans une rangée d'une matrice de MR.

Plus particulièrement, le circuit 802 de commande peut comprendre un automate fini, un séquenceur ou quelque autre type de dispositif de commande. Dans un mode de réalisation représenté à la figure 8, le circuit 802 de commande comprend une pluralité d'entrées/sorties (marqué 0, 1, n-2, n-1). Chaque entrée/sortie a un verrou 806 d'entrée de donnée et un multiplexeur (MUX) 808 qui est relié à des lignes de bits multiples d'une matrice de MR. Dans divers modes de réalisation, le MUX 808 peut comprendre un additionneur ou tout circuit qui facilite un réglage de la sortie du dispositif de commande de courant. Un élément 810 logique et le registre 804 à décalage, atteignant toutes les entrées/sorties, sont configurés entre le MUX 808 et le verrou 806 d'entrée de donnée. L'élément 810 logique et le registre 804 à décalage sont configurés pour permettre au circuit 800 de commande du courant d'activer sélectivement une entrée/sortie unique à un instant donné. C'est ainsi, par exemple, qu'une première entrée/sortie peut être activée pour écrire un premier état de données à un premier instant et une deuxième entrée/sortie (par exemple l'entrée/sortie suivante) peut être activée pour écrire un deuxième état de données à un deuxième instant plus tardif que le premier instant.

Le registre 804 à décalage comprend une pluralité de bascules 812, partageant la même horloge 814. La sortie des bascules respectives est couplée à l'élément 810 logique et à l'entrée de la bascule suivante du registre, ce qui donne un circuit qui décale d'une position la mémoire de bits unidimensionnelle, qui y est mémorisée. Suivant l'invention, le registre 804 à décalage procure une sortie retardée de données mémorisées par les bascules du registre.

Dans un mode de réalisation, le retard du registre à décalage peut être déterminé par l'horloge 814 du système (par exemple une horloge interne à oscillateur configurée pour donner une grande précision et une grande souplesse), le registre à décalage sortant des données à réception d'un signal d'horloge). C'est ainsi, par exemple, que, pendant un fonctionnement, une donnée à écrire dans une matrice de MR est transférée au verrou 806 d'entrée de données et une adresse de bloc est envoyée au MUX 808. Un signal 814 d'horloge est reçu par le registre à décalage et fait qu'une donnée procurée par le bus 816 est décalée dans le registre à décalage et dans l'élément 810 logique (par exemple en « décalant vers l'entrée » la donnée présente à son entrée et « décalant vers la sortie » le dernier bit de la matrice lorsqu'il lui est permis de le faire par une transition de l'entrée d'horloge). La donnée à écrire dans la matrice de MR peut ensuite être sélectionnée par le registre à décalage, en permettant d'ajuster de manière souple le courant maximum et l'écriture.

En se reportant à nouveau à la figure 7, les signaux d'horloge appliqués au registre 804 à décalage sont illustrés en 708. Lorsque le signal 708 d'horloge est mis à un niveau haut à l'instant t1r le registre 804 à décalage décale la donnée passant dans le registre à décalage en faisant qu'une première entrée/sortie écrive la donnée dans une cellule MR. De même, lorsque le signal 708 d'horloge est mis au niveau haut à l'instant t3, le registre à décalage décale à nouveau la donnée dans le registre en faisant qu'une deuxième entrée/sortie écrive la donnée dans une cellule de MR (partageant par exemple une ligne 710 de mots commune).

On peut apporter diverses modifications à la fréquence du signal d'horloge (par exemple à la durée d'imbrication de fenêtre d'écriture) pour permettre au registre de décalage de modifier facilement et d'une manière souple le courant consommé. C'est ainsi, par exemple, que le retard entre des fenêtres d'écritures peut être augmenté ou diminué en prévoyant des cycles d'horloge qui se succèdent plus tôt ou plus tard. En outre, on peut commander dynamiquement la fréquence des cycles d'horloge pour permettre d'avoir encore plus de souplesse. Dans un mode de réalisation, en modifiant la durée d'imbrication de fenêtre d'écriture, on maintient le courant total d'écriture à une demande de courant régulière et sensiblement constante dans le temps.

Dans un mode de réalisation, le circuit de commande du courant est configuré aussi pour modifier le nombre de bits de données, qui sont écrits en parallèle, en commutant la ligne entrée/sortie du registre à décalage après que multiples bits de données ont été écrits, en définissant ainsi le nombre de bits qui sont écrits en parallèle. Cela permet d'avoir une vitesse d'écriture accrue à la fois en écrivant des bits de données en parallèle et en imbriquant la fenêtre d'écriture des bits qui sont écrits en parallèle.

Dans un mode de réalisation, le circuit de commande du courant fonctionne indépendamment pour différentes parties logiques et physiques du module de mémoire (par exemple un bloc différent, une aile ou un secteur de la matrice de mémoire).

La figure 9 illustre par exemple un graphique 900 du courant en fonction du temps, montrant les courants 902, 904 et 906 d'écriture de trois bits de données écrits en parallèle. Les écritures de bits de données sont activées en utilisant trois signaux 908 d'horloge qui sont peu espacés dans le temps en étant suivis d'un retard plus long. Les signaux 908 d'horloge provoquent l'écriture de trois bits de données dans un court laps de temps. Un retard grand est prévu alors que le courant d'écriture des trois bits de données décroît, avant d'écrire une deuxième série (c'est-à-dire une série suivante) de trois bits de données (par exemple par une deuxième série de trois signaux d'horloge) en parallèle.

La figure 10 illustre un graphique du courant en fonction du temps, montrant le courant d'écriture total obtenu pour deux configurations de groupe différentes (en écrivant par exemple une première et une deuxième colonnes en parallèle). La première série 1002 de courant illustre le courant d'un bit de données unique écrit avec une fenêtre de données imbriquée (par exemple comme représenté à la figure 7). La deuxième série 1004 de courant illustre le courant de trois bits de données écrits en parallèle avec une fenêtre de donnée imbriquée (par exemple comme représenté à la figure 9). On peut voir dans le graphique que le courant d'écriture total de la deuxième série 1004 est plus grand que le courant d'écriture totale de la première série 1002, puisque le courant d'écriture total de la deuxième série 1004 peut comprendre le courant total utilisé pour écrire les trois bits de données égal à la somme des courants d'écriture des bits de données (par exemple courants 902, 904 et 906 d'écriture comme représenté à la figure 9).

La variation souple de la durée d'imbrication de fenêtre d'écriture, telle que prévue suivant l'invention, permet au système de commander sur la base de contraintes de courant d'alimentation. C'est ainsi, par exemple, que la durée d'imbrication de fenêtre d'écriture pour un système ayant une alimentation en courant limitée (opérant par exemple à partir d'une pile ou d'un accumulateur) peut être plus grande que la durée d'imbrication de fenêtre d'écriture d'un système qui opère à partir d'une source d'alimentation sensiblement illimitée (en étant par exemple enfiché dans une prise de mur). Dans un mode de réalisation, la durée d'imbrication de fenêtre d'écriture peut être configurée de manière à se modifier en fonction de la source d'alimentation. En outre, le système peut être configuré pour modifier dynamiquement la durée d'imbrication de fenêtre d'écriture (par exemple la fréquence d'un signal d'horloge) pendant le fonctionnement du système.

D'une manière semblable, un système utilisant une matrice de MR peut augmenter sa durée d'imbrication de fenêtre d'écriture (par exemple diminuer le courant total pour écrire un état de données) lorsque le système est débranché d'une prise murale pour opérer à partir d'un accumulateur ou d'une pile. En revanche, un système alimenté en 110V peut diminuer la durée de fenêtre d'écriture pour effectuer des opérations d'écriture aussi rapidement que possible, en écrivant plus de bits en parallèle (par exemple en utilisant un courant maximum d'écriture plus intense).

En outre, la durée d'imbrication de fenêtre d'écriture peut être intégrée à d'autres techniques de conservation de l'énergie électrique pour gérer l'énergie électrique du système. Par exemple, si un système électronique n'est plus alimenté, il peut augmenter dynamiquement la durée d'imbrication de fenêtre d'écriture, en réduisant ainsi la consommation d'énergie du système (en réduisant aussi les performances de la mémoire).

Dans un mode de réalisation supplémentaire, un circuit de commande du courant, tel que prévu suivant l'invention, peut être configuré pour court-circuiter sélectivement les bits de données bas (par exemple « 0 ») d'un mot de données à écrire dans une matrice de MR. Court-circuiter l'écriture de bits de données bas peut permettre au système d'augmenter la vitesse globale d'écriture, puisque des bits de données bas n'exigent pas typiquement une activation de lignes de bits. Au lieu de cela, le circuit de commande de courant peut se concentrer sur l'écriture d'états hauts de données (par exemple « 1 »), qui utilisent un courant d'écriture intense, à écrire dans une matrice de MR.

La figure 11 illustre un mode de réalisation d'un circuit 1100 de commande de courant, comprenant un montage configuré pour court-circuiter sélectivement des bits bas de données. C'est ainsi, par exemple, que le circuit de commande de la figure 11 permet de supprimer l'opération d'écriture pour des bits de données ayant une valeur « 0 » pour un mot de données comprenant des 0 et des 1. Comme illustré à la figure 11, un élément logique (par exemple un court-circuit MUX) est prévu pour permettre au système de court-circuiter une ou plusieurs bascules d'un registre à décalage (correspondant par exemple au registre 804 à décalage) suivant la donnée à écrire dans une matrice de MR.

Plus particulièrement, comme illustré à la figure 11, le circuit 1100 de commande de courant comprend un multiplexeur de dérivation (bypass MUX) commandé par la sortie de l'élément logique (c'est-à-dire la donnée à écrire). Le bypass MUX accepte la sortie des verrous de données dans l'entrée/sortie de courant (par exemple « 1 ») et l'écriture de donnée à partir de verrou d'une entrée/sortie antérieure (par exemple « 0 »). Suivant la valeur à écrire dans la mémoire (par exemple une sortie par l'élément 1110 logique), le bypass MUX enverra la valeur des verrous de données dans l'entrée/sortie de courant à l'entrée/sortie de courant suivante ou il enverra la valeur des verrous de données d'une entrée/sortie antérieure à l'entrée/sortie suivante.

C'est ainsi, par exemple, qu'à la figure 11, le bypass MUX1 de la sortie I/O 1 fournira la donnée provenant des verrous 1106 et 1108 à l'entrée/sortie suivante ou il fournira les données des verrous 1102 à 1104 à l'entrée/sortie suivante, suivant la valeur à écrire dans la mémoire sortie par l'élément 1110 logique. En conséquence, le circuit 1100 de commande supprime les lignes de bits associées à des états bas de données et exécute les lignes de bits associées à des états hauts de donnée. En d'autres termes, le trajet de balayage est configuré pour contenir seulement les bascules du registre à décalage (constituées par exemple des verrous 1102 et 1104 ou 1106 et 1108) qui sont associées à des bits de données «1» (c'est-à-dire les bits qui doivent être écrits).

Dans un mode de réalisation supplémentaire, la sortie du registre à décalage peut être renvoyée au dispositif de commande. Pendant une opération d'écriture toujours active, la sortie comprendra des états hauts de données. Une fois que le dispositif de commande reçoit un état bas de données, il se rend compte que tous les bits de données ont été écrits et que l'écriture du mot de données est achevée.

Bien que l'invention ait été illustrée et décrite en se reportant à un mode de réalisation ou à plusieurs modes de réalisation, on peut apporter des changements et/ou des modifications aux exemples illustrés sans sortir de l'esprit et de la portée de l'invention. C'est ainsi, par exemple, que, bien que l'invention est été décrite en relation avec une matrice de mémoire NON OU flash, il va de soi que le procédé décrit peut s'appliquer à diverses architectures de mémoire.

En outre, en ce qui concerne les diverses fonctions effectuées par les composants ou structures décrits (ensembles, dispositifs, circuits, systèmes, etc...) les termes y compris une référence à un « moyen ») utilisés pour décrire des composants de ce genre sont destinés à correspondre, sauf indication contraire, à tout composant ou structure qui effectue la fonction spécifiée du composant décrit (par exemple qui est équivalent fonctionnellement), même s'il n'est pas équivalent structurellement à la structure décrite qui effectue la fonction dans les modes de réalisation de l'invention donnés à titre d'exemple et illustrés. De plus, bien qu'une caractéristique particulière de l'invention puisse avoir été décrite en regard seulement de l'un des plusieurs modes de réalisation, cette caractéristique peut être combinée à une autre caractéristique ou à plusieurs autres caractéristiques des autres modes de réalisation comme on le souhaite et comme il est avantageux pour toute application donnée particulière.

Enfin, dans la mesure ou les termes « comprenne », « comporte », « a », « ont », « avec » ou leurs variantes sont utilisés dans la description, ces termes doivent être considérés d'une manière extensive comme correspondant au mot « comprenant ».

Claims (18)

1. REVENDICATIONS1. Circuit de commande de débit d'écriture, caractérisé en ce qu'il comprend : un circuit de commande configuré pour : activer (602) au moins une ligne de mots ; écrire (608) un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée en procurant un premier état de polarisation d'écriture ; et écrire (608) un bit de données suivant dans une cellule de mémoire suivante associée à la ligne de mots activée en procurant un état de polarisation d'écriture suivante ; un registre (804) à décalage configuré pour que le circuit de commande retarde la procuration du premier état de polarisation d'écriture et de l'état de polarisation d'écriture suivant d'une durée An non nulle d'imbrication de fenêtre d'écriture, ce qui fait que le premier bit de données et le bit de données suivant sont écrits à des instants différents dans des cellules de mémoire différentes de la ligne de mots activée.
2. 2. Circuit suivant la revendication 1, caractérisé en ce qu'un courant maximum d'écriture du circuit de commande est inférieur à une somme du maximum du premier état de polarisation et de l'état de polarisation suivant.
3. 3. Circuit suivant la revendication 2, caractérisé en ce que .Un premier signal d'horloge active le premier état de polarisation d'écriture utilisé pour écrire le premier bit de données, et Un signal d'horloge suivant, prévu chronologiquement après le premier signal d'horloge, active l'état de polarisation d'écriture suivant utilisé pour écrire le bit de données suivant.
4. 4. Circuit suivant la revendication 3, caractérisé en ce que la durée An d'imbrication de fenêtre d'écriture entre le premier signal d'horloge et le signal d'horloge suivant peut être réglée dynamiquement pour permettre d'avoir une durée On souple d'imbrication de fenêtre d'écriture.
5. 5. Circuit suivant l'une des revendications précédentes, caractérisé en ce que la durée On d'imbrication de fenêtre d'écriture comprend une valeur de temps, qui permet au premier état de polarisation d'écriture de décroître en dessous d'un certain seuil non nul déterminé à l'avance, avant l'écriture du bit de données suivant.
6. 6. Circuit suivant l'une des revendications précédentes, dans lequel la durée d'imbrication de fenêtre d'écriture est choisie pour procurer un courant total d'écriture, qui est sensiblement uniforme pendant une durée pour écrire un mot entier de données.
7. 7. Circuit suivant l'une quelconque des revendications précédentes, caractérisé en ce que le circuit de commande comprend une pluralité d'entrée/sortie ayant chacune un multiplexeur (808) et un verrou d'entrée de données couplé à une bascule (812) du registre (804) à décalage.
8. 8. Circuit suivant la revendication 7, caractérisé en ce qu'il comprend en outre un montage configuré pour permettre au registre (804) à décalage de court-circuiter une ou plusieurs bascules (812) du registre (804) à décalage suivant une valeur de bits de données à écrire à l'une de la pluralité des entrées/sorties du circuit de commande.
9. 9. Circuit suivant la revendication 8, caractérisé en ce que le circuit comprend un multiplexeur de dérivation.
10. 10. Circuit suivant la revendication 8, caractérisé en ce que la sortie du registre (804) à décalage est renvoyée au circuit de commande, en permettant ainsi au circuit de commande de déterminer lorsque l'écriture d'un mot de donnée est achevée.
11. 11. Procédé pour améliorer la vitesse de fonctionnement d'une matrice de mémoire, caractérisé en ce que : on active au moins une ligne de mots de la matrice de mémoire ; on active une première ligne de bits à un premier instant pour écrire un premier bit de données dans une première cellule de mémoire associée à la ligne de mots activée ; on active une ligne de bits suivante à un instant suivant pour écrire un bit de données suivant dans une cellule de mémoire associée à la ligne de mots activée, le premier instant et l'instant suivant étant différents, ce qui fait que l'on obtient un courant d'écriture maximum du premier bit de données, qui est décalé dans le temps d'un courant d'écriture maximum du bit de données suivant.
12. 12. Procédé suivant la revendication 11, caractérisé en ce que : activer la première ligne de bit comprend appliquer un premier état de polarisation d'écriture, activer la ligne de bit suivante comprend appliquer un état suivant de polarisation d'écriture, et une valeur maximum du premier état de polarisation d'écriture et une valeur maximum de l'état suivant de polarisation d'écriture ne coïncident pas dans le temps.
13. 13. Procédé suivant la revendication 11 ou 12, caractérisé en outre en ce que l'on détermine une durée d'imbrication de fenêtre d'écriture, le premier instant et l'instant suivant étant séparés par la durée d'imbrication de fenêtre d'écriture.
14. 14. Procédé suivant la revendication 13, caractérisé en ce que la durée d'imbrication de fenêtre d'écriture peut être réglée dynamiquement dans le temps.
15. 15. Procédé suivant la revendication 13, caractérisé en ce que la durée d'imbrication de fenêtre d'écriture, est choisie pour procurer un courant total d'écriture qui est sensiblement uniforme pendant une durée pour écrire un mot complet de données.
16. 16. Procédé suivant la revendication 13, caractérisé en ce que la durée d'imbrication de fenêtre d'écriture comprend une valeur de temps, qui permet à un premier état de polarisation d'écriture de décroître en dessous d'un certain seuil non nul déterminé à l'avance, avant d'écrire le bit de données suivant.
17. 17. Procédé suivant l'une quelconque des revendications 10 à 16, caractérisé en ce que la première ligne de bit et la ligne de bit suivante sont activées en utilisant un signal d'horloge ayant une fréquence qui peut être réglée dynamiquement.
18. 18. Procédé suivant l'une quelconque des revendications 11 à 17, caractérisé en ce que le premier bit de données et le bit de données suivant contiennent des états de données hauts, ce qui donne un procédé qui court-circuite l'écriture d'états de données bas.