JP5099674B2 - 半導体集積回路 - Google Patents

Description

本発明は、電源投入時におけるメモリ装置の初期化のための読み出し動作が行われる半導体集積回路に係り、詳しくは、メモリ動作時のドライブ電圧情報、不良メモリセル切替え情報等を蓄積するヒューズ回路のヒューズセルの増加に伴う、読み出し動作時間の増加と回路の総電流量の増加とを抑えた半導体集積回路に関する。

フラッシュメモリセルを使用したヒューズセルの場合、ビット数が増加するにつれ、初期化のための読み出し開始において、ビット線の寄生容量を充電するために多くの電流が電源から供給される。また、ヒューズセルから読み出し回路内のデータラッチ回路にデータを取り込む場合においても、ラッチを反転させるための多くの電流が電源から供給される。複数のヒューズセルを同時に読み出す場合、これらの電流が、複数の読み出し回路で一斉に消費される。このため電源電圧の低下が生じ、誤読み出しなどの問題が生じる。

図５は、従来のヒューズメモリの構成を示すブロック図と、その駆動パルスを示すタイムチャートである。図５ａにおいて、ヒューズ読み出し回路２０は、グローバルビットライン１４の一端に接続され、他端には、Ｙセレクタスイッチトランジスタ１５の一端が接続されている。Ｙセレクタスイッチトランジスタ１５の他端はローカルビットライン１１に接続され、ローカルビットライン１１には、さらに１つ又はそれ以上のヒューズメモリセル１２−２（１つのみ図示）の一端が接続され、他端は共通ソース線に接続され読み出し時にはグランドに接続されている。この接続構成により、ビットラインブロック１７が構成されている。

ビットラインブロック１７は複数並列に配列され、それぞれのＹセレクタスイッチトランジスタ１５のゲートはＹセレクトライン１６に接続され、複数のヒューズセル１２のゲートはロー方向に向けてそれぞれのワードライン１３（１本のみ図示）に接続されて、ヒューズメモリセルアレイ１０−２を構成している。複数のヒューズ読み出し回路２０は、読み出し制御回路３５からの制御信号を受信して、一斉に読み出し動作が行なわれる。

読み出し動作において、図５ｂのワードラインドライブ信号ＷＬＤとＹセレクトライン選択信号ＹＳ（図示されず）とが立ち上がり、Ｙセレクトライン１６と所定のワードライン１３とが選択される。続いて読み出し制御回路３５から、読み出し回路起動信号ＳＡＡＣＴが出力され、ヒューズメモリセルアレイ１０−２の各ビットラインブロック１７のヒューズ読み出し回路２０が一斉に動作を開始する。このため多くの電源電流ＩＳＡが電源から供給され、供給された電流を合計した総電流量が許容値を越える場合が生じる。

さらに読み出しデータの確定のため、読み出し制御回路３５から、データラッチ信号ＳＡＬＡＴが出力され、ヒューズ読み出し回路２０内のラッチ回路が一斉に動作を開始する。この場合も多くの電源電流ＩＳＡが電源から供給され、総電流量が許容値を越える場合が生じる。初期化のための読み出し動作は、電源投入時の電源電圧がまだ準安定状態の時点で開始される。このため、読み出し、ラッチのいずれにおいても、電源電流ＩＳＡが許容値を越えると、許容動作電圧以下の電源電圧の低下が生じ、誤読み出しなどの問題が生じることになる。特許文献には、初期化情報をヒューズセルアレイに記憶させているフラッシュメモリにおいて、チップの初期化動作時に初期化情報の読み出しを複数回に分割して行う読み出し制御回路の記載がある。
特開２００１−２７３７８１号公報

図６は、特許文献１のフラッシュメモリの初期化情報記憶、読み出しに関する部分を示すブロック図である。図６において、電源投入検知回路１７０は、電源投入時の電源電圧の上昇を検知してリセット信号ＰＯＮＲＳＴを発生する。第１段目のトリガー回路１２０は、リセット信号ＰＯＮＲＳＴを受けて、その立下りにより第１のトリガー信号ＴＲＧ０を立ち上げ、その後、読み出し制御回路１３０が第１のヒューズセルアレイ１１０に格納されている初期化情報を読み出すのに十分な時間を待ち、第１のトリガー信号ＴＲＧ０を立ち下げる。

第２段目のトリガー回路１２１および第３段目のトリガー回路１２２においても同様の動作が行われる。読み出し制御回路１３０は、第１のトリガー信号ＴＲＧ０を受けると、それが立ち上がっている間に第１のヒューズセルアレイ１１０にアクセスし、それに格納されている初期化情報を読み出すように制御する。また、第２のトリガー信号ＴＲＧ１および第３のトリガー信号ＴＲＧ２においても同様の動作が行われる。読み出し検知回路１５０は、読み出し制御回路１３０による読み出し出力を共通に受けて検知し、その検知出力は分配制御１６０により保持回路群１４０に分配制御され、格納されて動作する。

この動作によると、初期化情報を記憶したヒューズセル数が増えてきた場合でも、全てのヒューズセルを一括して読み出すのではなく、３個のヒューズセルアレイ１１０〜１１２の読み出し動作が３回に分割されて行われる。これにより、読み出しに伴うダイナミック消費電流の増大を抑制でき、電源や昇圧レベルの電圧降下を抑えることが可能となる。ところがこの方法においては、消費電流の増大を抑制できるものの、読み出し動作自体を複数回に分割して行う構成のため、全ビットの読み出し時間が分割した回数分かかることとなり、初期化情報の全てのデータを確定する時間が長くなるという問題がある。

本発明は、このような問題を解決するためになされたものであり、読み出し動作時間の増加を伴うことなく回路の総電流量の増加を抑えることにより、ヒューズセルの読み出しにおいて、誤読み出しのない高速読出しが可能な半導体集積回路を提供する。

本発明の半導体集積回路は、メモリデバイスと同一の半導体基板に形成され、メモリデバイスの電源投入時において、メモリデバイスの初期化のための読み出し動作が行われる半導体集積回路であって、半導体集積回路は、初期化情報を記憶したヒューズセルアレイと、ヒューズセルアレイに接続され、初期化情報を読み出す複数のヒューズ読み出し回路と、複数のヒューズ読み出し回路を制御する読み出し制御回路とを有し、電源が投入されると、読み出し制御回路は、複数のヒューズ読み出し回路の読み出し動作において、ヒューズ読み出し回路毎に発生する電流のピークのタイミングが異なるよう、所定の遅延時間間隔を持った読み出し活性化信号を発生することを特徴とする。

本発明の半導体集積回路の読み出し制御回路は、複数のヒューズ読み出し回路の読み出し動作において、各ヒューズ読み出し回路で発生する電流を合計した総電流量が許容値を超えないように、読み出し活性化信号を発生することを特徴とする。

本発明の半導体集積回路の複数のヒューズ読み出し回路は、読み出し動作において読み出された初期化情報のデータをラッチするデータラッチ回路をそれぞれ有し、読み出し制御回路は、それぞれのデータラッチ回路のラッチ動作において、データラッチ回路毎に発生する電流のピークのタイミングが異なるよう、所定の遅延時間間隔を持ったラッチ信号を発生することを特徴とする。

本発明の半導体集積回路の読み出し制御回路は、それぞれのデータラッチ回路のラッチ動作において、各データラッチ回路で発生する電流を合計した総電流量が許容値を超えないように、ラッチ信号を発生することを特徴とする。

本発明の半導体集積回路の読み出し制御回路は、ヒューズ読み出し回路を構成する回路と同一の回路を有し、同一の回路の有する遅延時間分の遅延時間を持った読み出し活性化信号及び、またはラッチ信号を発生することを特徴とする。

本発明の半導体集積回路の読み出し制御回路はラッチ信号発生回路を有し、ラッチ信号発生回路は、複数のヒューズ読み出し回路のデータラッチ回路と同一のデータラッチ回路を有し、読み出し制御回路は、同一のデータラッチ回路の有する遅延時間分の遅延時間を持ったラッチ信号を発生することを特徴とする。

本発明の半導体集積回路において、ヒューズセルアレイのヒューズセルは、フラッシュメモリセル構造を有することを特徴とする。

本発明の半導体集積回路によれば、読み出し動作時間の増加を伴うことなく、ヒューズ読み出し回路及びデータラッチ回路の総電流量の増加を抑えることにより、ヒューズセルの読み出しにおいて、誤読み出しのない高速読出しが可能な半導体集積回路を提供することが可能となる。

本発明による半導体集積回路の実施の形態について、図を用いて説明する。図１は、本発明による半導体集積回路を示すブロック図である。図１において、本発明の半導体集積回路は、図５と同様のｎ個並列に配列されビットラインブロック１７から成るヒューズセルアレイ１０−１と、各ビットラインブロック１７の構成要素であるヒューズ読み出し回路２０と、読み出し制御回路３０とを有する。ヒューズセルアレイ１０−１は図５のヒューズメモリセルアレイ１０−２において説明した通りであるため省略するが、図５のヒューズメモリセル１２−２はフラッシュメモリセル１２−１で構成されている。

読み出し制御回路３０は、ｎ個のヒューズ読み出し回路２０のそれぞれに対応した読み出し回路活性化信号ＳＡＡＣＴＢ０〜ｎを発生し、出力する。これらの読み出し回路活性化信号ＳＡＡＣＴＢ０〜ｎは、ｎ個のヒューズ読み出し回路２０の読み出し電流のピークのタイミングが異なるように、互いに所定の時間だけタイミングがずれて発生されるようになっている。このため読み出しピーク電流は分散され、図５ｂの電源電流ＩＳＡのように許容値を超えることがなくなり、誤読み出しなどの問題の発生をなくすることが可能となる。また、各ヒューズ読み出し回路で発生する電流を合計した総電流量が許容値を超えないように、読み出し活性化信号を発生するようになっていてもよい。例えば、ユニットブロック１８を同じ読み出し活性化信号で起動することにより、読み出し制御回路３０が簡単になりデータの確定時間を早めることができる。

さらに読み出し制御回路３０からは、読み出しデータの確定のためのラッチ信号ＳＡＬＡＴ０〜ｎがｎ個のヒューズ読み出し回路２０内のデータラッチ回路にそれぞれ出力される。この場合もｎ個のデータラッチ回路のラッチ電流のピークのタイミングが異なるように、互いに所定の時間だけタイミングがずれて発生されている。このためラッチ電流は分散され、図５ｂの電源電流ＩＳＡのように許容値を超えることがなくなり、誤読み出しなどの問題の発生をなくすることが可能となる。また、ラッチ電流を合計した総電流量が許容値を超えない範囲で互いのラッチ電流が重畳するように、ラッチ信号を発生してもよい。例えば、ユニットブロック１８を同じラッチ信号で起動することにより、読み出し制御回路３０が簡単になり、データの確定時間を早めることができる。

図２は、本発明による読み出し動作における読み出し回路活性化信号ＳＡＡＣＴＢ０〜ｎと、ラッチ信号ＳＡＬＡＴ０〜ｎとの関係を示すタイミングチャートである。読み出し動作において、図１のワードラインドライブ信号ＷＬＤとＹセレクトライン選択信号ＹＳとが立ち上がり、Ｙセレクトライン１６と所定のワードライン１３とが選択される。続いて読み出し制御回路３０から、読み出し回路活性化信号ＳＡＡＣＴＢ０〜ｎが所定の遅延時間間隔で出力される。さらに所定の時間遅れて、読み出しデータの確定のためのデータラッチ信号ＳＡＬＡＴ０〜ｎが所定の遅延時間間隔で出力される。ｎ個のヒューズ読み出し回路２０は、これらの信号を受信し、各回路の動作が分散するため、電源電流ＩＳＡは許容値を超えることがない。

図３は、本発明によるヒューズ読み出し回路のブロック図である。図３において、ＰＭＯＳトランジスタ４０の一端は電源Ｖｃｃに接続され、他端はＰＭＯＳトランジスタ４１の一端に接続されている。ＰＭＯＳトランジスタ４１の他端はＮＭＯＳトランジスタ４２の一端に接続され、ＮＭＯＳトランジスタ４２の他端はＮＭＯＳトランジスタ４３の一端に接続されると共に、グローバルビットライン１４に接続されている。ＮＭＯＳトランジスタ４３の他端はグランドに接続されている。

インバータ４４の入力端は、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２とのノードに接続され、出力端は、ＮＭＯＳトランジスタ４５のゲートに接続されている。ＮＭＯＳトランジスタ４５の一端はＮＭＯＳトランジスタ４６の一端に接続され、ＮＭＯＳトランジスタ４６の他端はグランドに接続されている。さらに、ＮＭＯＳトランジスタ４５の他端はインバータ４７の入力端とインバータ４８の出力端とに接続されている。インバータ４７の出力端とインバータ４８の入力端とは、インバータ５０の入力端とＮＭＯＳトランジスタ４９の一端とに接続され、ＮＭＯＳトランジスタ４９の他端はグランドに接続されている。

ＰＭＯＳトランジスタ４１のゲートには、ヒューズ読み出し回路のロード信号ＳＡＬＯＡＤが印加される。ＮＭＯＳトランジスタ４２のゲートには、ビットラインバイアス信号ＢＬＢＩＡＳが印加される。ＮＭＯＳトランジスタ４９のゲートには、リセット信号ＲＥＳＥＴが印加される。これらの信号は、読み出し動作の期間を決定するワードラインドライブ信号ＷＬＤの立ち上がりタイミングに先んじて各トランジスタを活性化し、立下りタイミングに遅れて非活性化する。ＰＭＯＳトランジスタ４０とＮＭＯＳトランジスタ４３のゲートには、読み出し回路活性化信号ＳＡＡＣＴＢｎが印加されている。またＮＭＯＳトランジスタ４６のゲートには、ラッチ信号ＳＡＬＡＴｎが印加されている。

したがってこの場合は、図１の第ｎ番目のビットラインブロック１７の構成要素であるヒューズ読み出し回路２０が動作する。図２で示されたタイミングにより、読み出し回路活性化信号ＳＡＡＣＴＢｎで活性化されて第ｎ番目のビットラインブロック１７のフラッシュメモリセル１２−１の読み出しを開始し、読み出されたデータ信号はグローバルビットライン１４を経由し、インバータ４４に入力される。さらにラッチ信号ＳＡＬＡＴｎで活性化された後に、インバータ４４に入力されたデータは、ＮＭＯＳトランジスタ４５を介した後、インバータ４７とインバータ４８で構成されるラッチ回路にラッチされる。なお、ラッチされたデータはインバータ５０を介して出力される。第０〜ｎ−１番目のビットラインブロック１７のヒューズ読み出し回路２０においても同様の動作が行われる。

なお、読み出し制御回路３０においてそれぞれ異なるタイミングで発生される、即ち遅延時間を有する読み出し活性化信号およびラッチ信号は、予め定められたプログラムによって信号を発生するようになっていてもよいし、読み出し制御回路がそれぞれの信号に遅延時間を持たせることが可能な遅延回路を備えて、遅延時間を有する信号を発生するようになっていてもよい。この場合に、読み出し制御回路３０は、ヒューズ読み出し回路を構成する回路と同一の回路を有して、その回路の遅延時間分の遅延時間を持った読み出し活性化信号およびラッチ信号を発生するようになっていてもよい。

図４は、本発明の読み出し制御回路における、データラッチ回路のラッチ電流のピークのタイミングが異なるように、所定の遅延時間間隔を持ったラッチ信号を発生するラッチ信号発生回路のブロック図である。図４において、ＮＭＯＳトランジスタ５１の一端はＮＭＯＳトランジスタ５２の一端に接続され、ゲートは電源Ｖｃｃに接続されている。ＮＭＯＳトランジスタ５２の他端はグランドに接続されている。さらにＮＭＯＳトランジスタ５１の他端は、インバータ５３の入力端とインバータ５４の出力端とに接続されている。インバータ５３の出力端とインバータ５４の入力端とは、インバータ５７の入力端とＮＭＯＳトランジスタ５５の一端とに接続されている。ＮＭＯＳトランジスタ５５の他端はグランドに接続されている。インバータ５７の出力端はＮＡＮＤ回路５８の一方の入力端に接続され、他方の入力端はＮＭＯＳトランジスタ５５のゲートに接続されている。

ＮＭＯＳトランジスタ５５のゲートには、図３と同様にリセット信号ＲＥＳＥＴが入力される。ＮＭＯＳトランジスタ５２のゲートには、図３に示される第ｎ番目のヒューズ読み出し回路２０に入力されるラッチ信号ＳＡＬＡＴｎより１段前のラッチ信号ＳＡＬＡＴｎ−１が入力される。インバータ５３とインバータ５４とは図３のインバータ４７とインバータ５４と同じラッチ回路を構成し、遅延時間が等しくなるように設計されている。

したがってＮＡＮＤ回路５８の出力端の信号は、ラッチ信号ＳＡＬＡＴｎ−１をラッチ回路の遅延時間だけ遅延させた信号となる。これをラッチ信号ＳＡＬＡＴｎとして図３の回路に入力することにより、第ｎ番目のヒューズ読み出し回路２０のラッチ電流は、第ｎ−１番目のヒューズ読み出し回路２０のラッチ電流に対し、ラッチ回路の遅延時間単位だけ遅延して発生する。第１〜ｎ−１番目のヒューズ読み出し回路２０に対しても同様のラッチ信号ＳＡＬＡＴ１〜ｎ−１を入力することにより、互いのラッチ電流をラッチ回路の遅延時間単位だけ遅延して発生させることが可能となる。

ヒューズ読み出し回路のラッチ回路と同じラッチ回路を遅延時間設定手段として用いることにより、ヒューズ読み出し回路のラッチ回路と、ラッチ信号発生回路とが、同様の遅延時間を有することとなる。また、回路の加工時に加工誤差が生じた場合でも、ラッチ回路とラッチ信号発生回路が同じ構成を有することにより、双方が同じ加工誤差をもつこととなる。このため、常に同様の遅延時間を有することとなる。これにより、常に最適な遅延時間を実現することが可能となる。

以上説明したように、本発明によると、読み出し動作時間の増加を伴うことなく、ヒューズセルの読み出しにおいて、ヒューズ読み出し回路及びデータラッチ回路の総電流量の増加を抑えることが可能となり、誤読み出しのない高速読出しが可能な半導体集積回路を提供することができる。

本発明による半導体集積回路を示すブロック図。 本発明による読み出し動作におけるタイミングチャート。 本発明によるヒューズ読み出し回路のブロック図。 本発明の読み出し制御回路における、ラッチ信号発生回路のブロック図。 従来のヒューズメモリの構成を示すブロック図 従来のフラッシュメモリの初期化情報記憶、読み出し部分のブロック図。

符号の説明

１０−１ ヒューズセルアレイ
１１ ローカルビットライン
１２−１ フラッシュメモリセル
１３ ワードライン
１４ グローバルビットライン
１５ Ｙセレクタスイッチトランジスタ
１６ Ｙセレクトライン
１７ ビットラインブロック
１８ ユニットブロック
２０ ヒューズ読み出し回路
３０ 読み出し制御回路
４０、４１ ＰＭＯＳトランジスタ
４２、４３、４５、４６、４９、５１、５２、５５ ＮＭＯＳトランジスタ
４４、４７、４８、５０、５３、５４、５７ インバータ
５８ ＮＡＮＤ回路
ＳＡＡＣＴＢ０〜ｎ 読み出し回路活性化信号
ＳＡＬＡＴ０〜ｎ ラッチ信号
ＩＳＡ 電源電流
ＳＡＬＯＡＤ ロード信号
ＢＬＢＩＡＳ ビットラインバイアス信号
ＲＥＳＥＴ リセット信号

Claims (6)

1. メモリデバイスと同一の半導体基板に形成され、前記メモリデバイスの電源投入時において、前記メモリデバイスの初期化のための読み出し動作が行われる半導体集積回路であって、
   前記半導体集積回路は、前記初期化情報を記憶したヒューズセルアレイと、前記ヒューズセルアレイに接続され、前記初期化情報を読み出す複数のヒューズ読み出し回路と、前記複数のヒューズ読み出し回路を制御する読み出し制御回路とを有し、
   前記電源が投入されると、前記読み出し制御回路は、前記複数のヒューズ読み出し回路の読み出し動作において、ヒューズ読み出し回路毎に発生する電流のピークのタイミングが異なるよう、所定の遅延時間間隔を持った読み出し活性化信号を発生し、
   前記複数のヒューズ読出し回路の読み出し動作において、各ヒューズ読み出し回路で発生する電流を合計した総電流量が許容値を超えないように、前記読み出し活性化信号を発生し、
   前記読み出し制御回路は、前記ヒューズ読み出し回路を構成する回路と同一の回路を有し、前記同一回路の有する遅延時間分の遅延時間を持った前記読み出し活性化信号を発生することを特徴とする半導体集積回路。
2. 前記複数のヒューズ読み出し回路は、前記読み出し動作において読み出された前記初期化情報のデータをラッチするデータラッチ回路をそれぞれ有し、
   前記読み出し制御回路は、前記それぞれのデータラッチ回路のラッチ動作において、前記データラッチ回路毎に発生する電流のピークのタイミングが異なるよう、所定の遅延時間間隔を持ったラッチ信号を発生することを特徴とする請求項１に記載の半導体集積回路。
3. 前記読み出し制御回路は、前記それぞれのデータラッチ回路の前記ラッチ動作において、前記各データラッチ回路で発生する電流を合計した総電流量が許容値を超えないように、前記ラッチ信号を発生することを特徴とする請求項２に記載の半導体集積回路。
4. 前記読み出し制御回路は、前記同一の回路の有する遅延時間分の遅延時間を持った前記ラッチ信号を発生することを特徴とする請求項２又は３のいずれかに記載の半導体集積回路。
5. 前記読み出し制御回路はラッチ信号発生回路を有し、前記ラッチ信号発生回路は、前記複数のヒューズ読み出し回路の前記データラッチ回路と同一のデータラッチ回路を有し、前記読み出し制御回路は、前記同一のデータラッチ回路の有する遅延時間分の遅延時間を持ったラッチ信号を発生することを特徴とする請求項２に記載の半導体集積回路。
6. 請求項１に記載の半導体集積回路において、前記ヒューズセルアレイのヒューズセルは、フラッシュメモリセル構造を有することを特徴とする半導体集積回路。

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