JPH0969292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0969292A JPH0969292A JP7222308A JP22230895A JPH0969292A JP H0969292 A JPH0969292 A JP H0969292A JP 7222308 A JP7222308 A JP 7222308A JP 22230895 A JP22230895 A JP 22230895A JP H0969292 A JPH0969292 A JP H0969292A
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- Japan
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- latch
- output
- address
- signal
- sense amplifier
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】半導体記憶装置のセンスアンプにおける消費電
流を抑制する。 【解決手段】メモリセル２２、２３、３５および３６
と、アドレス発生部１７と、アドレス信号ＡＤ3 〜ＡＤ
n をデコードし、メモリセルを選択するＸデコーダ２０
およびＹデコーダ２１と、Ｙセレクタ２４、２５、３３
および３４と、メモリセルの情報を入力し、データの検
出、増幅を行うセンスアンプ４、５、３１および３２
と、その出力をラッチするラッチ回路２、３、３７およ
び３８と、アドレス信号ＡＤ1 、ＡＤ2 をデコードし
て、ラッチ回路出力を出力回路１６に転送するデコーダ
２６と、ラッチ回路出力を出力する出力回路１６と、ア
ドレス信号の変化を検出して、センスアンプとラッチ回
路の制御信号を発生するパルス発生回路１と、センスア
ンプ活性化信号ＤＥおよびラッチタイミング制御信号Ｄ
Ｌを制御して、選択的に遅延させて出力する選択遅延回
路６とを備えている。
流を抑制する。 【解決手段】メモリセル２２、２３、３５および３６
と、アドレス発生部１７と、アドレス信号ＡＤ3 〜ＡＤ
n をデコードし、メモリセルを選択するＸデコーダ２０
およびＹデコーダ２１と、Ｙセレクタ２４、２５、３３
および３４と、メモリセルの情報を入力し、データの検
出、増幅を行うセンスアンプ４、５、３１および３２
と、その出力をラッチするラッチ回路２、３、３７およ
び３８と、アドレス信号ＡＤ1 、ＡＤ2 をデコードし
て、ラッチ回路出力を出力回路１６に転送するデコーダ
２６と、ラッチ回路出力を出力する出力回路１６と、ア
ドレス信号の変化を検出して、センスアンプとラッチ回
路の制御信号を発生するパルス発生回路１と、センスア
ンプ活性化信号ＤＥおよびラッチタイミング制御信号Ｄ
Ｌを制御して、選択的に遅延させて出力する選択遅延回
路６とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に高速読出し機能を有する半導体記憶装置に関す
る。
し、特に高速読出し機能を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来の、この種の半導体記憶装置は、図
５に示されるように、メモリセル２２、２３、３５およ
び３６と、これらのメモリセル２２、２３、３５および
３６の読出しアドレスを発生するアドレス発生部１７
と、アドレス発生部１７より発生されるアドレスの内の
上位アドレス信号ＡＤ3 〜ＡＤn をデコードして、メモ
リセル２２、２３、３５および３６より、任意のメモリ
セルをそれぞれ選択するＸデコーダ２０およびＹデコー
ダ２１と、Ｙセレクタ２４、２５、３３および３４と、
選択されたメモリセルの情報を、これらのＹセレクタ２
４、２５、３３および３４を介して入力し、データの検
出および増幅を行うセンスアンプ４、５、３１および３
２と、これらのセンスアンプ４、５、３１および３２の
出力をそれぞれ入力してラッチするラッチ回路２、３、
３７および３８と、下位アドレス信号ＡＤ1 およびＡＤ
2 をデコードして、ラッチ回路２、３、３７および３８
の出力を順次出力回路１６に転送するデコーダ２６と、
ラッチ回路２、３、３７および３８の出力を入力して、
外部にデータを出力する出力回路１６と、上位アドレス
信号ＡＤ3 〜ＡＤn におけるアドレス変化を検出して、
ワンショットパルスを発生し、当該ワンショットパルス
を遅延回路およびパルス伸長回路等を通して、それぞれ
センスアンプ４、５、３１および３２とラッチ回路２、
３、３７および３８の動作を制御するための２種類のパ
ルスを発生するパルス発生回路１とを備えて構成され
る。
５に示されるように、メモリセル２２、２３、３５およ
び３６と、これらのメモリセル２２、２３、３５および
３６の読出しアドレスを発生するアドレス発生部１７
と、アドレス発生部１７より発生されるアドレスの内の
上位アドレス信号ＡＤ3 〜ＡＤn をデコードして、メモ
リセル２２、２３、３５および３６より、任意のメモリ
セルをそれぞれ選択するＸデコーダ２０およびＹデコー
ダ２１と、Ｙセレクタ２４、２５、３３および３４と、
選択されたメモリセルの情報を、これらのＹセレクタ２
４、２５、３３および３４を介して入力し、データの検
出および増幅を行うセンスアンプ４、５、３１および３
２と、これらのセンスアンプ４、５、３１および３２の
出力をそれぞれ入力してラッチするラッチ回路２、３、
３７および３８と、下位アドレス信号ＡＤ1 およびＡＤ
2 をデコードして、ラッチ回路２、３、３７および３８
の出力を順次出力回路１６に転送するデコーダ２６と、
ラッチ回路２、３、３７および３８の出力を入力して、
外部にデータを出力する出力回路１６と、上位アドレス
信号ＡＤ3 〜ＡＤn におけるアドレス変化を検出して、
ワンショットパルスを発生し、当該ワンショットパルス
を遅延回路およびパルス伸長回路等を通して、それぞれ
センスアンプ４、５、３１および３２とラッチ回路２、
３、３７および３８の動作を制御するための２種類のパ
ルスを発生するパルス発生回路１とを備えて構成され
る。
【０００３】図６（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、上記の従来の
半導体記憶装置における動作タイミング図である。図６
に示されるように、上位アドレス信号ＡＤ3 〜ＡＤ
n （図６（ａ）参照）が切替わるタイミングを受けて、
パルス発生回路１からは、センスアンプ活性化信号ＤＥ
（図６（ｄ）参照）と、ラッチタイミング制御信号ＤＬ
（図６（ｅ）参照）が、４ワードの内の１ワード目の読
出し期間内において発生されて出力される。センスアン
プ活性化信号ＤＥおよびラッチタイミング制御信号ＤＬ
は、それぞれ選択遅延回路６を介して、センスアンプ活
性化信号ＤＥ1 、ＤＥ2 およびラッチタイミング制御信
号ＤＬ1 、ＤＬ2 として出力される。センスアンプ活性
化信号ＤＥ1 はセンスアンプ４および５に入力され、セ
ンスアンプ活性化信号ＤＥ2 はセンスアンプ３１および
３２に入力される。またラッチタイミング制御信号ＤＬ
1 はラッチ回路２および３に入力され、ラッチタイミン
グ制御信号ＤＬ2 はラッチ回路３７および３８に入力さ
れる。センスアンプ４、５、３１および３２は、センス
アンプ活性化信号ＤＥが“Ｌ”レベルの期間内において
はアクティブの状態となり、これらのセンスアンプによ
り対応するＹセレクタからのデータに対するデータの検
出および増幅作用が行われて、この期間内においては、
４ワード分のデータが一斉に読み出されて出力される。
一方において、ラッチタイミング制御信号ＤＬは、セン
スアンプにおいて確定されたデータをラッチするタイミ
ングを制御する機能を有しており、センスアンプ活性化
信号ＤＥが“Ｌ”レベル（アクティブ）の期間内におい
ては“Ｌ”レベルの信号としてパルス発生回路１より出
力される。各センスアンプ４、５、３１および３２に対
応するラッチ回路２、３、３７および３８の入力ゲート
は、この“Ｌ”レベルのセンスアンプ活性化信号ＤＥを
介して開かれ、これらのラッチ回路２、３、３７および
３８においては、それぞれ対応するセンスアンプからの
出力データ（図６（ｆ）参照）の入力を受けて、センス
アンプ活性化信号ＤＥが“Ｈ”レベルとなってセンスア
ンプ４、５、３１および３２がインアクティブになる前
のタイミングにおいて、これらのセンスアンプから
“Ｈ”レベルとして入力されるデータのラッチが行われ
る。そして、ラッチ回路２、３、３７および３８より出
力されるデータは、出力回路１６を介して外部に出力さ
れる（図６（ｇ）参照）。
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、上記の従来の
半導体記憶装置における動作タイミング図である。図６
に示されるように、上位アドレス信号ＡＤ3 〜ＡＤ
n （図６（ａ）参照）が切替わるタイミングを受けて、
パルス発生回路１からは、センスアンプ活性化信号ＤＥ
（図６（ｄ）参照）と、ラッチタイミング制御信号ＤＬ
（図６（ｅ）参照）が、４ワードの内の１ワード目の読
出し期間内において発生されて出力される。センスアン
プ活性化信号ＤＥおよびラッチタイミング制御信号ＤＬ
は、それぞれ選択遅延回路６を介して、センスアンプ活
性化信号ＤＥ1 、ＤＥ2 およびラッチタイミング制御信
号ＤＬ1 、ＤＬ2 として出力される。センスアンプ活性
化信号ＤＥ1 はセンスアンプ４および５に入力され、セ
ンスアンプ活性化信号ＤＥ2 はセンスアンプ３１および
３２に入力される。またラッチタイミング制御信号ＤＬ
1 はラッチ回路２および３に入力され、ラッチタイミン
グ制御信号ＤＬ2 はラッチ回路３７および３８に入力さ
れる。センスアンプ４、５、３１および３２は、センス
アンプ活性化信号ＤＥが“Ｌ”レベルの期間内において
はアクティブの状態となり、これらのセンスアンプによ
り対応するＹセレクタからのデータに対するデータの検
出および増幅作用が行われて、この期間内においては、
４ワード分のデータが一斉に読み出されて出力される。
一方において、ラッチタイミング制御信号ＤＬは、セン
スアンプにおいて確定されたデータをラッチするタイミ
ングを制御する機能を有しており、センスアンプ活性化
信号ＤＥが“Ｌ”レベル（アクティブ）の期間内におい
ては“Ｌ”レベルの信号としてパルス発生回路１より出
力される。各センスアンプ４、５、３１および３２に対
応するラッチ回路２、３、３７および３８の入力ゲート
は、この“Ｌ”レベルのセンスアンプ活性化信号ＤＥを
介して開かれ、これらのラッチ回路２、３、３７および
３８においては、それぞれ対応するセンスアンプからの
出力データ（図６（ｆ）参照）の入力を受けて、センス
アンプ活性化信号ＤＥが“Ｈ”レベルとなってセンスア
ンプ４、５、３１および３２がインアクティブになる前
のタイミングにおいて、これらのセンスアンプから
“Ｈ”レベルとして入力されるデータのラッチが行われ
る。そして、ラッチ回路２、３、３７および３８より出
力されるデータは、出力回路１６を介して外部に出力さ
れる（図６（ｇ）参照）。
【０００４】上記のデータ読出し動作時においては、上
位アドレス信号ＡＤ3 〜ＡＤn が切替わった場合におい
ては、１ワード目のみが、「メモリセル選択」→「デ−
タ検出」→「データ・ラッチ」→「外部データ出力」と
いう内部動作により読出し動作が終了するのに対して、
２ワード〜４ワード目の読出し時においては、「ラッチ
出力切替え」→「外部データ出力」という内部動作のみ
で読出し動作が完了するため、この差分だけデータの読
出しアクセスを高速化することが可能となる。
位アドレス信号ＡＤ3 〜ＡＤn が切替わった場合におい
ては、１ワード目のみが、「メモリセル選択」→「デ−
タ検出」→「データ・ラッチ」→「外部データ出力」と
いう内部動作により読出し動作が終了するのに対して、
２ワード〜４ワード目の読出し時においては、「ラッチ
出力切替え」→「外部データ出力」という内部動作のみ
で読出し動作が完了するため、この差分だけデータの読
出しアクセスを高速化することが可能となる。
【０００５】センスアンプ活性化信号ＤＥは、各センス
アンプ４、５、３１および３２における消費電力を最低
限に抑制するために使用される信号であり、殊更に回路
仕様を決定するための信号ではない。一般に、センスア
ンプ４、５、３１および３２において消費される電力
は、当該半導体記憶装置全体の半分以上を占めており、
上記において説明した従来の手法により高速読出しを実
現する場合には、センスアンプの数を通常よりもワード
数倍した数だけ配置して動作させる必要があるため、こ
れにより、図６（ｈ）に示される半導体記憶装置の動作
電流ＩC の平均値は、センスアンプ数とともに増大す
る。これに対処する手法として、従来においては、セン
スアンプによりデータが確定された後における消費電力
を極力抑制するために、上記のように、センスアンプ活
性化信号ＤＥが用いられている。
アンプ４、５、３１および３２における消費電力を最低
限に抑制するために使用される信号であり、殊更に回路
仕様を決定するための信号ではない。一般に、センスア
ンプ４、５、３１および３２において消費される電力
は、当該半導体記憶装置全体の半分以上を占めており、
上記において説明した従来の手法により高速読出しを実
現する場合には、センスアンプの数を通常よりもワード
数倍した数だけ配置して動作させる必要があるため、こ
れにより、図６（ｈ）に示される半導体記憶装置の動作
電流ＩC の平均値は、センスアンプ数とともに増大す
る。これに対処する手法として、従来においては、セン
スアンプによりデータが確定された後における消費電力
を極力抑制するために、上記のように、センスアンプ活
性化信号ＤＥが用いられている。
【０００６】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、特定のアドレス切替え時の読出し
速度の高速化が求められる場合には、当該アドレスの本
数をｎとすると、ｎ2 組のセンスアンプ群を同時に動作
させることが必要となる。これにより、これらのセンス
アンプ群における動作電流が同一期間内において集中的
に流れ、半導体記憶装置における消費電流のピーク値が
著しく増大して電源容量が過大になるとともに、当該半
導体記憶装置における消費電流が増大するという欠点が
ある。
記憶装置においては、特定のアドレス切替え時の読出し
速度の高速化が求められる場合には、当該アドレスの本
数をｎとすると、ｎ2 組のセンスアンプ群を同時に動作
させることが必要となる。これにより、これらのセンス
アンプ群における動作電流が同一期間内において集中的
に流れ、半導体記憶装置における消費電流のピーク値が
著しく増大して電源容量が過大になるとともに、当該半
導体記憶装置における消費電流が増大するという欠点が
ある。
【０００７】
【課題を解決するための手段】本発明の半導体記憶装置
は、それぞれ所定の情報を格納する複数のメモリ手段
と、当該メモリ手段に対する読出しアドレス信号を生成
して出力するアドレス発生手段と、前記アドレス発生手
段より出力されるアドレス信号の内の上位アドレス信号
をデコードして、前記複数のメモリセルの内より任意の
１つのメモリセルを選択するメモリ選択手段と、前記メ
モリ選択手段により選択されたメモリ手段に格納されて
いる情報を、前記メモリ選択手段を介して入力し、当該
情報を検出・増幅して出力する複数のセンス増幅手段
と、前記複数のセンス増幅手段に対応して、当該センス
増幅手段より出力される情報を入力してラッチする複数
のラッチ手段と、前記アドレス発生手段より出力される
アドレス信号の内の下位アドレス信号をデコードして、
前記ラッチ手段より出力される情報を順次外部に対し転
送制御するデコード手段と、前記アドレス発生手段より
出力されるアドレス信号の内の上位アドレス信号におけ
るアドレス変化を検出して、前記センス増幅手段の動作
を制御するためのセンスアンプ活性化信号および前記ラ
ッチ手段の動作を制御するためのラッチタイミング制御
信号を生成して出力するパルス発生手段と、前記パルス
発生手段より出力される前記センスアンプ活性化信号お
よび前記ラッチタイミング制御信号を入力し、前記アド
レス発生手段より出力される下位アドレス信号の内の上
位のアドレス信号により制御されて、これらのセンスア
ンプ活性化信号およびラッチタイミング制御信号の内の
一方の制御信号を選択的に遅延させて出力する選択遅延
回路手段と、を少なくとも備えて構成されることを特徴
としている。
は、それぞれ所定の情報を格納する複数のメモリ手段
と、当該メモリ手段に対する読出しアドレス信号を生成
して出力するアドレス発生手段と、前記アドレス発生手
段より出力されるアドレス信号の内の上位アドレス信号
をデコードして、前記複数のメモリセルの内より任意の
１つのメモリセルを選択するメモリ選択手段と、前記メ
モリ選択手段により選択されたメモリ手段に格納されて
いる情報を、前記メモリ選択手段を介して入力し、当該
情報を検出・増幅して出力する複数のセンス増幅手段
と、前記複数のセンス増幅手段に対応して、当該センス
増幅手段より出力される情報を入力してラッチする複数
のラッチ手段と、前記アドレス発生手段より出力される
アドレス信号の内の下位アドレス信号をデコードして、
前記ラッチ手段より出力される情報を順次外部に対し転
送制御するデコード手段と、前記アドレス発生手段より
出力されるアドレス信号の内の上位アドレス信号におけ
るアドレス変化を検出して、前記センス増幅手段の動作
を制御するためのセンスアンプ活性化信号および前記ラ
ッチ手段の動作を制御するためのラッチタイミング制御
信号を生成して出力するパルス発生手段と、前記パルス
発生手段より出力される前記センスアンプ活性化信号お
よび前記ラッチタイミング制御信号を入力し、前記アド
レス発生手段より出力される下位アドレス信号の内の上
位のアドレス信号により制御されて、これらのセンスア
ンプ活性化信号およびラッチタイミング制御信号の内の
一方の制御信号を選択的に遅延させて出力する選択遅延
回路手段と、を少なくとも備えて構成されることを特徴
としている。
【０００８】なお、前記複数のメモリ手段が、第１、第
２、第３および第４のメモリセルを含む４個のメモリセ
ルにより構成され、前記複数のセンス増幅手段および前
記複数のラッチ手段が、これらの第１、第２、第３およ
び第４のメモリセルに対応して、それぞれ第１、第２、
第３および第４のセンスアンプと、第１、第２、第３お
よび第４のラッチ回路とにより構成されており、前記ア
ドレス発生手段より出力される下位アドレス信号におけ
る下位のアドレス信号をＡＤ1 とし、上位アドレス信号
をＡＤ2 として表わした場合に、前記アドレス信号ＡＤ
1 およびＡＤ2のレベル関係に対応して、前記デコード
手段による前記第１、第２、第３および第４のラッチ回
路に対する選択条件としては、次記のように規定しても
よい。
２、第３および第４のメモリセルを含む４個のメモリセ
ルにより構成され、前記複数のセンス増幅手段および前
記複数のラッチ手段が、これらの第１、第２、第３およ
び第４のメモリセルに対応して、それぞれ第１、第２、
第３および第４のセンスアンプと、第１、第２、第３お
よび第４のラッチ回路とにより構成されており、前記ア
ドレス発生手段より出力される下位アドレス信号におけ
る下位のアドレス信号をＡＤ1 とし、上位アドレス信号
をＡＤ2 として表わした場合に、前記アドレス信号ＡＤ
1 およびＡＤ2のレベル関係に対応して、前記デコード
手段による前記第１、第２、第３および第４のラッチ回
路に対する選択条件としては、次記のように規定しても
よい。
【０００９】 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→第１のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→第２のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→第３のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→第４のラッチ回路を選択出力 同様に、前記複数のメモリ手段が、第１、第２、第３お
よび第４のメモリセルを含む４個のメモリセルにより構
成され、前記複数のセンス増幅手段および前記複数のラ
ッチ手段が、これらの第１、第２、第３および第４のメ
モリセルに対応して、それぞれ第１、第２、第３および
第４のセンスアンプと、第１、第２、第３および第４の
ラッチ回路とにより構成されており、前記アドレス発生
手段より出力される下位アドレス信号における下位のア
ドレス信号をＡＤ1 とし、上位アドレス信号をＡＤ2 と
して表わした場合には、前記アドレス信号ＡＤ1 および
ＡＤ2 のレベル関係に対応して、前記デコード手段によ
る前記第１、第２、第３および第４のラッチ回路に対す
る選択条件としては、次記のように規定してもよい。
よび第４のメモリセルを含む４個のメモリセルにより構
成され、前記複数のセンス増幅手段および前記複数のラ
ッチ手段が、これらの第１、第２、第３および第４のメ
モリセルに対応して、それぞれ第１、第２、第３および
第４のセンスアンプと、第１、第２、第３および第４の
ラッチ回路とにより構成されており、前記アドレス発生
手段より出力される下位アドレス信号における下位のア
ドレス信号をＡＤ1 とし、上位アドレス信号をＡＤ2 と
して表わした場合には、前記アドレス信号ＡＤ1 および
ＡＤ2 のレベル関係に対応して、前記デコード手段によ
る前記第１、第２、第３および第４のラッチ回路に対す
る選択条件としては、次記のように規定してもよい。
【００１０】 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→第１のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→第２のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→第３のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→第４のラッチ回路を選択出力
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第１の実施形態の構成を示
すブロック図である。図１に示されるように、本実施形
態は、メモリセル２２、２３、３５および３６と、これ
らのメモリセル２２、２３、３５および３６の読出しア
ドレスを発生するアドレス発生部１７と、アドレス発生
部１７より発生されるアドレスの内の上位アドレス信号
ＡＤ3 〜ＡＤn をデコードして、メモリセル２２、２
３、３５および３６より、任意のメモリセルをそれぞれ
選択するＸデコーダ２０およびＹデコーダ２１と、Ｙセ
レクタ２４、２５、３３および３４と、選択されたメモ
リセルの情報を、これらのＹセレクタ２４、２５、３３
および３４を介して入力し、データの検出および増幅を
行うセンスアンプ４、５、３１および３２と、これらの
センスアンプ４、５、３１および３２の出力をそれぞれ
入力してラッチするラッチ回路２、３、３７および３８
と、下位アドレス信号ＡＤ1 およびＡＤ2 をデコードし
て、ラッチ回路２、３、３７および３８の出力を順次出
力回路１６に転送するデコーダ２６と、ラッチ回路２、
３、３７および３８の出力を入力して、外部にデータを
出力する出力回路１６と、上位アドレス信号ＡＤ3 〜Ａ
Ｄn におけるアドレス変化を検出して、ワンショットパ
ルスを発生し、当該ワンショットパルスを遅延回路およ
びパルス伸長回路等を通して、それぞれセンスアンプ
４、５、３１および３２とラッチ回路２、３、３７およ
び３８の動作を制御するための２種類のパルス、即ちセ
ンスアンプ活性化信号ＤＥおよびラッチタイミング制御
信号ＤＬを発生するパルス発生回路１と、これらのセン
スアンプ活性化信号ＤＥおよびラッチタイミング制御信
号ＤＬを、２ビットの下位アドレス信号ＡＤ1 およびＡ
Ｄ2の内の上位のアドレス信号ＡＤ2 によって制御し、
選択的に遅延させて出力する選択遅延回路６とを備えて
構成される。
すブロック図である。図１に示されるように、本実施形
態は、メモリセル２２、２３、３５および３６と、これ
らのメモリセル２２、２３、３５および３６の読出しア
ドレスを発生するアドレス発生部１７と、アドレス発生
部１７より発生されるアドレスの内の上位アドレス信号
ＡＤ3 〜ＡＤn をデコードして、メモリセル２２、２
３、３５および３６より、任意のメモリセルをそれぞれ
選択するＸデコーダ２０およびＹデコーダ２１と、Ｙセ
レクタ２４、２５、３３および３４と、選択されたメモ
リセルの情報を、これらのＹセレクタ２４、２５、３３
および３４を介して入力し、データの検出および増幅を
行うセンスアンプ４、５、３１および３２と、これらの
センスアンプ４、５、３１および３２の出力をそれぞれ
入力してラッチするラッチ回路２、３、３７および３８
と、下位アドレス信号ＡＤ1 およびＡＤ2 をデコードし
て、ラッチ回路２、３、３７および３８の出力を順次出
力回路１６に転送するデコーダ２６と、ラッチ回路２、
３、３７および３８の出力を入力して、外部にデータを
出力する出力回路１６と、上位アドレス信号ＡＤ3 〜Ａ
Ｄn におけるアドレス変化を検出して、ワンショットパ
ルスを発生し、当該ワンショットパルスを遅延回路およ
びパルス伸長回路等を通して、それぞれセンスアンプ
４、５、３１および３２とラッチ回路２、３、３７およ
び３８の動作を制御するための２種類のパルス、即ちセ
ンスアンプ活性化信号ＤＥおよびラッチタイミング制御
信号ＤＬを発生するパルス発生回路１と、これらのセン
スアンプ活性化信号ＤＥおよびラッチタイミング制御信
号ＤＬを、２ビットの下位アドレス信号ＡＤ1 およびＡ
Ｄ2の内の上位のアドレス信号ＡＤ2 によって制御し、
選択的に遅延させて出力する選択遅延回路６とを備えて
構成される。
【００１２】また、図２は、本発明の第１の実施形態に
含まれる選択遅延回路６の１実施形態の内部構成を示す
ブロック図であり、トランスファゲート７〜１４と、遅
延回路１５および３９と、インバータ４０〜４７とを備
えて構成されている。そして、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）は、この
第１の実施形態における動作タイミング図である。
含まれる選択遅延回路６の１実施形態の内部構成を示す
ブロック図であり、トランスファゲート７〜１４と、遅
延回路１５および３９と、インバータ４０〜４７とを備
えて構成されている。そして、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）、（ｌ）および（ｍ）は、この
第１の実施形態における動作タイミング図である。
【００１３】図１に示されるように、本発明による実施
形態と従来の実施形態との相違点は、本実施形態におい
ては、パルス発生回路１より出力されるセンスアンプ活
性化信号ＤＥおよびラッチタイミング制御信号ＤＬを入
力し、アドレス発生部１９より入力される低位のアドレ
ス信号ＡＤ2 を介して、これらの制御信号を選択遅延さ
せて出力する選択遅延回路６が新たに設けられているこ
とである。この選択遅延回路６以外の動作の概要につい
ては、従来の実施形態の場合と同様である。
形態と従来の実施形態との相違点は、本実施形態におい
ては、パルス発生回路１より出力されるセンスアンプ活
性化信号ＤＥおよびラッチタイミング制御信号ＤＬを入
力し、アドレス発生部１９より入力される低位のアドレ
ス信号ＡＤ2 を介して、これらの制御信号を選択遅延さ
せて出力する選択遅延回路６が新たに設けられているこ
とである。この選択遅延回路６以外の動作の概要につい
ては、従来の実施形態の場合と同様である。
【００１４】ここで、図２を参照して選択遅延回路６の
動作について説明する。パルス発生回路１より出力され
るセンスアンプ活性化信号ＤＥとラッチタイミング制御
信号ＤＬは、それぞれ選択遅延回路６内の遅延回路３
９、トランスファゲート８および１０と、遅延回路１
５、トランスファゲート１２および１４に入力され、ま
たアドレス発生部１９より出力される低位のアドレス信
号ＡＤ2 は、インバータ４０、４１、４２、４３、４
４、４５、４６および４７の陽極側と、トランスファゲ
ート１０および１４の一方の電極に入力される。これに
より、インバータ４０〜４７を介して、トランスファゲ
ート７、８、９、１０、１１、１２、１３および１４
は、それぞれアドレス信号ＡＤ2 により制御される状態
となり、アドレス信号ＡＤ2 が“Ｌ”レベルの時には、
選択遅延回路６より出力されるラッチタイミング制御信
号ＤＬ1 およびＤＬ2 と、センスアンプ活性化信号ＤＥ
1 およびＤＥ2 の内の、ラッチタイミング制御信号ＤＬ
2 およびセンスアンプ活性化信号ＤＥ2 が、選択遅延回
路６に入力されるラッチタイミング制御信号ＤＬおよび
センスアンプ活性化信号ＤＥに対して、遅延回路１５お
よび３９により所定の遅延を持たせたパルス信号として
出力される。逆に、アドレス信号ＡＤ2 が“Ｈ”レベル
の時には、選択遅延回路６より出力されるラッチタイミ
ング制御信号ＤＬ1 およびＤＬ2 と、センスアンプ活性
化信号ＤＥ1 およびＤＥ2 の内の、ラッチタイミング制
御信号ＤＬ1 およびセンスアンプ活性化信号ＤＥ1 が、
選択遅延回路６に入力されるラッチタイミング制御信号
ＤＬおよびセンスアンプ活性化信号ＤＥに対して、遅延
回路１５および３９により所定の遅延を持たせたパルス
信号として出力される。
動作について説明する。パルス発生回路１より出力され
るセンスアンプ活性化信号ＤＥとラッチタイミング制御
信号ＤＬは、それぞれ選択遅延回路６内の遅延回路３
９、トランスファゲート８および１０と、遅延回路１
５、トランスファゲート１２および１４に入力され、ま
たアドレス発生部１９より出力される低位のアドレス信
号ＡＤ2 は、インバータ４０、４１、４２、４３、４
４、４５、４６および４７の陽極側と、トランスファゲ
ート１０および１４の一方の電極に入力される。これに
より、インバータ４０〜４７を介して、トランスファゲ
ート７、８、９、１０、１１、１２、１３および１４
は、それぞれアドレス信号ＡＤ2 により制御される状態
となり、アドレス信号ＡＤ2 が“Ｌ”レベルの時には、
選択遅延回路６より出力されるラッチタイミング制御信
号ＤＬ1 およびＤＬ2 と、センスアンプ活性化信号ＤＥ
1 およびＤＥ2 の内の、ラッチタイミング制御信号ＤＬ
2 およびセンスアンプ活性化信号ＤＥ2 が、選択遅延回
路６に入力されるラッチタイミング制御信号ＤＬおよび
センスアンプ活性化信号ＤＥに対して、遅延回路１５お
よび３９により所定の遅延を持たせたパルス信号として
出力される。逆に、アドレス信号ＡＤ2 が“Ｈ”レベル
の時には、選択遅延回路６より出力されるラッチタイミ
ング制御信号ＤＬ1 およびＤＬ2 と、センスアンプ活性
化信号ＤＥ1 およびＤＥ2 の内の、ラッチタイミング制
御信号ＤＬ1 およびセンスアンプ活性化信号ＤＥ1 が、
選択遅延回路６に入力されるラッチタイミング制御信号
ＤＬおよびセンスアンプ活性化信号ＤＥに対して、遅延
回路１５および３９により所定の遅延を持たせたパルス
信号として出力される。
【００１５】次に、図１に示される第１の実施形態全体
の動作について、図３の動作タイミング図をも参照して
説明する。上位アドレス信号ＡＤ3 〜ＡＤn （図３
（ａ）参照）が切替わったのを受けて、パルス発生回路
１からは、センスアンプ活性化信号ＤＥ（図３（ｄ）参
照）とラッチタイミング制御信号ＤＬ（図３（ｅ）参
照）が、４ワードの内の１ワード目の読出し期間におい
て発生されて出力される。セスアンプ活性化信号ＤＥは
選択遅延回路６に入力され、センスアンプ活性化信号Ｄ
Ｅ1 およびＤＥ2 が、相互に位相差を持った２種類のパ
ルス信号として生成されて出力され、センスアンプ活性
化信号ＤＥ1 はセンスアンプ４および５に入力され、セ
ンスアンプ活性化信号ＤＥ2 はセンスアンプ３１および
３２に入力される。これらの各センスアンプにおいて
は、センスアンプ活性化信号ＤＥ1 およびＤＥ2 が
“Ｌ”レベルの期間内においてアクティブとなり、デー
タの検出および増幅が行われて、この期間にそれぞれ２
ワード分のデータが読出される。ラッチタイミング制御
信号ＤＬも、同様に選択遅延回路６に入力され、ラッチ
タイミング制御信号ＤＬ1 およびＤＬ2 が、相互に位相
差を持った２種類のパルス信号として生成されて出力さ
れ、ラッチタイミング制御信号ＤＬ1 はラッチ回路２お
よび３に入力され、ラッチタイミング制御信号ＤＬ2 は
ラッチ回路３７および３８に入力される。これらのラッ
チタイミング制御信号ＤＬ1 およびＤＬ2 は、それぞれ
データをラッチするタイミングを制御するためのパルス
であり、センスアンプ活性化信号ＤＥ1 が“Ｌ”レベル
（アクティブ）の期間内においては、ラッチタイミング
制御信号ＤＬ1 は“Ｌ”レベルとなり、対応するラッチ
回路２および３の入力ゲートが開かれて、センスアンプ
４および５の出力データが対応するラッチ回路２および
３に入力され、次いでセンスアンプ活性化信号ＤＥ1 が
“Ｈ”レベルに転移して、センスアンプ４および５がイ
ンアクティブに変化する前のタイミングにおいて、ラッ
チタイミング制御信号ＤＬ1 を“Ｈ”レベルとして、当
該データのラッチが行われる。同様に、センスアンプ活
性化信号ＤＥ2 が“Ｌ”レベル（アクティブ）の期間内
においては、ラッチタイミング制御信号ＤＬ2 は“Ｌ”
レベルとなり、対応するラッチ回路３７および３８の入
力ゲートが開かれて、センスアンプ３１および３２の出
力データが対応するラッチ回路３７および３８に入力さ
れ、次いでセンスアンプ活性化信号ＤＥ2 が“Ｈ”レベ
ルに転移して、センスアンプ４および５がインアクティ
ブに変化する前のタイミングにおいて、ラッチタイミン
グ制御信号ＤＬ2 を“Ｈ”レベルとして、当該データの
ラッチが行われる。
の動作について、図３の動作タイミング図をも参照して
説明する。上位アドレス信号ＡＤ3 〜ＡＤn （図３
（ａ）参照）が切替わったのを受けて、パルス発生回路
１からは、センスアンプ活性化信号ＤＥ（図３（ｄ）参
照）とラッチタイミング制御信号ＤＬ（図３（ｅ）参
照）が、４ワードの内の１ワード目の読出し期間におい
て発生されて出力される。セスアンプ活性化信号ＤＥは
選択遅延回路６に入力され、センスアンプ活性化信号Ｄ
Ｅ1 およびＤＥ2 が、相互に位相差を持った２種類のパ
ルス信号として生成されて出力され、センスアンプ活性
化信号ＤＥ1 はセンスアンプ４および５に入力され、セ
ンスアンプ活性化信号ＤＥ2 はセンスアンプ３１および
３２に入力される。これらの各センスアンプにおいて
は、センスアンプ活性化信号ＤＥ1 およびＤＥ2 が
“Ｌ”レベルの期間内においてアクティブとなり、デー
タの検出および増幅が行われて、この期間にそれぞれ２
ワード分のデータが読出される。ラッチタイミング制御
信号ＤＬも、同様に選択遅延回路６に入力され、ラッチ
タイミング制御信号ＤＬ1 およびＤＬ2 が、相互に位相
差を持った２種類のパルス信号として生成されて出力さ
れ、ラッチタイミング制御信号ＤＬ1 はラッチ回路２お
よび３に入力され、ラッチタイミング制御信号ＤＬ2 は
ラッチ回路３７および３８に入力される。これらのラッ
チタイミング制御信号ＤＬ1 およびＤＬ2 は、それぞれ
データをラッチするタイミングを制御するためのパルス
であり、センスアンプ活性化信号ＤＥ1 が“Ｌ”レベル
（アクティブ）の期間内においては、ラッチタイミング
制御信号ＤＬ1 は“Ｌ”レベルとなり、対応するラッチ
回路２および３の入力ゲートが開かれて、センスアンプ
４および５の出力データが対応するラッチ回路２および
３に入力され、次いでセンスアンプ活性化信号ＤＥ1 が
“Ｈ”レベルに転移して、センスアンプ４および５がイ
ンアクティブに変化する前のタイミングにおいて、ラッ
チタイミング制御信号ＤＬ1 を“Ｈ”レベルとして、当
該データのラッチが行われる。同様に、センスアンプ活
性化信号ＤＥ2 が“Ｌ”レベル（アクティブ）の期間内
においては、ラッチタイミング制御信号ＤＬ2 は“Ｌ”
レベルとなり、対応するラッチ回路３７および３８の入
力ゲートが開かれて、センスアンプ３１および３２の出
力データが対応するラッチ回路３７および３８に入力さ
れ、次いでセンスアンプ活性化信号ＤＥ2 が“Ｈ”レベ
ルに転移して、センスアンプ４および５がインアクティ
ブに変化する前のタイミングにおいて、ラッチタイミン
グ制御信号ＤＬ2 を“Ｈ”レベルとして、当該データの
ラッチが行われる。
【００１６】なお、本実施形態においては、デゴーダ２
６は、下位アドレスＡＤ1 およびＡＤ2 の入力に対応し
て、当該下位アドレスＡＤ1 およびＡＤ2 のレベル関係
によるラッチ回路の選択状態が、下記に示されるように
機能構成されている。
６は、下位アドレスＡＤ1 およびＡＤ2 の入力に対応し
て、当該下位アドレスＡＤ1 およびＡＤ2 のレベル関係
によるラッチ回路の選択状態が、下記に示されるように
機能構成されている。
【００１７】 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→［ラッチ回路２を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→［ラッチ回路３を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→［ラッチ回路３１を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→［ラッチ回路３２を選択出力］ なお、図３に示される動作タイミング図においては、１
例として、最初のワードが（ＡＤ2 、ＡＤ1 ）＝
（“Ｌ”、“Ｌ”）の状態が示されている。メモリセル
２２および２３のデータについては、これらを出力する
ための経路に存在するセンスアンプ４、５およびラッチ
回路２、３は、図６の選択遅延回路において示されてい
るように、遅延回路１５および３９を経由することな
く、遅延されずにトランスファゲートに入力されたラッ
チタイミング制御信号ＤＬ1 およびセンスアンプ活性化
信号ＤＥ1 の制御作用を介してデータ出力が行われてお
り、メモリセル３５および３６のデータについては、こ
れらを出力するための経路に存在するセンスアンプ３
１、３２およびラッチ回路３７および３８は、図６の選
択遅延回路において示されているように、遅延回路１５
および３９を経由し遅延されてトランスファゲートに入
力されるラッチタイミング制御信号ＤＬ2 およびセンス
アンプ活性化信号ＤＥ2 の制御作用を介してデータ出力
が行われている。
例として、最初のワードが（ＡＤ2 、ＡＤ1 ）＝
（“Ｌ”、“Ｌ”）の状態が示されている。メモリセル
２２および２３のデータについては、これらを出力する
ための経路に存在するセンスアンプ４、５およびラッチ
回路２、３は、図６の選択遅延回路において示されてい
るように、遅延回路１５および３９を経由することな
く、遅延されずにトランスファゲートに入力されたラッ
チタイミング制御信号ＤＬ1 およびセンスアンプ活性化
信号ＤＥ1 の制御作用を介してデータ出力が行われてお
り、メモリセル３５および３６のデータについては、こ
れらを出力するための経路に存在するセンスアンプ３
１、３２およびラッチ回路３７および３８は、図６の選
択遅延回路において示されているように、遅延回路１５
および３９を経由し遅延されてトランスファゲートに入
力されるラッチタイミング制御信号ＤＬ2 およびセンス
アンプ活性化信号ＤＥ2 の制御作用を介してデータ出力
が行われている。
【００１８】従って、センスアンプ３１および３２と、
ラッチ回路３７および３８の動作タイミングは、セスア
ンプ４および５と、ラッチ回路４および５の動作タイミ
ングとは、相互に位相がずれており、動作電流ＩC の波
形としては、一方が少し遅れて動作するために、従来例
の場合に対比してピーク電流値が約半分の二つの電流波
形となる。そして、上位のアドレス信号ＡＤ3 〜ＡＤn
が切替わった場合においては、１ワード目のみ、「メモ
リセル選択」→「データ検出」→「データラッチ」→
「外部データ出力」という内部動作で読出しが完了する
のに対して、２ワード〜４ワード目の読出し時において
は、「ラッチ出力切替え」→「外部データ出力」により
読出し動作が完了するために、従来例の場合と同様に、
その差分だけ読出しアクセスを高速化することが可能と
なる。
ラッチ回路３７および３８の動作タイミングは、セスア
ンプ４および５と、ラッチ回路４および５の動作タイミ
ングとは、相互に位相がずれており、動作電流ＩC の波
形としては、一方が少し遅れて動作するために、従来例
の場合に対比してピーク電流値が約半分の二つの電流波
形となる。そして、上位のアドレス信号ＡＤ3 〜ＡＤn
が切替わった場合においては、１ワード目のみ、「メモ
リセル選択」→「データ検出」→「データラッチ」→
「外部データ出力」という内部動作で読出しが完了する
のに対して、２ワード〜４ワード目の読出し時において
は、「ラッチ出力切替え」→「外部データ出力」により
読出し動作が完了するために、従来例の場合と同様に、
その差分だけ読出しアクセスを高速化することが可能と
なる。
【００１９】次に、図４は、本発明の第２の実施形態の
構成を示すブロック図である。本実施形態自体の構成内
容は、前述の第１の実施形態の構成と同様であるが、本
実施形態が第１の実施形態と異なる点は、デコーダ２６
が、下位アドレス信号ＡＤ1 およびＡＤ2 のレベル関係
による各ラッチ回路に対する選択状態が、下記に示され
るように機能構成されていることである。
構成を示すブロック図である。本実施形態自体の構成内
容は、前述の第１の実施形態の構成と同様であるが、本
実施形態が第１の実施形態と異なる点は、デコーダ２６
が、下位アドレス信号ＡＤ1 およびＡＤ2 のレベル関係
による各ラッチ回路に対する選択状態が、下記に示され
るように機能構成されていることである。
【００２０】 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→［ラッチ回路２を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→［ラッチ回路３を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→［ラッチ回路３１を選択出力］ （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→［ラッチ回路３２を選択出力］ これにより、回路構成は第１の実施形態の場合と同様で
あるが、デコーダ２６の機能構成の差異に対応して、ア
ドレス発生部１８お７よび１９より出力される下位のア
ドレス信号ＡＤ2 およびＡＤ1 のレベルの組合わせが異
なってくる。
あるが、デコーダ２６の機能構成の差異に対応して、ア
ドレス発生部１８お７よび１９より出力される下位のア
ドレス信号ＡＤ2 およびＡＤ1 のレベルの組合わせが異
なってくる。
【００２１】このように、本発明においては、高速読出
しを行う際に、先に読出されるデータを検出するセンス
アンプ群を先に動作させ、その他のセンスアンプ群につ
いては、選択遅延回路を介して若干時間を遅らせて動作
させることにより、消費電流が集中的に流れる事態を回
避することができる。
しを行う際に、先に読出されるデータを検出するセンス
アンプ群を先に動作させ、その他のセンスアンプ群につ
いては、選択遅延回路を介して若干時間を遅らせて動作
させることにより、消費電流が集中的に流れる事態を回
避することができる。
【００２２】
【発明の効果】以上説明したように、本発明は、選択遅
延回路を設けて、高速読出しを行う場合において、先行
して読出しデータを検出するセンスアンプ群の動作と、
その後で読出しデータを検出するセンスアンプ群の動作
に対して所定の時間差を与えることにより、高速読出し
時の集中的な消費電流の流入を防止し、当該半導体記憶
装置に対応する電源容量を低減することができるととも
に、消費電流を抑制することができるという効果があ
る。
延回路を設けて、高速読出しを行う場合において、先行
して読出しデータを検出するセンスアンプ群の動作と、
その後で読出しデータを検出するセンスアンプ群の動作
に対して所定の時間差を与えることにより、高速読出し
時の集中的な消費電流の流入を防止し、当該半導体記憶
装置に対応する電源容量を低減することができるととも
に、消費電流を抑制することができるという効果があ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】第１の実施形態における選択遅延回路の１実施
形態を示す回路図である。
形態を示す回路図である。
【図３】第１の実施形態における動作タイミング図であ
る。
る。
【図４】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図５】従来の１実施形態の構成を示すブロック図であ
る。
る。
【図６】従来の１実施形態における動作タイミング図で
ある。
ある。
１ パルス発生回路 ２、３、３７、３８ ラッチ回路 ４、５、３１、３２ センスアンプ ６ 選択遅延回路 ７〜１４ トランスファゲート １５、３９ 遅延回路 １６ 出力回路 １７ アドレス発生回路 １８、１９ アドレス発生部 ２０ Ｘデコーダ ２１ Ｙデコーダ ２２、２３、３５、３６ メモリセル ２４、２５、３３、３４ Ｙセレクタ ２６ デコーダ ４０〜４７ インバータ
Claims (3)
- 【請求項１】 それぞれ所定の情報を格納する複数のメ
モリ手段と、 当該メモリ手段に対する読出しアドレス信号を生成して
出力するアドレス発生手段と、 前記アドレス発生手段より出力されるアドレス信号の内
の上位アドレス信号をデコードして、前記複数のメモリ
セルの内より任意の１つのメモリセルを選択するメモリ
選択手段と、 前記メモリ選択手段により選択されたメモリ手段に格納
されている情報を、前記メモリ選択手段を介して入力
し、当該情報を検出・増幅して出力する複数のセンス増
幅手段と、 前記複数のセンス増幅手段に対応して、当該センス増幅
手段より出力される情報を入力してラッチする複数のラ
ッチ手段と、 前記アドレス発生手段より出力されるアドレス信号の内
の下位アドレス信号をデコードして、前記ラッチ手段よ
り出力される情報を順次外部に対し転送制御するデコー
ド手段と、 前記アドレス発生手段より出力されるアドレス信号の内
の上位アドレス信号におけるアドレス変化を検出して、
前記センス増幅手段の動作を制御するためのセンスアン
プ活性化信号および前記ラッチ手段の動作を制御するた
めのラッチタイミング制御信号を生成して出力するパル
ス発生手段と、 前記パルス発生手段より出力される前記センスアンプ活
性化信号および前記ラッチタイミング制御信号を入力
し、前記アドレス発生手段より出力される下位アドレス
信号の内の上位のアドレス信号により制御されて、これ
らのセンスアンプ活性化信号およびラッチタイミング制
御信号の内の一方の制御信号を選択的に遅延させて出力
する選択遅延回路手段と、 を少なくとも備えて構成されることを特徴とする半導体
記憶装置。 - 【請求項２】 前記複数のメモリ手段が、第１、第２、
第３および第４のメモリセルを含む４個のメモリセルに
より構成され、前記複数のセンス増幅手段および前記複
数のラッチ手段が、これらの第１、第２、第３および第
４のメモリセルに対応して、それぞれ第１、第２、第３
および第４のセンスアンプと、第１、第２、第３および
第４のラッチ回路とにより構成されており、前記アドレ
ス発生手段より出力される下位アドレス信号における下
位のアドレス信号をＡＤ1 とし、上位アドレス信号をＡ
Ｄ2 として表わした場合に、前記アドレス信号ＡＤ1 お
よびＡＤ2 のレベル関係に対応して、前記デコード手段
による前記第１、第２、第３および第４のラッチ回路に
対する選択条件が、次記のように規定される請求項１記
載の半導体記憶装置。 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→第１のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→第２のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→第３のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→第４のラッチ回路を選択出力 - 【請求項３】 前記複数のメモリ手段が、第１、第２、
第３および第４のメモリセルを含む４個のメモリセルに
より構成され、前記複数のセンス増幅手段および前記複
数のラッチ手段が、これらの第１、第２、第３および第
４のメモリセルに対応して、それぞれ第１、第２、第３
および第４のセンスアンプと、第１、第２、第３および
第４のラッチ回路とにより構成されており、前記アドレ
ス発生手段より出力される下位アドレス信号における下
位のアドレス信号をＡＤ1 とし、上位アドレス信号をＡ
Ｄ2 として表わした場合に、前記アドレス信号ＡＤ1 お
よびＡＤ2 のレベル関係に対応して、前記デコード手段
による前記第１、第２、第３および第４のラッチ回路に
対する選択条件が、次記のように規定される請求項１記
載の半導体記憶装置。 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｌ”）→第１のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｌ”）→第２のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｌ”、“Ｈ”）→第３のラッチ回路を選択出力 （ＡＤ2 、ＡＤ1 ）＝（“Ｈ”、“Ｈ”）→第４のラッチ回路を選択出力
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222308A JPH0969292A (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
| DE19634967A DE19634967A1 (de) | 1995-08-30 | 1996-08-29 | Halbleiterspeicher mit Hochgeschwindigkeitsauslesung |
| KR1019960038240A KR100219008B1 (ko) | 1995-08-30 | 1996-08-30 | 고속 판독 반도체 메모리 |
| US08/697,860 US5642319A (en) | 1995-08-30 | 1996-08-30 | High-speed read-out semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222308A JPH0969292A (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969292A true JPH0969292A (ja) | 1997-03-11 |
Family
ID=16780331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222308A Pending JPH0969292A (ja) | 1995-08-30 | 1995-08-30 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5642319A (ja) |
| JP (1) | JPH0969292A (ja) |
| KR (1) | KR100219008B1 (ja) |
| DE (1) | DE19634967A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| JP2008159183A (ja) * | 2006-12-25 | 2008-07-10 | Samsung Electronics Co Ltd | 半導体集積回路 |
| JP2012104207A (ja) * | 2010-11-12 | 2012-05-31 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841707A (en) * | 1995-11-29 | 1998-11-24 | Texas Instruments Incorporated | Apparatus and method for a programmable interval timing generator in a semiconductor memory |
| JPH09282889A (ja) * | 1996-04-09 | 1997-10-31 | Toshiba Corp | 半導体装置 |
| JPH10334665A (ja) * | 1997-05-30 | 1998-12-18 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| JP4514945B2 (ja) * | 2000-12-22 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
| KR100546385B1 (ko) * | 2003-09-30 | 2006-01-26 | 삼성전자주식회사 | 입출력라인 감지증폭기와 입출력라인 드라이버 제어방법및 이를 이용하는 반도체 메모리장치 |
| KR100656874B1 (ko) * | 2004-07-28 | 2006-12-12 | 엠시스랩 주식회사 | 피크전류의 크기를 저감하는 고속 입력 디스플레이드라이버와 이를 이용한 데이터 입력방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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