JP2751823B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に指定先頭アドレスからの複数ビットのデータを連続
して順次出力するバースト転送手段を備え高速アクセス
可能な半導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体記憶装置においては、指定
された先頭アドレス等からの複数ビットのデータを連続
して順次出力し、高速アクセスを可能とし各種処理を高
速化しようとする用途が多くなっている。半導体記憶装
置におけるこのような高速アクセスのモードとしては、
ページモード，ニブルモード，スタティックコラムモー
ド，シリアルモード等がよく知られている（以下、これ
らを総称して、バーストモードと呼ぶ）。

【０００３】このバーストモードでは、一般的に、１つ
の行アドレスまたは先頭アドレス等で指定された行また
はブロックの複数ビットのデータそれぞれを対応するセ
ンス増幅器等のデータ検出回路に読出して保持してお
き、これらデータを、列アドレス信号やタイミング信号
によって順次出力することにより、高速読出しを可能に
する（データの書込みはこの逆の動作となる）。

【０００４】バーストモードを有する従来の半導体記憶
装置の最も一般的な一例を（第１の例）図５に示す。

【０００５】この半導体記憶装置は、複数のメモリセル
を備え指定された行及び列の複数のメモリセルの記憶デ
ータを読出すメモリセルアレイ１と、第１のアドレス信
号ＡＤ１（構成ビット、Ａ２〜Ａｎ）の１つのアドレス
によりメモリセルアレイ１の行及び列を指定する行選択
回路２及び列選択回路３と、第１のアドレス信号ＡＤ１
のアドレス値の変化を検出してアドレス変化検出信号Ａ
ＴＤを出力するアドレス変化検出回路４と、アドレス変
化検出信号ＡＴＤに応答して所定の期間アクティブレベ
ルとなるデータ検出活性化信号ＤＥを発生すると共にこ
のデータ検出活性化信号ＤＥのアクティブレベルの期間
中の後寄りの所定の期間にアクティブレベルとなるデー
タラッチパルスＤＬを発生するタイミング信号発生回路
４と、データ検出活性化信号ＤＥのアクティブレベルに
応答してメモリセルアレイ１から読出された複数ビット
のデータＤＲ１〜ＤＲ４それぞれのレベルを検出して出
力する複数のデータ検出回路ＤＤ３１〜ＤＤ３４と、デ
ータラッチパルスＤＬのアクティブレベルに応答して複
数のデータ検出回路ＤＤ３１〜ＤＤ３４それぞれの出力
データをラッチし保持するラッチ回路Ｌ３１〜Ｌ３４
と、メモリセルアレイ１から読出された複数のデータＤ
Ｒ１〜ＤＲ４の外部への出力順に順次アドレス値が変化
する第２のアドレス信号ＡＤ２（構成ビットＡ０，Ａ
１）をデコードして順次アクティブレベルとなるデコー
ド信号ＤＣ＊〜ＤＣ４＊を出力するデコード回路６ａ
と、デコード信号ＤＣ１＊〜ＤＣ４＊それぞれをレベル
反転するインバータＩＶ８１〜ＩＶ８４及び一端にラッ
チ回路Ｌ３１〜Ｌ３４それぞれの出力データを受け他端
をデータ出力端に共通接続するトランスファゲートＴ８
１〜Ｔ８４を備えデコード信号ＤＣ１＊〜ＤＣ４＊のア
クティブレベルに応答してラッチ回路Ｌ３１〜Ｌ３４の
出力データを順次選択し出力する出力選択回路８ｂと、
この出力選択回路８ｂからのデータを外部へ出力するデ
ータ出力回路９とを有する構成となっている。

【０００６】次にこの半導体記憶装置の動作について説
明する。図６はこの半導体記憶装置の動作を説明するた
めの各部信号のタイミング図である。

【０００７】第１のアドレス信号ＡＤ１のアドレス値が
変化すると、アドレス変化検出回路４からアドレス変化
検出信号ＡＴＤが出力され、タイミング信号発生回路５
ｂは、少なくともデータ検出回路ＤＤ３１〜ＤＤ３４及
びラッチ回路Ｌ３１〜Ｌ３４の動作時間を見込んだ期間
アクティブレベルとなるデータ検出活性化信号ＤＥを発
生すると共に、データ検出回路ＤＤ３１〜ＤＤ３４の出
力レベルが静定するデータ検出活性化信号ＤＥのアクテ
ィブレベルの期間の後寄りの所定の期間アクティブレベ
ルとなるデータラッチパルスＤＬを発生する。

【０００８】一方、デコード回路６ａは、第２のアドレ
ス信号ＡＤ２をデコードし、メモリセルアレイ１から読
出されたデータＤＲ１〜ＤＲ４の外部への出力順に順次
アクティブレベル（高レベル）となるデコード信号ＤＣ
１＊〜ＤＣ４＊を出力する。図６では、ＤＣ１＊が最初
にアクティブレベルとなり、以下、ＤＣ２＊，ＤＣ３
＊，ＤＣ４＊の順にアクティブレベルとなる例が示され
ているが、最初にアクティブレベルとなるデコード信号
及びアクティブレベルとなる順序は、第２のアドレス信
号ＡＤ２により任意に設定される。

【０００９】メモリセルアレイ１から読出されたデータ
ＤＲ１〜ＤＲ４は、データ検出回路ＤＤ３１〜ＤＤ３４
によってデータ検出活性化信号ＤＥのアクティブレベル
の期間に増幅，検出され、その出力レベルがほぼ静定し
たタイミングでアクティブレベルとなるデータラッチパ
ルスＤＬによってラッチ回路Ｌ３１〜Ｌ３４にラッチさ
れ保持される。

【００１０】そして、このラッチ回路Ｌ３１〜Ｌ３４に
保持されたデータは、出力選択回路８ｂにより、デコー
ド信号ＤＣ１＊〜ＤＣ４＊のアクティブレベルに応答し
て選択され、データ出力回路９を通して外部へ出力され
る。

【００１１】この半導体記憶装置では、メモリセルアレ
イ１から読出された複数ビットのデータに対し、これら
複数ビットのデータのうちの最初に外部へ出力されるデ
ータ（以下、最初のデータという）と同時に、そのレベ
ル検出，ラッチ保持が行なわれるので、最初のデータ以
外のデータ（以下、後続データという）の外部への出力
タイミングでは、そのタイミングにおけるレベル検出，
ラッチ保持動作が不要となり、その分高速動作が可能と
なる。しかしながら、最初のデータでは、アドレス指
定，レベル検出，ラッチ保持，出力選択の全ての動作が
必要となるためこれらに伴う時間が必要となり、この半
導体記憶装置全体の動作速度を速くするためには、電流
駆動能力が高く高速動作が可能なデータ検出回路及びラ
ッチ回路としなければならない。しかも、最初のデータ
の読出し位置は第２のアドレス信号ＡＤ２により任意に
設定できるので、データ検出回路ＤＤ３１〜ＤＤ３４及
びラッチ回路Ｌ３１〜Ｌ３４全てを高速動作可能なもの
とする必要がある。

【００１２】またこの半導体記憶装置では、複数のデー
タ検出回路ＤＤ３１〜ＤＤ３４全てが同時に活性化しデ
ータ検出動作を行うので、これら複数のデータ検出回路
の動作電流が同一期間に集中し消費電流Ｉｃのピーク値
が増大する（ラッチ回路についても同様である）。

【００１３】データ検出回路（センス増幅器を含む）の
消費電流のピーク値を低減する手法として、複数のデー
タ検出回路を複数のグループに分割し、これら複数のグ
ループのうちの読出しにかかるデータと対応するグルー
プのデータ検出回路のみ電流駆動能力を高めて高速化す
る構成の半導体記憶装置（第２の例）も提案されている
（例えば、特開平３−１６８９９２号公報参照）。

【００１４】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、第１の例では、最初のデータに対し、アド
レス指定，レベル検出，ラッチ保持，出力選択の全ての
動作が必要であり、しかも最初のデータは第２のアドレ
ス信号により任意に設定できるため、全体の動作速度を
高めるには、全てのデータ検出回路及びラッチ回路の電
流駆動能力を高めてその動作速度を速くする必要があ
り、またこれら全てのデータ検出回路及びラッチ回路は
同時に活性化するために消費電流Ｉｃのピーク値が増大
し、従って、電源容量が増大するという問題点がある。
また第２の例では、データ検出回路を複数グループに分
割して読出しにかかるグループのみ電流駆動能力を高め
て高速動作させる構成となっているので、読出しにかか
るグループ以外の動作電流を低減して消費電流のピーク
値を抑えることができるが、読出しにかかるグループ内
では、依然として複数のデータ検出回路が同時に高速動
作するため、消費電流のピーク値の低減効果が不十分で
あるという問題点がある。

【００１５】本発明の目的は、高速動作を確保しつつ、
消費電流のピーク値を低減し、電源容量を小さくするこ
とができる半導体記憶装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の半導体記憶装置
は、第１のアドレス信号による１つのアドレス指定を受
けて複数のデータを読出すメモリセルアレイ部と、この
メモリセルアレイ部から読出された複数のデータのレベ
ルそれぞれを検出して出力する所定の動作速度の複数の
第１のデータ検出回路と、前記メモリセルアレイ部から
読出された複数のデータの外部への出力順にアドレス値
が変化する第２のアドレス信号をデコードして順次アク
ティブレベルとなる複数のデコード信号を出力するデコ
ード回路と、前記複数のデコード信号のうちの最初のア
クティブレベルのデコード信号に応答してこのデコード
信号と対応する前記メモリセルアレイ部から読出された
データを選択する先頭データ選択回路と、前記複数の第
１のデータ検出回路より速い動作速度を持ち前記先頭デ
ータ選択回路で選択されたデータのレベルを検出して出
力する１つの第２のデータ検出回路と、前記複数の第１
のデータ検出回路それぞれの出力データを所定のタイミ
ングでラッチし出力する所定の動作速度の複数の第１の
ラッチ回路と、これら複数の第１のラッチ回路より速い
動作速度をもち前記第２のデータ検出回路の出力データ
を前記複数の第１のラッチ回路のデータラッチタイミン
グより前の所定のタイミングでラッチし出力する１つの
第２のラッチ回路と、前記複数のデコード信号のアクテ
ィブレベルと対応して前記第２のラッチ回路の出力デー
タ及び前記複数の第１のラッチ回路うちの所定のラッチ
回路の出力データを順次選択して出力する出力選択回路
とを有している。

【００１７】また、第１のアドレス信号のアドレス値が
変化したことを検出してアドレス変化検出信号を発生す
るアドレス変化検出回路と、前記アドレス変化検出信号
に応答して、複数のデコード信号のうちの最初のアクテ
ィブレベルのデコード信号のアクティブレベルの期間中
の所定の期間アクティブレベルとなる先頭データ選択信
号，先頭データ検出活性化信号、及びこの先頭データ検
出活性化信号よりアクティブ期間が長い後続データ検出
活性化信号、前記先頭データ検出活性化信号のアクティ
ブ期間中の後寄りの所定の期間アクティブレベルとなる
先頭データラッチパルス、前記後続データ検出活性化信
号のアクティブ期間中の後寄りの所定の期間アクティブ
レベルとなる後続データラッチパルス、並びに前記先頭
データラッチパルスのアクティブレベルへの変化後の所
定のタイミングでアクティブレベルとなり前記複数のデ
コード信号のうちの最初のアクティブレベルのデコード
信号のアクティブレベル終了タイミングまでにインアク
ティブレベルとなる先頭データ出力信号を発生するタイ
ミング信号発生回路とを設け、先頭データ選択回路を、
前記先頭データ選択信号のアクティブレベル期間中に前
記複数のデコード信号のうちの最初のアクティブレベル
のデコード信号に応答してメモリセルアレイ部から読出
された複数のデータのうちのこのデコード信号と対応す
るデータを選択する回路とし、出力選択回路を、前記先
頭データ出力信号のアクティブレベルに応答して第２の
ラッチ回路の出力信号を選択して出力し、前記先頭デー
タ出力信号のインアクティブレベルの期間中の前記複数
のデコード信号のアクティブレベルのデコード信号に応
答して複数の第１のラッチ回路のうちの対応するラッチ
回路の出力データを順次選択し出力する回路として構成
される。

【００１８】また、先頭データ選択回路が、それぞれソ
ース，ドレインのうちの一方を第２のデータ検出回路の
入力端と接続し他方にメモリセルアレイ部から読出され
た複数のデータを対応して受ける複数のトランジスタ
と、先頭データ選択信号のアクティブレベルの期間に複
数のデコード信号それぞれのアクティブレベルを通過さ
せて前記複数のトランジスタのうちの対応するトランジ
スタを導通させる複数の第１のゲート回路とを備えて構
成され、出力選択回路が、一端に複数の第１のラッチ回
路の出力データそれぞれを対応して受け他端を共にデー
タ出力端と接続する複数の第１のトランスファゲート
と、一端に第２のラッチ回路の出力データを受け他端を
前記データ出力端と接続して先頭データ出力信号のアク
ティブレベルに応答して導通する第２のトランスファゲ
ートと、前記先頭データ出力信号のインアクティブレベ
ルの期間に前記複数のデコード信号それぞれのアクティ
ブレベルを通過させて前記複数の第１のトランスファゲ
ートのうちの対応するトランスファゲートを導通させる
複数の第２のゲート回路とを備えて構成される。

【００１９】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２０】図１は本発明の第１の実施例を示す回路図
である。

【００２１】この実施例は、複数のメモリを備え指定さ
れた行及び列の複数のメモリセルの記憶データを読出す
メモリセルアレイ１と、第１のアドレス信号ＡＤ１（構
成ビットＡ２〜Ａｎ）の１つのアドレスによりメモリセ
ルアレイ１の行及び列を指定する行選択回路２及び列選
択回路３と、第１のアドレス信号ＡＤ１のアドレス値の
変化を検出してアドレス変化検出信号ＡＴＤを出力する
アドレス変化検出回路４と、メモリセルアレイ１から読
出された複数のデータＤＲ１〜ＤＲ４の外部への出力順
にアドレス値が変化する第２のアドレス信号ＡＤ２（Ａ
０，Ａ１）をデコードして順次アクティブレベルとなる
複数のデコード信号ＤＣ１〜ＤＣ４を出力するデコード
回路６と、アドレス変化検出信号ＡＴＤに応答して、複
数のデコード信号ＤＣ１〜ＤＣ４のうちの最初のアクテ
ィブレベルのデコード信号のアクティブレベルの期間中
の所定の期間アクティブレベルとなる先頭データ選択信
号ＨＤＳ，先頭データ検出活性化信号ＨＤＥ、及びこの
先頭データ検出活性化信号ＨＤＥよりアクティブ期間が
長い後続データ検出活性化信号ＬＤＥ、先頭データ検出
活性化信号ＨＤＥのアクティブ期間中の後寄りの所定の
期間アクティブレベルとなる先頭データラッチパルスＨ
ＤＬ、後続データ検出活性化信号ＬＤＥのアクティブ期
間中の後寄りの所定の期間アクティブレベルとなる後続
データラッチパルスＬＤＬ並びに先頭データラッチパル
スＨＤＬのアクティブレベルへの変化後の所定のタイミ
ングでアクティブレベルとなり複数のデコード信号ＤＣ
１〜ＤＣ４のうちの最初のアクティブレベルのデコード
信号のアクティブレベル終了タイミングまでにインアク
ティブレベルとなる先頭データ出力信号ＨＤＯを発生す
るタイミング信号発生回路５と、後続データ検出活性化
信号ＬＤＥのアクティブレベルに応答してメモリセルア
レイ１から読出された複数ビットのデータＤＲ１〜ＤＲ
４それぞれのレベルを検出し出力する所定の動作速度の
複数の第１のデータ検出回路ＤＤ１１〜ＤＤ１４と、そ
れぞれソース，ドレインの一方を共通接続し他方にメモ
リセルアレイ１から読出された複数のデータＤＲ１〜Ｄ
Ｒ４を対応して受ける複数のトランジスタＱ７１〜Ｑ７
４、及び先頭データ選択信号ＨＤＳのアクティブレベル
の期間に複数のデコード信号ＤＣ１〜ＤＣ４それぞれの
アクティブレベルを通過させて複数のトランジスタＱ７
１〜Ｑ７４のうちの対応するトランジスタを導通させる
複数の第１のゲート回路Ｇ７１〜Ｇ７４を備え複数のデ
コード信号ＤＣ１〜ＤＣ４のうちの最初のアクティブレ
ベルのデコード信号に応答してこのデコード信号と対応
するメモリセルアレイ１から読出されたデータを選択し
トランジスタＱ７１〜Ｑ７４の共通接続点から出力する
先頭データ選択回路７と、複数の第１のデータ検出回路
ＤＤ１１〜ＤＤ１４より速い動作速度を持ち先頭データ
検出活性化信号ＨＤＥのアクティブレベルに応答して先
頭データ選択回路７で選択されたデータのレベルを検出
して出力する１つの第２のデータ検出回路ＤＤ２０と、
複数の第１のデータ検出回路ＤＤ１１〜ＤＤ１４それぞ
れの出力データを後続データラッチパルスＬＤＬに応答
して所定のタイミングでラッチし出力する所定の動作速
度の複数の第１のラッチ回路Ｌ１１〜Ｌ１４と、これら
複数の第１のラッチ回路Ｌ１１〜Ｌ１４より速い動作速
度をもち先頭データラッチパルスＨＤＬに応答して第２
のデータ検出回路ＤＤ２０の出力データを複数の第１の
ラッチ回路Ｌ１１〜Ｌ１４のデータラッチタイミングよ
り前の所定のタイミングでラッチし出力する１つの第２
のラッチ回路Ｌ２０と、一端に複数の第１のラッチ回路
Ｌ１１〜Ｌ１４の出力データそれぞれを対応して受け他
端を共にデータ出力端と接続する複数の第１のトランス
ファゲートＴ８１〜Ｔ８４、一端に第２のラッチ回路Ｌ
２０の出力データを受け他端を前記データ出力端と接続
して先頭データ出力信号ＨＤＯのアクティブレベルに応
答して導通する第２のトランスファゲートＴ８０、及び
先頭データ出力信号ＨＤＯのインアクティブレベルの期
間に複数のデコード信号ＤＣ１〜ＤＣ４それぞれのアク
ティブレベルを通過させて複数の第１のトランスファゲ
ートＴ８１〜Ｔ８４のうちの対応するトランスファゲー
トを導通させる複数の第２のゲート回路Ｇ８１〜Ｇ８４
を備え先頭データ出力信号ＨＤＯのアクティブレベルに
応答して第２のラッチ回路Ｌ２０の出力信号を選択して
出力し、先頭データ出力信号ＨＤＯのインアクティブレ
ベルの期間中の複数のデコード信号ＤＣ１〜ＤＣ４のア
クティブレベルのデコード信号に応答して複数の第１の
ラッチ回路Ｌ１１〜Ｌ１４のうちの対応するラッチ回路
の出力データを前記データ出力端から順次選択し出力す
る出力選択回路８と、この出力選択回路８からのデータ
を外部へ出力するデータ出力回路９とを有する構成とな
っている。

【００２２】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号のタ
イミング図である。

【００２３】第１のアドレス信号ＡＤ１のアドレス値が
変化し、アドレス変化検出回路部４からアドレス変化検
出信号ＡＴＤが出力されると、タイミング信号発生回路
５は、アクティブレベル（低レベル）の先頭データ選択
信号ＨＤＳ，先頭データ検出活性化信号ＨＤＥ，後続デ
ータ検出活性化信号ＬＤＥを出力した後、先頭データラ
ッチパルスＨＤＬ，先頭データ出力信号ＨＤＯ（高レベ
ルアクティブ），後続データラッチパルスＬＤＬを順次
出力する。

【００２４】先頭データ選択回路７は、先頭データ選択
信号ＨＤＳのアクティブレベルの期間中のデコード信号
ＤＣ１〜ＤＣ４のうちのアクティブレベル（低レベ
ル）、例えばＤＣ１に応答しメモリセルアレイ１から読
出されたデータＤＲ１〜ＤＲ４のうちの対応するデータ
ＤＲ１を選択し第２のデータ検出回路ＤＤ２０に供給す
る。そして、第２のデータ検出回路ＤＤ２０は、先頭デ
ータ検出活性化信号ＨＤＥのアクティブレベルに応答し
て活性化し、供給されたデータＤＲ１のレベルを検出し
て出力する。これと並行して、後続データ検出活性化信
号ＬＤＥのアクティブレベルに応答して第１のデータ検
出回路ＤＤ１１〜ＤＤ１４が活性化し、メモリセルアレ
イ１から読出されたデータＤＲ１〜ＤＲ４それぞれのレ
ベルを検出し出力する。

【００２５】第２のデータ検出回路ＤＤ２０は、その動
作速度が第１のデータ検出回路ＤＤ１１〜ＤＤ１４より
十分速く設定されているので、先頭データ検出活性化信
号ＨＤＥがアクティブレベルになると、供給されたデー
タＤＲ１のレベルを高速に検出してその出力を静定させ
る。そしてそのレベルは、先頭データラッチパルスＨＤ
Ｌのアクティブレベルに応答して第２のラッチ回路Ｌ２
０にラッチされ、続いて発生する先頭データ出力信号Ｈ
ＤＯのアクティブレベルに応答して、出力選択回路８の
トランスファゲートＴ８０及びデータ出力回路９を通し
て外部へ出力される。こうして先頭データが高速に出力
される。

【００２６】先頭データが外部へ出力されるまでの間に
第１のデータ検出回路ＤＤ１１〜ＤＤ１４による後続デ
ータ（この例ではデータＤＲ２〜ＤＲ４）のレベルが検
出されてその出力が静定し、後続データラッチパルスＬ
ＤＬのアクティブレベルに応答して第１のラッチ回路Ｄ
１１〜Ｄ１４にラッチされる。そして、先頭データ出力
信号ＨＤＯのインアクティブレベル（低レベル）の期間
中に順次アクティブレベル（高レベル）となるデコード
信号ＤＣ２〜ＤＣ４に応答して、出力選択回路８のトラ
ンスファゲートＴ８２〜Ｔ８４及びデータ出力回路９を
通して、データＤＲ２〜ＤＲ４が順次出力される。

【００２７】この実施例において、第１のデータ検出回
路ＤＤ１１〜ＤＤ１４及びラッチ回路Ｌ１１〜Ｌ１４
は、最初のデータの外部への出力終了タイミングまでに
データレベルの検出及びそのラッチが完了していればよ
いので、第２のデータ検出回路ＤＤ２０及びラッチ回路
Ｌ２０より動作速度の遅い回路とすることができる。す
なわち、これら回路を構成するトランジスタのサイズを
小さくしてその電流駆動能力を小さくし、これら回路の
動作電流を小さくすることができる。また、第１のデー
タ検出回路ＤＤ１１〜ＤＤ１４の動作電流のピーク時と
第２のデータ検出回路ＤＤ２０の動作電流のピーク時の
タイミングがずれているので、これら回路の動作電流を
時間軸上で分散でき、消費電流Ｉｃのピーク値を低くす
ることができる。

【００２８】例えば、第２のデータ検出回路ＤＤ２０の
動作電流のピーク値を１とし、第１のデータ検出回路Ｄ
Ｄ１１〜ＤＤ１４の動作電流のピーク値をそれぞれ１／
３とすると、図５に示された従来例では、これら回路に
よる消費電流とのピーク値は４となるが、この実施例で
は、第２のデータ検出回路ＤＤ２０の活性化時に１、少
し時間を後方にずらして第１のデータ検出回路ＤＤ１１
〜ＤＤ１４の活性化時に４／３となり、従来例より大幅
に低減できる。また、この効果は、１回のバースト出力
のビット数が多くなる程大きくなる。

【００２９】図３及び図４は本発明の第２の実施例を示
す回路図及びその各部信号のタイミング図である。

【００３０】この実施例は、図１に示された第１の実施
例の先頭データ選択回路７のＮＯＲ型のゲート回路Ｇ７
１〜Ｇ７４と、出力選択回路８のＮＯＲ型のゲート回路
Ｇ８１〜Ｇ８４とを、それぞれＮＡＮＤ型のゲート回路
Ｇ７５〜Ｇ７８及びＧ８５〜Ｇ８８に置換えて先頭デー
タ選択回路７ａ及び出力選択回路８ａとし、これに伴
い、デコード信号ＤＣ１＊〜ＤＣ４＊を、第１の実施例
のデコード信号ＤＣ１〜ＤＣ４のアクティブローに対し
アクティブハイとし、先頭データ選択信号ＨＤＳ＊を、
第１の実施例のアクティブローに対してアクティブハイ
とし、先頭データ出力信号ＨＤＯ＊を、第１の実施例の
アクティブハイに対しアクティブローとしたものであ
る。

【００３１】この実施例の基本的な動作及び効果は第１
の実施例と同様であるので、これ以上の説明は省略す
る。

【００３２】なお、これら実施例では、データを読出す
場合について説明したが、データを書込む場合について
も、これら実施例のデータの流れを逆にすることにより
容易に実現できる。

【００３３】

【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ部から読出された複数ビットのデータそれぞれ
のレベルを検出しラッチする複数の第１のデータ検出回
路及びラッチ回路のほかに、メモリセルアレイ部から読
出された複数ビットのデータのうちの最初に外部へ出力
するデータを選択する先頭データ選択回路と、この先頭
データ選択回路により選択されたデータのレベルを検出
しラッチする１つの第２のデータ検出回路及びラッチ回
路とを設け、かつ第２のデータ検出回路及びラッチ回路
の動作速度を第１のデータ検出回路及びラッチ回路より
速くし、出力選択回路を、第２のラッチ回路の保持デー
タを出力した後、後続のデータを順次出力する回路とし
た構成とすることにより、動作電流が大きく高速動作す
る第２のデータ検出回路及びラッチ回路は１つのみであ
り、しかも動作電流が小さく低速動作する複数の第１の
データ検出回路及びラッチ回路の動作電流のピーク値は
小さくかつ第２のデータ検出回路及びラッチ回路のピー
ク値と時間軸上でずれているので、全体の消費電流のピ
ーク値を低減することができ、従って電源容量を小さく
することができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。

【図３】本発明の第２の実施例を示す回路図である。

【図４】図３に示された実施例の動作を説明するための
各部信号のタイミング図である。

【図５】従来の半導体記憶装置の一例を示すブロック図
である。

【図６】図５に示された半導体記憶装置の動作を説明す
るための各部信号のタイミング図である。

【符号の説明】

１ メモリセルアレイ ２ 行選択回路 ３ 列選択回路 ４ アドレス変化検出回路 ５，５ａ，５ｂ タイミング信号発生回路 ６，６ａ デコード回路 ７，７ａ 先頭データ選択回路 ８，８ａ，８ｂ 出力選択回路 ９ データ出力回路 ＤＤ１１〜ＤＤ１４，ＤＤ２０，ＤＤ３１〜ＤＤ３４
データ検出回路 Ｇ７１〜Ｇ７８，Ｇ８１〜Ｇ８８ ゲート回路 ＩＶ７１〜ＩＶ７４，ＩＶ８０〜ＩＶ８４ インバー
タ Ｌ１１〜Ｌ１４，Ｌ２０，Ｌ３１〜Ｌ３４ ラッチ回
路 Ｑ７１〜Ｑ７４ トランジスタ Ｔ８０〜Ｔ８４ トランスファゲート

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１のアドレス信号による１つのアドレ
   ス指定を受けて複数のデータを読出すメモリセルアレイ
   部と、このメモリセルアレイ部から読出された複数のデ
   ータのレベルそれぞれを検出して出力する所定の動作速
   度の複数の第１のデータ検出回路と、前記メモリセルア
   レイ部から読出された複数のデータの外部への出力順に
   アドレス値が変化する第２のアドレス信号をデコードし
   て順次アクティブレベルとなる複数のデコード信号を出
   力するデコード回路と、前記複数のデコード信号のうち
   の最初のアクティブレベルのデコード信号に応答してこ
   のデコード信号と対応する前記メモリセルアレイ部から
   読出されたデータを選択する先頭データ選択回路と、前
   記複数の第１のデータ検出回路より速い動作速度を持ち
   前記先頭データ選択回路で選択されたデータのレベルを
   検出して出力する１つの第２のデータ検出回路と、前記
   複数の第１のデータ検出回路それぞれの出力データを所
   定のタイミングでラッチし出力する所定の動作速度の複
   数の第１のラッチ回路と、これら複数の第１のラッチ回
   路より速い動作速度をもち前記第２のデータ検出回路の
   出力データを前記複数の第１のラッチ回路のデータラッ
   チタイミングより前の所定のタイミングでラッチし出力
   する１つの第２のラッチ回路と、前記複数のデコード信
   号のアクティブレベルと対応して前記第２のラッチ回路
   の出力データ及び前記複数の第１のラッチ回路うちの所
   定のラッチ回路の出力データを順次選択して出力する出
   力選択回路とを有することを特徴とする半導体記憶装
   置。
2. 【請求項２】 第１のアドレス信号のアドレス値が変化
   したことを検出してアドレス変化検出信号を発生するア
   ドレス変化検出回路と、前記アドレス変化検出信号に応
   答して、複数のデコード信号のうちの最初のアクティブ
   レベルのデコード信号のアクティブレベルの期間中の所
   定の期間アクティブレベルとなる先頭データ選択信号，
   先頭データ検出活性化信号、及びこの先頭データ検出活
   性化信号よりアクティブ期間が長い後続データ検出活性
   化信号、前記先頭データ検出活性化信号のアクティブ期
   間中の後寄りの所定の期間アクティブレベルとなる先頭
   データラッチパルス、前記後続データ検出活性化信号の
   アクティブ期間中の後寄りの所定の期間アクティブレベ
   ルとなる後続データラッチパルス、並びに前記先頭デー
   タラッチパルスのアクティブレベルへの変化後の所定の
   タイミングでアクティブレベルとなり前記複数のデコー
   ド信号のうちの最初のアクティブレベルのデコード信号
   のアクティブレベル終了タイミングまでにインアクティ
   ブレベルとなる先頭データ出力信号を発生するタイミン
   グ信号発生回路とを設け、先頭データ選択回路を、前記
   先頭データ選択信号のアクティブレベル期間中に前記複
   数のデコード信号のうちの最初のアクティブレベルのデ
   コード信号に応答してメモリセルアレイ部から読出され
   た複数のデータのうちのこのデコード信号と対応するデ
   ータを選択する回路とし、出力選択回路を、前記先頭デ
   ータ出力信号のアクティブレベルに応答して第２のラッ
   チ回路の出力信号を選択して出力し、前記先頭データ出
   力信号のインアクティブレベルの期間中の前記複数のデ
   コード信号のアクティブレベルのデコード信号に応答し
   て複数の第１のラッチ回路のうちの対応するラッチ回路
   の出力データを順次選択し出力する回路とした請求項１
   記載の半導体記憶装置。
3. 【請求項３】 先頭データ選択回路が、それぞれソー
   ス，ドレインのうちの一方を第２のデータ検出回路の入
   力端と接続し他方にメモリセルアレイ部から読出された
   複数のデータを対応して受ける複数のトランジスタと、
   先頭データ選択信号のアクティブレベルの期間に複数の
   デコード信号それぞれのアクティブレベルを通過させて
   前記複数のトランジスタのうちの対応するトランジスタ
   を導通させる複数の第１のゲート回路とを備えて構成さ
   れ、出力選択回路が、一端に複数の第１のラッチ回路の
   出力データそれぞれを対応して受け他端を共にデータ出
   力端と接続する複数の第１のトランスファゲートと、一
   端に第２のラッチ回路の出力データを受け他端を前記デ
   ータ出力端と接続して先頭データ出力信号のアクティブ
   レベルに応答して導通する第２のトランスファゲート
   と、前記先頭データ出力信号のインアクティブレベルの
   期間に前記複数のデコード信号それぞれのアクティブレ
   ベルを通過させて前記複数の第１のトランスファゲート
   のうちの対応するトランスファゲートを導通させる複数
   の第２のゲート回路とを備えて構成された請求項２記載
   の半導体記憶装置。