KR100331782B1 - 멀티라이트동작이가능한반도체메모리장치 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치는 멀티 라이트 신호와 라이트 커맨드 신호에 의하여 제어되는 세그먼트 선택 어드레스 디코더를 사용하여 메모리 셀 블록을 구성하는 다수 개의 세그먼트 모두를 동시에 선택하여 이들 모두에 데이터를 라이트하는 멀티 라이트 동작을 수행하므로써 테스트 시의 동작 속도를 개선시킴(멀티 라이트 동작 수행)으로써 테스트에 소요되는 시간을 줄인다.
Description
본 발명은 멀티 라이트 동작이 가능한 반도체 메모리장치에 관한것이다.
일반적으로, 반도체 메모리 장치는 정방형의 이차원 행렬 형식을 갖는 메모리 셀 블록과, 그 셀 블록의 특정 셀을 선택하기 위한 로우 디코더 및 컬럼 디코더를 포함하며, 로우 디코더 및 컬럼 디코더에 인가되는 로우 어드레스와 컬럼 어드레스에 의하여 소정 메모리 셀이 선택되어 라이트 또는 리드 동작이 수행된다.
복수개의 세그먼트로 이루어진 셀 블록과 컬럼 디코더를 포함하는 반도체 메모리 장치의 일부분을 도시한 도 1 을 참조하여 라이트 동작에 대하여 보다 상세히 기술한다.
도 1 에 도시된 메모리 장치의 라이트 동작에 있어서, 전술한 바와같이 로우 어드레스에 의하여 워드라인이 선택된 후, 라이트 신호가 인가된다. 라이트 신호가 인가되면, 입력될 데이타는 데이타-인 버스를 통하여 라이트 드라이버에 인가된후 글로벌 데이타 버스 라인을 경유하여 로컬 데이타 버스 라인에 인가된다. 이때, 로컬 데이타 버스 라인은 각 세그먼트별로 구분되어 있다.
컬럼 어드레스는 Y-디코더에 의하여 디코딩되며 이에 따라 소정 컬럼 비트라인 Yi 가 선택된다. 세그먼트 선택 어드레스는 복수개의 세크먼트중의 하나를 선택한다.
따라서, 선택된 세그먼트중에서 소정 컬럼 비트라인 Yi 에 의하여 선택된 메모리 셀내에 데이타가 라이트된다. 이 데이타는 로컬 데이타 버스 라인으로부터 인가된다.
도 2a 는 세그먼트 선택 어드레스를 발생시키는 종래의 세그먼트 선택 어드레스 디코더의 회로도이고. 도 2B 는 세그먼트 선택 어드레스의 동작 파형도를 예시적으로 도시하였다.
도시된 바와같이, 종래의 세그먼트 선택 어드레스 디코더는 외부로부터 세그먼트 어드레스 (seg_add<0>, seg_add<1>) 를 디코딩하여 특정 세그먼트를 선택하는 세그먼트 선택 어드레스를 발생시키게 된다.
이상에서 기술한 종래의 테스트시 라이트 동작은 세그먼트 선택 어드레스에 의하여 복수 세그먼트중의 하나가 선택되어 데이타가 라이트되었다. 따라서, 전체 세그먼트에 데이타를 라이트하기 위해서는 세그먼트 선택 어드레스를 순서대로 변화시켜 라이트할 수 밖에 없었다.
즉, 세그먼트 선택 어드레스 (seg<0>)에 의하여 세그먼트 0 가 선택되어 데이타가 라이트되고 난후, 세그먼트 선택 어드레스 (seg<1>)에 의하여 세그먼트 1 가 선택되어 데이타가 라이트되고, 세그먼트 선택 어드레스 (seg<2>)에 의하여 세그먼트 2 가 선택되어 데이타가 라이트되고, 세그먼트 선택 어드레스 (seg<3>)에 의하여 세그먼트 3 가 선택되어 데이타가 라이트되는 방식을 취하고 있다.
따라서, 전체 셀 블록에 대하여 테스트시 라이트 동작을 수행함에 있어서 많은 시간이 소요된다는 문제점이 있다.
따라서 본 발명의 목적은 라이트 동작시에 소요되는 시간을 줄임으로써 테스트 시간을 줄이고자 한다.
상기 목적을 위하여, 본 발명은 특정 모드에서 한번에 모든 세그먼트를 선택하여 모든 세그먼트에 데이터를 라이트하는 멀티 라이트 동작을 수행하는 반도체 메모리 장치를 제공한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 메모리 장치는 멀티 라이트 모드를 지정하는 멀티 라이트 신호와 라이트 커맨드 신호를 조합한 신호에 의해 세그먼트 선택 어드레스 디코더가 제어되며 이에 따라 세그먼트 선택 신호를 출력하여, 멀티 라이트 모드에서 라이트 동작시 메모리 셀 블록의 전체 세그먼트를 동시에 선택하도록 구성된다.
도 1 은 메모리 장치의 개략적인 블록도.
도 2a 는 종래의 세그먼트 선택 어드레스 디코더의 회로도.
도 2b 는 종래의 세그먼트 선택 어드레스 디코더의 출력 파형도.
도 3a 는 본 발명의 세그먼트 선택 어드레스 디코더의 회로도.
도 3b 는 본 발명의 세그먼트 선택 어드레스 디코더의 출력 파형도.
〈 도면의 주요 부분에 대한 부호의 설명 〉
seg_add<0>, seg_add<1> : 세그먼트 어드레스
seg<0>, seg<1>, seg<2>, seg<3> :세그먼트 선택 어드레스
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 세그먼트 선택 어드레스 디코더 각각이 멀티 라이트 모드를 지정하는 멀티 라이트 신호와 라이트 커맨드 신호의 조합 신호에 따라 다수 세그먼트 중 데이터를 라이트할 세그먼트를 선택하기 위한 세그먼트 선택 신호를 출력하며, 이에 따라 멀티 라이트 모드에서 라이트 동작을 할 경우 다수 세그먼트가 동시에 모두 선택되어 다수 세그먼트 각각에 데이터가 라이트되도록 구성된다.
이를 위하여 컬럼 디코더는 세그먼트 선택 신호에 따라 각 세그먼트로 컬럼 선택 신호를 출력하도록 구성되며, 멀티 라이트 모드에서 다수 개의 세그먼트 각각으로 컬럼 선택 신호를 출력하도록 하여 다수 개의 세그먼트 각각에서 메모리 셀이 선택되도록 구성될 수 있다.
이에 따라 멀티 라이트 모드에서 라이트 동작시 다수 개의 세그먼트가 모두 선택되어 외부 데이타가 각 칼럼 디코더에 의하여 선택된 각 세그먼트 내의 메모리 셀내로 라이트되는 멀티 라이트 동작이 수행되도록 구성될 수 있다.
상기 멀티 라이트 신호는 메모리 장치에서 위에서 설명한 바와 같은 멀티 라이트 동작이 수행되는 멀티 라이트 모드를 지시하는 신호이며, 복수개의 메모리 제어 신호에 의하여 정의된다.
이하 첨부된 도면을 참조하여 본 발명에 대한 상세한 설명을 하기로 한다.
도 3a 는 본 발명의 메모리 장치에 사용되는 새로운 형태의 세그먼트 선택 어드레스 디코더를 도시한다.
도시된 바와같이, 본 발명의 세그먼트 선택 어드레스 디코더는 세그먼트 어드레스 (seg_add<0>, seg_add<1>) 를 수신하여 디코딩한 세그먼트 선택 어드레스 (seg<0>, seg<1>, seg<2>, seg<3>) 를 출력한다. 또한, 세그먼트 선택 어드레스는 멀티 라이트 신호와 라이트 커맨드 신호의 조합 신호에 의하여 제어된다.
도 3b 는 본 발명 세그먼트 선택 어드레스 디코더의 동작 파형도의 일예를 도시한다.
도시된 바와같이, 멀티 라이트 신호와 라이트 커맨드 신호가 동시에 액티브 상태를 유지하면, 세그먼트 선택 어드레스 (seg<0>, seg<1>, seg<2>, seg<3>) 는 세그먼트 어드레스 (seg_add<0>, seg_add<1>)의 상태와 무관하게 모두 액티브 상태로 되어 메모리 셀 블록을 구성하는 다수 세그먼트가 모두 선택되도록 한다.
따라서, 세그먼트 각각을 세그먼트 어드레스에 따라 개별적으로 동작시켜 한번에 하나의 세그먼트 내의 메모리 셀에만 데이터를 라이트하는 종래의 경우보다 본 발명의 반도체 메모리 장치에서는 멀티 라이트 모드에서 모든 세그먼트가 동시에 선택되어 데이터들이 모든 세그먼트에 동시에 라이트되도록 함으로써 테스트 시 멀티 라이트 모드에서 동작하도록 하여 테스트 시간이 종래보다 1/4 정도 감소되는 효과를 얻을 수 있다.
이상 상술한 바와 같이 본 발명의 반도체 메모리 장치는 멀티 라이트 모드신호와 라이트 커맨드 신호에 의하여 제어되는 세그먼트 선택 어드레스 디코더를 사용하여 메모리 셀 블록을 구성하는 세그먼트 전체를 동시에 구동시켜 라이트 동작을 수행함 (멀티 라이트 동작 수행)으로써 테스트에 소요되는 시간을 줄일 수 있다.
Claims (2)
- 복수개의 세그먼트로 구성되는 메모리 셀 블록;세그먼트 선택 신호에 따라 각각의 상기 세그먼트 내에 소정 셀을 지정하는 컬럼 선택 신호를 출력하는 복수개의 컬럼 디코더;외부 데이타를 수신하여 상기 복수 개의 세그먼트 각각으로 상기 외부 데이터를 출력하는 복수개의 라이트 드라이버;상기 복수 개의 세그먼트 각각에 대응되며 그 각각은 라이트 커맨드 신호와 멀티 라이트 모드를 지정하는 멀티 라이트 신호의 조합 신호에 따라 상기 복수 개의 세그먼트 중 상기 외부 데이터를 라이트할 세그먼트를 선택하기 위한 세그먼트 어드레스를 디코딩하여 상기 세그먼트 선택 신호를 출력하는 복수 개의 세그먼트 어드레스 디코더;를 포함하여,상기 멀티 라이트 모드에서 라이트 동작 시에 복수 개의 세그먼트 각각으로 컬럼 선택 신호가 출력됨으로써 상기 복수 개의 세그먼트가 동시에 모두 선택되어 상기 외부 데이타가 상기 복수 개의 세그먼트 내의 상기 컬럼 디코더에 의하여 선택된 메모리 셀 각각에 라이트되는 멀티 라이트 동작이 수행되도록 함을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 멀티 라이트 신호에 의해 멀티 라이트 모드가 지정되지 않은 경우에는상기 복수 개의 세그먼트는 각각에 대응되는 상기 세그먼트 선택 어드레스 디코더에 의하여 개별적으로 제어되는 것을 특징으로하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980029301A KR100331782B1 (ko) | 1998-07-21 | 1998-07-21 | 멀티라이트동작이가능한반도체메모리장치 |
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Publications (2)
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| KR20000009107A KR20000009107A (ko) | 2000-02-15 |
| KR100331782B1 true KR100331782B1 (ko) | 2002-08-28 |
Family
ID=19544744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980029301A KR100331782B1 (ko) | 1998-07-21 | 1998-07-21 | 멀티라이트동작이가능한반도체메모리장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100331782B1 (ko) |
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