KR970060223A - 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 장치 및 그 제어 방법 Download PDF

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KR970060223A
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요시유끼 가또
준지 몬덴
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가네꼬 히사시
닛본덴기 가부시끼가이샤
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Abstract

버스트시의 고주파수 동작을 향상시킬 수 있는 반도체 기억 장치 및 제어 방법을 제공한다. 버스트 동작 제어 클럭 발생 회로(1)와, 어드레스 버퍼(2, 3, 9 및 10)와, 디코더(4 및 11)와, 레지스터(5∼8 및 12∼15)와, 버스트 카운터(16)와, 워드 드라이버(17∼20)와, 메모리셀 어레이(21, 28, 35 및 42)를 구비하여 구성되고, 어드레스 신호(107, 108)의 입력을 받아서 버스트 카운터(16)에서 출력되는 블럭 선택 신호(113∼116)와, 어드레스 신호(105, 106)의 입력을 받아서 레지스터(5∼8)에서 출력되는 워드선 선택 신호(109∼112)를 입력하여, 워드 드라이버(17∼20)에서 출력되는 워드선 구동 신호에 의해 각 메모리셀 어레이의 워드선이 순차 선택되어 연속된 어드레스 데이타 기입이 행해진다.

Description

반도체 기억 장치 및 그 제어 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시 형태를 도시한 블럭도.

Claims (2)

  1. 복수의 워드선과 복수의 디지트선쌍으로 이루어지는 메모리셀로 구성되는 메모리셀 블럭을 복수개 구비하여 구성되는 반도체 기억 장치에 있어서, 외부로부터의 클럭 신호 및 버스트 모드 제어 신호를 입력하여, 버스트 모드 동작을 제어하는 제1 및 제2 클럭 신호를 생성하여 출력하는 버스트 모드 제어 클럭 발생 수단과, 디지트선 대응의 제1 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 제2 클럭 신호에 의해 제어되는 버스트 카운터를 통하여 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호로서 순차 출력하는 블럭 선택 신호 생성 수단과, 워드선 대응의 제2 어드레스 신호를 입력하여 디코드하고, 상기 제1 클럭 신호를 통하여 선택 출력되는 디코드 출력을 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호로서 순차 출력하는 워드선 선택 수단과, 버스트 모드 동작시에 있어서 상기 블럭 선택 신호 및 워드선 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하고, 선택된 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독이 행행지도록 소정의 워드선 구동 신호를 선택하여 출력하는 워드선 구동 수단을 상기 복수의 메모리셀 블럭에 대응하여 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 복수의 워드선과 복수의 디지트선쌍으로 이루어지는 메모리셀로 구성되는 복수의 메모리셀 블럭에 대응하여, 버스트 모드 동작시에 해당 복수의 메모리셀 블럭에 포함되는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 행하는 반도체 기억 장치의 제어 방법에 있어서, 디지트선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭을 선택하기 위한 블럭 선택 신호를 생성함과 동시에, 워드선 대응의 어드레스 신호에 의해 상기 메모리셀 블럭에 포함되는 메모리셀 어레이에 대응하는 워드선 선택 신호를 출력하는 스탭과, 상기 블럭 선택 신호 및 워드선 선택 신호의 입력을 받아서 상기 복수의 블럭에 포함되는 각 메모리셀 어레이의 워드선을 순차 1워드선씩 선택하도록 기능하는 워드선 구동 신호를 선택하여 출력하는 스탭과, 상기 워드선 구동 신호에 의해 선택된 각 메모리셀 블럭에 포함되는 해당 워드선에 대응하는 메모리셀에 대하여 연속된 어드레스의 데이타 기입/데이타 판독을 순차 행하는 스탭을 갖는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004666B1 (ko) * 2009-06-05 2011-01-04 주식회사 하이닉스반도체 버스트 오더 제어회로 및 제어방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6216180B1 (en) * 1998-05-21 2001-04-10 Intel Corporation Method and apparatus for a nonvolatile memory interface for burst read operations
CN1280734C (zh) * 2001-09-07 2006-10-18 皇家菲利浦电子有限公司 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置
US6687180B2 (en) * 2002-04-25 2004-02-03 Micron Technology, Inc Driver control circuit
US9384826B2 (en) 2014-12-05 2016-07-05 Texas Instruments Incorporated Circuits and methods for performance optimization of SRAM memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4542457A (en) * 1983-01-11 1985-09-17 Burroughs Corporation Burst mode data block transfer system
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
US5559990A (en) * 1992-02-14 1996-09-24 Advanced Micro Devices, Inc. Memories with burst mode access
JPH07182863A (ja) * 1993-12-22 1995-07-21 Nec Corp 内部アドレス生成回路
JP2704113B2 (ja) * 1994-04-26 1998-01-26 日本電気アイシーマイコンシステム株式会社 データ処理装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101004666B1 (ko) * 2009-06-05 2011-01-04 주식회사 하이닉스반도체 버스트 오더 제어회로 및 제어방법
US7995422B2 (en) 2009-06-05 2011-08-09 Hynix Semiconductor Inc. Burst order control circuit and method thereof

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