JPH07182863A - 内部アドレス生成回路 - Google Patents
内部アドレス生成回路Info
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- JPH07182863A JPH07182863A JP5323597A JP32359793A JPH07182863A JP H07182863 A JPH07182863 A JP H07182863A JP 5323597 A JP5323597 A JP 5323597A JP 32359793 A JP32359793 A JP 32359793A JP H07182863 A JPH07182863 A JP H07182863A
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- signal
- latch circuit
- address signal
- clock
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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- G11C8/06—Address interface arrangements, e.g. address buffers
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Memory System (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】内部アドレス信号の各期間の動作開始タイミン
グから対応する内部アドレス信号のフロントエッジまで
の遅延時間を短縮し動作の高速化をはかる。 【構成】カウンタ回路２を、基準値“０”の次の値を初
期値とし順次カウントアップするカウント値の信号ＣＶ
を出力する回路とする。論理演算回路３によりラッチ回
路１ａの出力信号と信号ＣＶとの演算処理を行い、その
演算処理結果を保持するラッチ回路１ｃを設ける。所定
のタイミングでラッチ回路１ｃの出力を伝達する伝達制
御部４を設ける。最初の期間はラッチ回路１ａからの信
号を２番目以降の期間は伝達制御部４からの信号を内部
アドレス信号ＡＩとして出力するラッチ回路１ｂを設け
る。
グから対応する内部アドレス信号のフロントエッジまで
の遅延時間を短縮し動作の高速化をはかる。 【構成】カウンタ回路２を、基準値“０”の次の値を初
期値とし順次カウントアップするカウント値の信号ＣＶ
を出力する回路とする。論理演算回路３によりラッチ回
路１ａの出力信号と信号ＣＶとの演算処理を行い、その
演算処理結果を保持するラッチ回路１ｃを設ける。所定
のタイミングでラッチ回路１ｃの出力を伝達する伝達制
御部４を設ける。最初の期間はラッチ回路１ａからの信
号を２番目以降の期間は伝達制御部４からの信号を内部
アドレス信号ＡＩとして出力するラッチ回路１ｂを設け
る。
Description
【０００１】
【産業上の利用分野】本発明は内部アドレス生成回路に
関し、特にバーストアクセスモードの機能を備えた半導
体記憶装置の内部アドレス生成回路に関する。
関し、特にバーストアクセスモードの機能を備えた半導
体記憶装置の内部アドレス生成回路に関する。
【０００２】
【従来の技術】半導体記憶装置において、外部からはア
クセス開始アドレスのみを受け取り、その後のアドレス
を内部で必要な数だけ発生してアクセスする、いわゆる
バーストアクセスモードは、外部アドレスの受取り回数
を少なくし、１回の外部アドレスの受取りで多くのアド
レスに対するアクセスが可能となるため高速動作が可能
となり、近年、特に重要視されている（例えば、特開平
３−１５６７８９号参照）。
クセス開始アドレスのみを受け取り、その後のアドレス
を内部で必要な数だけ発生してアクセスする、いわゆる
バーストアクセスモードは、外部アドレスの受取り回数
を少なくし、１回の外部アドレスの受取りで多くのアド
レスに対するアクセスが可能となるため高速動作が可能
となり、近年、特に重要視されている（例えば、特開平
３−１５６７８９号参照）。
【０００３】従来のこの種の半導体記憶装置における、
バーストアクセスモード用の内部アドレス生成回路の代
表的な一例を図５（Ａ），（Ｂ）に示す。
バーストアクセスモード用の内部アドレス生成回路の代
表的な一例を図５（Ａ），（Ｂ）に示す。
【０００４】この内部アドレス生成回路は、メモリコン
トローラからのアドレスステータス信号ＡＤＳＣ＊（＊
印は低レベルがアクティブレベルであることを示す、以
下同じ）及びバーストアドバンス入力信号ＡＤＶ＊と外
部クロックＣＫＸとを受け取り、外部アドレス取込みク
ロックＣＫＬ及びバースト進行クロックＣＫＢを発生す
る制御回路５と、外部アドレス取込みクロックに従って
外部アドレス信号ＡＸを取込み保持し出力するラッチ回
路１ａと、バースト進行クロックＣＫＢ及び外部アドレ
ス取込みクロックＣＫＬを受け、初期値を“０”としバ
ースト進行クロックＣＫＢに従って順次カウントアップ
し最大値に達したら初期値に戻る動作をくり返しかつ外
部アドレス取込みクロックＣＫＬ受取り直後には初期値
“０”に戻ってカウントアップ動作を続行しそのカウン
ト値の信号ＣＶを出力するカウンタ回路２ａと、ラッチ
回路１ａの出力信号に対しカウンタ回路２ａからのカウ
ント値の信号ＣＶにより所定の演算処理を施し内部アド
レス信号ＡＩとして内部回路１０に供給する論理演算回
路３とを有する構成となっている。なお、図５（Ｂ）に
は、カウント値の信号ＣＶを２ビット（ＣＶの構成ビッ
トＣＶ１（上位），ＣＶ０）のときの例が示されてい
る。
トローラからのアドレスステータス信号ＡＤＳＣ＊（＊
印は低レベルがアクティブレベルであることを示す、以
下同じ）及びバーストアドバンス入力信号ＡＤＶ＊と外
部クロックＣＫＸとを受け取り、外部アドレス取込みク
ロックＣＫＬ及びバースト進行クロックＣＫＢを発生す
る制御回路５と、外部アドレス取込みクロックに従って
外部アドレス信号ＡＸを取込み保持し出力するラッチ回
路１ａと、バースト進行クロックＣＫＢ及び外部アドレ
ス取込みクロックＣＫＬを受け、初期値を“０”としバ
ースト進行クロックＣＫＢに従って順次カウントアップ
し最大値に達したら初期値に戻る動作をくり返しかつ外
部アドレス取込みクロックＣＫＬ受取り直後には初期値
“０”に戻ってカウントアップ動作を続行しそのカウン
ト値の信号ＣＶを出力するカウンタ回路２ａと、ラッチ
回路１ａの出力信号に対しカウンタ回路２ａからのカウ
ント値の信号ＣＶにより所定の演算処理を施し内部アド
レス信号ＡＩとして内部回路１０に供給する論理演算回
路３とを有する構成となっている。なお、図５（Ｂ）に
は、カウント値の信号ＣＶを２ビット（ＣＶの構成ビッ
トＣＶ１（上位），ＣＶ０）のときの例が示されてい
る。
【０００５】論理演算回路３の演算処理の内容として
は、図６（Ａ）に示すように、与えられた外部アドレス
信号ＡＸ（その構成ビットＡＸ１（上位），ＡＸ０）に
対しＡＸ１，ＡＸ０→ＡＸ１，ＡＸ０＊→ＡＸ１＊，Ａ
Ｘ０→ＡＸ１＊ＡＸ０＊と変化するインターリーブ方式
の出力を得るための、外部アドレス信号ＡＸとカウント
値の信号ＣＶとの排他的論理和（ＥＸ−ＯＲ）演算処理
と、図６（Ｂ）に示すように、与えられた外部アドレス
信号ＡＸ（ＡＸ１，ＡＸ０）が例えば、（１，１）であ
るとすると、この（１，１）から順次（０，０）→
（０，１）→（１，０）と変化するシーケンシャル方式
の出力を得るための、外部アドレス信号ＡＸとカウント
値の値ＣＶとの加算演算処理とが一般的に知られてい
る。
は、図６（Ａ）に示すように、与えられた外部アドレス
信号ＡＸ（その構成ビットＡＸ１（上位），ＡＸ０）に
対しＡＸ１，ＡＸ０→ＡＸ１，ＡＸ０＊→ＡＸ１＊，Ａ
Ｘ０→ＡＸ１＊ＡＸ０＊と変化するインターリーブ方式
の出力を得るための、外部アドレス信号ＡＸとカウント
値の信号ＣＶとの排他的論理和（ＥＸ−ＯＲ）演算処理
と、図６（Ｂ）に示すように、与えられた外部アドレス
信号ＡＸ（ＡＸ１，ＡＸ０）が例えば、（１，１）であ
るとすると、この（１，１）から順次（０，０）→
（０，１）→（１，０）と変化するシーケンシャル方式
の出力を得るための、外部アドレス信号ＡＸとカウント
値の値ＣＶとの加算演算処理とが一般的に知られてい
る。
【０００６】内部アドレス信号ＡＩとして、２ビットで
相補の信号出力をインターリーブ方式で得ることができ
るラッチ回路１ａ及び論理演算回路３の具体的な回路例
を図７に、カウンタ回路２ａの具体的な回路例を図８
に、また、外部アドレス信号ＡＸを（０，０）としたと
きの各部信号のタイミング図を図９に示す。
相補の信号出力をインターリーブ方式で得ることができ
るラッチ回路１ａ及び論理演算回路３の具体的な回路例
を図７に、カウンタ回路２ａの具体的な回路例を図８
に、また、外部アドレス信号ＡＸを（０，０）としたと
きの各部信号のタイミング図を図９に示す。
【０００７】次に、この内部アドレス生成回路の動作に
ついて図５〜図９を参照しながら説明する。
ついて図５〜図９を参照しながら説明する。
【０００８】制御回路５は、アドレスステータス信号Ａ
ＤＳＣ＊と外部クロックＣＫＸとから、外部アドレス信
号ＡＸを取込むための、外部アドレス取込みクロックＣ
ＫＬを発生し、またバーストアドバンス入力信号ＡＤＶ
＊と外部クロックＣＫＸとから、内部アドレス信号ＡＩ
のアドレスを順次変化させるタミミングを決定するバー
スト進行クロックＣＫＢを発生する。
ＤＳＣ＊と外部クロックＣＫＸとから、外部アドレス信
号ＡＸを取込むための、外部アドレス取込みクロックＣ
ＫＬを発生し、またバーストアドバンス入力信号ＡＤＶ
＊と外部クロックＣＫＸとから、内部アドレス信号ＡＩ
のアドレスを順次変化させるタミミングを決定するバー
スト進行クロックＣＫＢを発生する。
【０００９】ラッチ回路１ａは、ラッチ素子ＬＡ１，Ｌ
Ａ２と複数のインバータ及びトランスファゲートとによ
り、外部アドレス取込みクロックＣＫＬの立上りエッジ
で外部アドレス信号ＡＸｊ（ｊ＝０．１）を取込み出力
すると共に、次の外部アドレス取込みクロックＣＫＬま
で保持する。
Ａ２と複数のインバータ及びトランスファゲートとによ
り、外部アドレス取込みクロックＣＫＬの立上りエッジ
で外部アドレス信号ＡＸｊ（ｊ＝０．１）を取込み出力
すると共に、次の外部アドレス取込みクロックＣＫＬま
で保持する。
【００１０】カウンタ回路２ａは、外部アドレス取込み
クロックＣＫＬの立上りエッジにより初期化された
（０，０）のカウント値となり、以後、バースト進行ク
ロックＣＫＢの立上りエッジにより順次カウントアップ
するカウント値の信号ＣＶを発生する。
クロックＣＫＬの立上りエッジにより初期化された
（０，０）のカウント値となり、以後、バースト進行ク
ロックＣＫＢの立上りエッジにより順次カウントアップ
するカウント値の信号ＣＶを発生する。
【００１１】そして、論理演算回路３により、ラッチ回
路１ａからの外部アドレス信号（ＡＸ）とカウンタ回路
２ａからのカウント値の信号ＣＶとのＥＸ−ＯＲ演算処
理が行なわれ、内部アドレス信号ＡＩ（ＡＩｊ，ｊ＝
０，１）として内部回路１０に対し出力される。
路１ａからの外部アドレス信号（ＡＸ）とカウンタ回路
２ａからのカウント値の信号ＣＶとのＥＸ−ＯＲ演算処
理が行なわれ、内部アドレス信号ＡＩ（ＡＩｊ，ｊ＝
０，１）として内部回路１０に対し出力される。
【００１２】
【発明が解決しようとする課題】この従来の内部アドレ
ス生成回路は、外部アドレス取込みクロックの立上りエ
ッジで取込まれたラッチ回路１ａからの外部アドレス信
号（ＡＸ）と、バースト進行クロックの立上りエッジで
カウントアップするカウンタ回路２ａからのカウント値
の信号ＣＶとの論理演算処理を論理演算回路３により行
って内部アドレス信号ＡＩとして出力する構成となって
いるので、カウンタ回路２ａの動作時間を論理演算回路
３の動作時間とが加算され、外部アドレス取込みクロッ
クＣＫＬ及びバースト進行クロックＣＫＢの立上りエッ
ジから内部アドレス信号ＡＩの対応するフロントエッジ
までの遅延時間（図９のｔｄ０，ｔｄ１）が長くなると
いう欠点がある。
ス生成回路は、外部アドレス取込みクロックの立上りエ
ッジで取込まれたラッチ回路１ａからの外部アドレス信
号（ＡＸ）と、バースト進行クロックの立上りエッジで
カウントアップするカウンタ回路２ａからのカウント値
の信号ＣＶとの論理演算処理を論理演算回路３により行
って内部アドレス信号ＡＩとして出力する構成となって
いるので、カウンタ回路２ａの動作時間を論理演算回路
３の動作時間とが加算され、外部アドレス取込みクロッ
クＣＫＬ及びバースト進行クロックＣＫＢの立上りエッ
ジから内部アドレス信号ＡＩの対応するフロントエッジ
までの遅延時間（図９のｔｄ０，ｔｄ１）が長くなると
いう欠点がある。
【００１３】本発明の目的は、外部アドレス取込みクロ
ック及びバースト進行クロックの立上りエッジ（所定の
期間の動作開始タイミング）から内部アドレス信号の対
応するフロントエッジまでの遅延時間を短縮し動作速度
を早くすることができる内部アドレス生成回路を提供す
ることにある。
ック及びバースト進行クロックの立上りエッジ（所定の
期間の動作開始タイミング）から内部アドレス信号の対
応するフロントエッジまでの遅延時間を短縮し動作速度
を早くすることができる内部アドレス生成回路を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明の内部アドレス生
成回路は、外部アドレス取込みクロックに従って外部ア
ドレス信号を取込んで保持し出力する第１のラッチ回路
と、この第１のラッチ回路と同一タイミングで前記外部
アドレス信号を取込んで保持し所定の内部回路へ出力す
ると共に伝達された演算アドレス信号をバースト進行ク
ロックに従って所定のタイミングで取込んで保持し前記
内部回路へ出力する第２のラッチ回路と、基準値を
“０”とし前記バースト進行クロックに従って互いに異
なるカウント値に順次変化し最終値に達したら前記基準
値に戻る動作をくり返し、かつ前記外部アドレス取込み
クロックの直後にはカウント値を前記基準値の次のカウ
ント値としてこのカウント値からの前記動作を続行しそ
のカウント値の信号を出力するカウンタ回路と、前記第
１のラッチ回路の出力信号に対し前記カウンタ回路の出
力信号による所定の演算処理を施し出力する論理演算回
路と、この論理演算回路の出力信号を前記バースト進行
クロックに従って所定のタイミング取込み保持し出力す
る第３のラッチ回路と、この第３のラッチ回路の出力信
号を前記バースト進行クロックに従って所定のタイミン
グで前記第２のラッチ回路に前記演算アドレス信号とし
て伝達する伝達制御手段とを有している。
成回路は、外部アドレス取込みクロックに従って外部ア
ドレス信号を取込んで保持し出力する第１のラッチ回路
と、この第１のラッチ回路と同一タイミングで前記外部
アドレス信号を取込んで保持し所定の内部回路へ出力す
ると共に伝達された演算アドレス信号をバースト進行ク
ロックに従って所定のタイミングで取込んで保持し前記
内部回路へ出力する第２のラッチ回路と、基準値を
“０”とし前記バースト進行クロックに従って互いに異
なるカウント値に順次変化し最終値に達したら前記基準
値に戻る動作をくり返し、かつ前記外部アドレス取込み
クロックの直後にはカウント値を前記基準値の次のカウ
ント値としてこのカウント値からの前記動作を続行しそ
のカウント値の信号を出力するカウンタ回路と、前記第
１のラッチ回路の出力信号に対し前記カウンタ回路の出
力信号による所定の演算処理を施し出力する論理演算回
路と、この論理演算回路の出力信号を前記バースト進行
クロックに従って所定のタイミング取込み保持し出力す
る第３のラッチ回路と、この第３のラッチ回路の出力信
号を前記バースト進行クロックに従って所定のタイミン
グで前記第２のラッチ回路に前記演算アドレス信号とし
て伝達する伝達制御手段とを有している。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の一実施例を示すブロック図
及びそのカウンタ回路の出力信号の内容を示す図であ
る。
及びそのカウンタ回路の出力信号の内容を示す図であ
る。
【００１７】この実施例は、外部アドレス取込みクロッ
クＣＫＬに従って外部アドレス信号ＡＸを取込んで保持
し出力する第１のラッチ回路１ａと、この第１のラッチ
回路１ａと同一タイミングで外部アドレス信号ＡＸを取
込んで保持し所定の内部回路１０へ出力すると共に伝達
された演算アドレス信号ＡＡをバースト進行クロックＣ
ＫＢに従って所定のタイミングで取込んで保持し内部回
路１０へ出力する第２のラッチ回路１ｂと、基準値を
“０”としバースト進行クロックＣＫＢに従ってカウン
トアップするカウント値に順次変化し最終値に達したら
前記基準値に戻る動作をくり返し、かつ外部アドレス取
込みクロックＣＫＬの直後にはカウント値を前記基準値
の次のカウント値としてこのカウント値からの前記動作
を続行してそのカウント値の信号ＣＶを出力するカウン
タ回路２と、第１のラッチ回路１ａの出力信号に対しカ
ウンタ回路２の出力信号（ＣＶ）による所定の演算処理
を施し出力する論理演算回路３と、この論理演算回路３
の出力信号をバースト進行クロックＣＫＢに従って所定
のタイミングで取込み保持し出力する第３のラッチ回路
１ｃと、この第３のラッチ回路１ｃの出力信号をバース
ト進行クロックＣＫＢに従って所定のタイミングで第２
のラッチ回路１ｂに演算アドレス信号ＡＡとして伝達す
る伝達制御部４とを有する構成となっている。なお、図
１（Ｂ）には、カウント値の信号ＣＶを２ビットとした
ときの例を示す。
クＣＫＬに従って外部アドレス信号ＡＸを取込んで保持
し出力する第１のラッチ回路１ａと、この第１のラッチ
回路１ａと同一タイミングで外部アドレス信号ＡＸを取
込んで保持し所定の内部回路１０へ出力すると共に伝達
された演算アドレス信号ＡＡをバースト進行クロックＣ
ＫＢに従って所定のタイミングで取込んで保持し内部回
路１０へ出力する第２のラッチ回路１ｂと、基準値を
“０”としバースト進行クロックＣＫＢに従ってカウン
トアップするカウント値に順次変化し最終値に達したら
前記基準値に戻る動作をくり返し、かつ外部アドレス取
込みクロックＣＫＬの直後にはカウント値を前記基準値
の次のカウント値としてこのカウント値からの前記動作
を続行してそのカウント値の信号ＣＶを出力するカウン
タ回路２と、第１のラッチ回路１ａの出力信号に対しカ
ウンタ回路２の出力信号（ＣＶ）による所定の演算処理
を施し出力する論理演算回路３と、この論理演算回路３
の出力信号をバースト進行クロックＣＫＢに従って所定
のタイミングで取込み保持し出力する第３のラッチ回路
１ｃと、この第３のラッチ回路１ｃの出力信号をバース
ト進行クロックＣＫＢに従って所定のタイミングで第２
のラッチ回路１ｂに演算アドレス信号ＡＡとして伝達す
る伝達制御部４とを有する構成となっている。なお、図
１（Ｂ）には、カウント値の信号ＣＶを２ビットとした
ときの例を示す。
【００１８】また、この実施例において、内部アドレス
信号ＡＩとして、２ビットで相補の信号をインターリー
ブ方式で得ることができるラッチ回路１ａ，１ｂ，１ｃ
及び論理演算回路３並びに伝達制御部４の具体的な回路
例を図２に、カウンタ回路２の具体的回路例を図３に、
また外部アドレス信号ＡＸを（０，０）としたときの各
部信号のタイミンク図を図４に示す。
信号ＡＩとして、２ビットで相補の信号をインターリー
ブ方式で得ることができるラッチ回路１ａ，１ｂ，１ｃ
及び論理演算回路３並びに伝達制御部４の具体的な回路
例を図２に、カウンタ回路２の具体的回路例を図３に、
また外部アドレス信号ＡＸを（０，０）としたときの各
部信号のタイミンク図を図４に示す。
【００１９】次に、この実施例の動作について図１〜図
４を参照しながら説明する。
４を参照しながら説明する。
【００２０】ラッチ回路１ａ及び論理演算回路３は、そ
の構成、動作及び機能が図５，図７に示された従来例と
同一である。
の構成、動作及び機能が図５，図７に示された従来例と
同一である。
【００２１】カウンタ回路２は、外部アドレス取込み信
号ＣＫＬの立上りエッジにより、カウント値の信号ＣＶ
の下位ビット（ＣＶ０）の値を強制的に“１”としカウ
ント値を基準値（０，０）の次の値（０，１）にし（初
期状態）、以降、バースト信号クロックに従って順次カ
ウンタアップし、最大値に達したら基準値に戻る動作を
くり返し（第１バースト〜第４バースト）、そのカウン
ト値の信号ＣＶを出力する。
号ＣＫＬの立上りエッジにより、カウント値の信号ＣＶ
の下位ビット（ＣＶ０）の値を強制的に“１”としカウ
ント値を基準値（０，０）の次の値（０，１）にし（初
期状態）、以降、バースト信号クロックに従って順次カ
ウンタアップし、最大値に達したら基準値に戻る動作を
くり返し（第１バースト〜第４バースト）、そのカウン
ト値の信号ＣＶを出力する。
【００２２】このカウンタ回路２の出力信号ＣＶと、ラ
ッチ回路１ａの出力信号（外部アドレス信号ＡＸ）との
ＥＸ−ＯＲ演算処理が論理演算回路３で行なわれ、その
演算処理結果がラッチ回路１ｃに取込まれ保持され出力
される。
ッチ回路１ａの出力信号（外部アドレス信号ＡＸ）との
ＥＸ−ＯＲ演算処理が論理演算回路３で行なわれ、その
演算処理結果がラッチ回路１ｃに取込まれ保持され出力
される。
【００２３】一方、ラッチ回路１ｂには、外部アドレス
取込みクロックＣＫＬの立上りエッジにより、外部アド
レス信号ＡＸが取込まれてインバータを介して内部アド
レス信号ＡＩ（ＡＩｊ，ｊ＝０．１）として出力され
（図４の初期の状態）、かつ保持される（詳細には、外
部アドレス取込みクロックＣＫＬの立上りエッジからア
クティブレベルの期間、外部アドレス信号ＡＸが供給さ
れ、インアクティブレベルに入るとそのレベルを保持す
る）。
取込みクロックＣＫＬの立上りエッジにより、外部アド
レス信号ＡＸが取込まれてインバータを介して内部アド
レス信号ＡＩ（ＡＩｊ，ｊ＝０．１）として出力され
（図４の初期の状態）、かつ保持される（詳細には、外
部アドレス取込みクロックＣＫＬの立上りエッジからア
クティブレベルの期間、外部アドレス信号ＡＸが供給さ
れ、インアクティブレベルに入るとそのレベルを保持す
る）。
【００２４】外部アドレス取込みクロックＣＫＬ発生後
のバースト進行クロックＣＫＢの最初のクロック（第１
バースト）の立上りエッジにより、初期の状態でえ残さ
れラッチ回路１ｃに保持されていた演算アドレス信号
（ＡＡ）がラッチ回路１ｂに伝達されインバータを介し
て内部アドレス信号ＡＩとして出力され、かつ保持され
る（詳細には、バースト進行クロックＣＫＢの立上りエ
ッジからアクティブレベルの期間伝達され、インアクテ
ィブレベルの期間保持される）。以後同様にして、第２
バースト以降の内部アドレス信号ＡＩが出力される。
のバースト進行クロックＣＫＢの最初のクロック（第１
バースト）の立上りエッジにより、初期の状態でえ残さ
れラッチ回路１ｃに保持されていた演算アドレス信号
（ＡＡ）がラッチ回路１ｂに伝達されインバータを介し
て内部アドレス信号ＡＩとして出力され、かつ保持され
る（詳細には、バースト進行クロックＣＫＢの立上りエ
ッジからアクティブレベルの期間伝達され、インアクテ
ィブレベルの期間保持される）。以後同様にして、第２
バースト以降の内部アドレス信号ＡＩが出力される。
【００２５】このように、本発明においては、最初の内
部アドレス信号ＡＩは、外部アドレス取込み信号ＣＫＬ
の立上りエッジにより第２のラッチ回路１ｂに取込んで
直ちに内部アドレス信号ＡＩとして出力し、２番目（第
１バースト）以降の内部アドレス信号ＡＩは、その前の
期間に、次の期間と対応するカウント値の信号ＣＶと保
持されている外部アドレス信号（ＡＸ）との間で論理演
算処理されて第３のラッチ回路に保持されている演算ア
ドレス信号（ＡＡ）を、バースト進行クロックＣＫＢの
立上りエッジにより第２のラッチ回路に伝達し直ちに内
部アドレス信号ＡＩとして出力する構成となっている。
部アドレス信号ＡＩは、外部アドレス取込み信号ＣＫＬ
の立上りエッジにより第２のラッチ回路１ｂに取込んで
直ちに内部アドレス信号ＡＩとして出力し、２番目（第
１バースト）以降の内部アドレス信号ＡＩは、その前の
期間に、次の期間と対応するカウント値の信号ＣＶと保
持されている外部アドレス信号（ＡＸ）との間で論理演
算処理されて第３のラッチ回路に保持されている演算ア
ドレス信号（ＡＡ）を、バースト進行クロックＣＫＢの
立上りエッジにより第２のラッチ回路に伝達し直ちに内
部アドレス信号ＡＩとして出力する構成となっている。
【００２６】すなわち、最初に出力される内部アドレス
信号ＡＩについては、カウンタ回路２及び論理演算回路
３の動作には関係なく外部アドレス信号ＡＸの第２のラ
ッチ回路１ｂへの伝達時間だけで済み、２番目以降に出
力される内部アドレス信号ＡＩについては、そのカウン
ト値の信号の発生、及びそのカウント値の信号と外部ア
ドレス信号ＡＸとの演算処理がその前の期間に終ってい
るので、同様にその演算結果の第２のラッチ回路１ｂへ
の伝達時間だけで済み、従って、それぞれの期間の動作
の開始タイミングの外部アドレス取込みクロックＣＫＬ
及びバースト進行クロックの立上りエッジから内部アド
レス信号ＡＩの対応するフロントエッジまでの遅延時間
（図４のｔｄ０，ｔｄ１）を最小限に短縮することがで
きる。
信号ＡＩについては、カウンタ回路２及び論理演算回路
３の動作には関係なく外部アドレス信号ＡＸの第２のラ
ッチ回路１ｂへの伝達時間だけで済み、２番目以降に出
力される内部アドレス信号ＡＩについては、そのカウン
ト値の信号の発生、及びそのカウント値の信号と外部ア
ドレス信号ＡＸとの演算処理がその前の期間に終ってい
るので、同様にその演算結果の第２のラッチ回路１ｂへ
の伝達時間だけで済み、従って、それぞれの期間の動作
の開始タイミングの外部アドレス取込みクロックＣＫＬ
及びバースト進行クロックの立上りエッジから内部アド
レス信号ＡＩの対応するフロントエッジまでの遅延時間
（図４のｔｄ０，ｔｄ１）を最小限に短縮することがで
きる。
【００２７】なお、この実施例においては、論理演算回
路３による演算処理をＥＸ−ＯＲ処理とし、インターリ
ーブ方式の内部アドレス信号ＡＩを発生するものとした
が、加算処理とし、シーケンシャル方式の内部アドレス
信号を発生することもできる。また、この実施例では、
２ビットの内部アドレス信号ＡＩを発生する例について
述べたが、３ビット以上の内部アドレス信号を発生する
ことも容易にできる。
路３による演算処理をＥＸ−ＯＲ処理とし、インターリ
ーブ方式の内部アドレス信号ＡＩを発生するものとした
が、加算処理とし、シーケンシャル方式の内部アドレス
信号を発生することもできる。また、この実施例では、
２ビットの内部アドレス信号ＡＩを発生する例について
述べたが、３ビット以上の内部アドレス信号を発生する
ことも容易にできる。
【００２８】
【発明の効果】以上説明したように本発明は、最初の内
部アドレス信号は外部アドレス信号を取込んで直ちに内
部アドレス信号として出力し、２番目以降の内部アドレ
ス信号はその前の期間に演算処理された経過を内部アド
レス信号として出力する構成としたので、各期間の動作
開始タイミングから内部アドレス信号のフロントエッジ
までの遅延時間を、外部アドレス信号、演算結果の伝達
時間だけに短縮することができ、動作速度を早くするこ
とができる効果がある。
部アドレス信号は外部アドレス信号を取込んで直ちに内
部アドレス信号として出力し、２番目以降の内部アドレ
ス信号はその前の期間に演算処理された経過を内部アド
レス信号として出力する構成としたので、各期間の動作
開始タイミングから内部アドレス信号のフロントエッジ
までの遅延時間を、外部アドレス信号、演算結果の伝達
時間だけに短縮することができ、動作速度を早くするこ
とができる効果がある。
【図１】本発明の一実施例を示すブロック図及びそのカ
ウンタ回路の出力信号の内容を示す図である。
ウンタ回路の出力信号の内容を示す図である。
【図２】図１に示された実施例の第１〜第３のラッチ回
路、論理演算回路及び伝達制御部の具体的な回路例を示
す回路図である。
路、論理演算回路及び伝達制御部の具体的な回路例を示
す回路図である。
【図３】図１に示された実施例のカウンタ回路の具体的
な回路例を示す回路図である。
な回路例を示す回路図である。
【図４】図１〜図３に示された実施例の動作を説明する
ための各部信号のタイミング図である。
ための各部信号のタイミング図である。
【図５】従来の内部アドレス生成回路の一例を示すブロ
ック図及びそのカウンタ回路の出力信号の内容を示す図
である。
ック図及びそのカウンタ回路の出力信号の内容を示す図
である。
【図６】図５に示された内部アドレス生成回路の論理演
算回路の動作及び演算処理の種類を説明するための図で
ある。
算回路の動作及び演算処理の種類を説明するための図で
ある。
【図７】図５に示された内部アドレス生成回路のラッチ
回路及び論理演算回路の具体的な回路例を示す回路図で
ある。
回路及び論理演算回路の具体的な回路例を示す回路図で
ある。
【図８】図５に示された内部アドレス生成回路のカウン
タ回路の具体的な回路例を示す回路図である。
タ回路の具体的な回路例を示す回路図である。
【図９】図５〜図８に示された内部アドレス生成回路の
動作を説明するための各部信号のタイミング図である。
動作を説明するための各部信号のタイミング図である。
１ａ〜１ｃ ラッチ回路 ２，２ａ カウンタ回路 ３ 論理演算回路 ４ 伝達制御部 ５ 制御回路 １０ 内部回路
Claims (3)
- 【請求項１】 外部アドレス取込みクロックに従って外
部アドレス信号を取込んで保持し出力する第１のラッチ
回路と、この第１のラッチ回路と同一タイミングで前記
外部アドレス信号を取込んで保持し所定の内部回路へ出
力すると共に伝達された演算アドレス信号をバースト進
行クロックに従って所定のタイミングで取込んで保持し
前記内部回路へ出力する第２のラッチ回路と、基準値を
“０”とし前記バースト進行クロックに従って互いに異
なるカウント値に順次変化し最終値に達したら前記基準
値に戻る動作をくり返し、かつ前記外部アドレス取込み
クロックの直後にはカウント値を前記基準値の次のカウ
ント値としてこのカウント値からの前記動作を続行しそ
のカウント値の信号を出力するカウンタ回路と、前記第
１のラッチ回路の出力信号に対し前記カウンタ回路の出
力信号による所定の演算処理を施し出力する論理演算回
路と、この論理演算回路の出力信号を前記バースト進行
クロックに従って所定のタイミング取込み保持し出力す
る第３のラッチ回路と、この第３のラッチ回路の出力信
号を前記バースト進行クロックに従って所定のタイミン
グで前記第２のラッチ回路に前記演算アドレス信号とし
て伝達する伝達制御手段とを有することを特徴とする内
部アドレス生成回路。 - 【請求項２】 論理演算回路による演算処理が、排他的
論理和演算処理である請求項１記載の内部アドレス生成
回路。 - 【請求項３】 論理演算回路による演算処理が、加算処
理である請求項１記載の内部アドレス生成回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323597A JPH07182863A (ja) | 1993-12-22 | 1993-12-22 | 内部アドレス生成回路 |
| US08/357,255 US5634030A (en) | 1993-12-22 | 1994-12-13 | Semiconductor memory device for incrementing address at high speed in burst access |
| KR1019940035586A KR0140454B1 (ko) | 1993-12-22 | 1994-12-21 | 버스트 억세스에서 고속으로 어드레스를 증가시키기 위한 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323597A JPH07182863A (ja) | 1993-12-22 | 1993-12-22 | 内部アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182863A true JPH07182863A (ja) | 1995-07-21 |
Family
ID=18156494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323597A Pending JPH07182863A (ja) | 1993-12-22 | 1993-12-22 | 内部アドレス生成回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5634030A (ja) |
| JP (1) | JPH07182863A (ja) |
| KR (1) | KR0140454B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101157033B1 (ko) * | 2010-11-23 | 2012-06-21 | 에스케이하이닉스 주식회사 | 반도체 장치의 어드레스 시프트 회로 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2991094B2 (ja) * | 1995-09-19 | 1999-12-20 | 日本電気株式会社 | 半導体記憶装置 |
| JP2970513B2 (ja) * | 1996-01-30 | 1999-11-02 | 日本電気株式会社 | 半導体記憶装置およびその制御方法 |
| US5950233A (en) * | 1996-11-21 | 1999-09-07 | Integrated Device Technology, Inc. | Interleaved burst address counter with reduced delay between rising clock edge and burst address transfer to memory |
| US6044432A (en) * | 1997-11-12 | 2000-03-28 | Vlsi Technology, Inc. | Method and system for latching an address for accessing synchronous random access memory using a single address status signal control line |
| US6178467B1 (en) * | 1998-07-07 | 2001-01-23 | International Business Machines Corporation | Microprocessor system requests burstable access to noncacheable memory areas and transfers noncacheable address on a bus at burst mode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369089A (ja) * | 1989-08-07 | 1991-03-25 | Nec Corp | メモリ |
| JPH0458345A (ja) * | 1990-06-27 | 1992-02-25 | Shimadzu Corp | メモリアドレス発生装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740225B2 (ja) * | 1985-12-25 | 1995-05-01 | 日本電気株式会社 | プログラムスキツプ動作制御方式 |
| US5192882A (en) * | 1989-05-30 | 1993-03-09 | Board Of Regents, The University Of Texas System | Synchronization circuit for parallel processing |
| EP0421627B1 (en) * | 1989-10-03 | 1998-11-11 | Advanced Micro Devices, Inc. | Memory device |
-
1993
- 1993-12-22 JP JP5323597A patent/JPH07182863A/ja active Pending
-
1994
- 1994-12-13 US US08/357,255 patent/US5634030A/en not_active Expired - Fee Related
- 1994-12-21 KR KR1019940035586A patent/KR0140454B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369089A (ja) * | 1989-08-07 | 1991-03-25 | Nec Corp | メモリ |
| JPH0458345A (ja) * | 1990-06-27 | 1992-02-25 | Shimadzu Corp | メモリアドレス発生装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101157033B1 (ko) * | 2010-11-23 | 2012-06-21 | 에스케이하이닉스 주식회사 | 반도체 장치의 어드레스 시프트 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5634030A (en) | 1997-05-27 |
| KR950020711A (ko) | 1995-07-24 |
| KR0140454B1 (ko) | 1998-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970826 |