JPH0237035B2

JPH0237035B2 -

Info

Publication number: JPH0237035B2
Application number: JP57065024A
Authority: JP
Inventors: Hideo Fujita
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1982-04-19
Filing date: 1982-04-19
Publication date: 1990-08-22
Also published as: JPS58182185A

Description

【発明の詳細な説明】本発明は半導体記憶装置に関する。

従来、デイジタル画像処理等においては、アナ
ログ画像信号のサンプリング周波数が高いことや
量子化ビツト数が６ビツトから10ビツト程度必要
とされるために、使用される記憶装置には高速の
並列処理や非同期の書込み、読出し機能が要求さ
れる。デイジタル画像信号のデータ・レートはサ
ンプリング周波数により決定されるが、70〜90ナ
ノ秒ある。現在のMOSダイナミツクメモリでは、
このサイクルでデータ処理を行なうことは不可能
であるため、記憶装置には種々の手段が施されて
いる。

第１図は従来の半導体記憶装置の一例のブロツ
ク図、第２図は第１図の半導体記憶装置を動作さ
せるときの信号の波形図である。

この半導体記憶装置は高速の並列データの書込
みと読出しを独立に行う記憶装置である。第１図
において、１はデータ・イン・バスで、書込みレ
ジスタ２〜７の共通入力である。８〜１３は各書
込みレジスタ２〜７の出力用のバスで、各メモ
リ・デバイス１４〜１９のデータ入力となる。２
０〜２５は各メモリ・デバイス１４〜１９のデー
タ出力用のバスで、それぞれ読出しレジスタ２６
〜３１の入力となる。３２は読出しレジスタ２６
〜３１に共通のデータ・アウト・バスである。３
３は書込みレジスタ制御回路で、３４，３５はそ
の出力、３６は読出しレジスタ制御回路で、３
７，３８はその出力である。（１）〜
（ｍ）はそれぞれ書込みレジスタ２〜７のデー
タ・ラツチ・クロツクで、は各メモリ・デバ
イスに共通のメインクロツク、１及び１
はメモリ・デバイス１４〜１６に対する書込みク
ロツク及び読出しクロツク、２及び２は
メモリ・デバイス１７〜１９に対する書込みクロ
ツク及び読出しクロツク、（１）〜（）
はそれぞれ読出しレジスタ２６〜３１のデータ・
ラツチクロツク、，は書込みレジスタ
制御回路３３に入力される書込みレジスタ（以下
WRと記す）２〜７用の制御クロツク、及び読出
しレジスタ制御回路３６に入力される読出しレジ
スタ（以下RRと記す）２６〜３１用の制御クロ
ツクである。この半導体記憶装置全体は３９，４
０の２つのブロツクに分割される。

書込みは以下のようにして行なわれる。時間t₀
でが書込みレジスタ制御回路３３に加えら
れ、出力３４，３５によりブロツク３９の各WR
２〜４をラツチ可能状態に、ブロツク４０の各
WR５〜７をラツチ不可能状態にする。データ・
イン・バス１上に高速で時分割に送られて来たデ
ータd₁は（１）によりWR２にラツチされ、デ
ータd₂は（２）によりWR３にラツチされ、以
下、連続してデータd_nがWR４にラツチされるま
でラツチ動作が続く。時間t₁でが書込みレ
ジスタ制御回路３３に加えられると、WR２〜
WR４にラツチされていたデータd₁〜d_nがバス
８，９，１０上に送られ、同時に出力３４により
ブロツク３９の各WR２〜４をラツチ不可能状態
に、出力３５によりブロツク４０の各WR５〜７
をラツチ可能状態にしてブロツク切替をする。時
間t₂にブロツク３９の各メモリ・デバイス１４〜
１６に対して書込みクロツク１が同時に加え
られ、データd₁，d₂，…d_nがメモリ・デバイス１
４〜１６に書込まれる。メモリ・デバイス１４〜
１６のメモリサイクルはt₂から次のが加え
られるt₃までに相当し、データ・イン・バス１上
のデータのサイクルタイムをＮナノ秒とすると、
t₂からt₃までの時間はＮ×ｍナノ秒となり、ｍを
適当な数にとると現在のMOSダイナミツクメモ
リでも充分なメモリサイクルが得られる。ブロツ
ク３９のメモリ・デバイス１４〜１６にデータが
書込まれるt₂からt₃までの間、ブロツク４０の各
WR５〜７はブロツク３９の場合と同様に連続し
て、データD₁〜D_nラツチされる。これらのデー
タD₁〜D_nはt₃のによりバス１１〜１３上に
送られ、２によりメモリ・デバイス１７〜１
９に書込まれる。このようにすると、実質的に１
個当りのメモリ・デバイスにサイクルタイムＮナ
ノ秒のデータを書込んでいることになる。

読出しの場合はブロツク３９の各WR２〜４に
データがラツチされているt₀からt₁のメモリサイ
クル期間内のt₄にブロツク３９の各メモリ・デバ
イス１４〜１６に対して読出しクロツク１が
加えられ、バス２０〜２２上に、各メモリ・デバ
イス１４〜１６からのデータq₁が現われる。t₅で
REXが読出しレジスタ制御回路３６に加えられ
ると、出力３７によりブロツク３９の各RR２６
〜２８がラツチ可能状態になり、データq₁がRR
２６〜２８にラツチされ、同時に、ブロツク４０
の各RR２９〜３１は出力３８によりラツチ不可
能状態になり、その出力は高インピーダンス状態
になる。ブロツク３９の各RR２６〜２８にラツ
チされたデータは各RR２６〜２８に別々にサイ
クルタイムＮの時分割で与えられる（１），
RR（２），…（）により連続してデータ・ア
ウト・バス３２上に取出される。この間にブロツ
ク４０では各WR５〜７からのデータが各メモ
リ・デバイス１７〜１９に及び２により
同時に書込まれてる。ブロツク４０のメモリ・デ
バイス１７〜１９の書込みサイクルが終了しt₇で
の次のの前に２が加えられ、メモリ・デ
バイス１７〜１９のデータがバス２３〜２５上に
送られる。t₇でのにより、バス２３〜２５
上のデータがRR２９〜３１にラツチされ、
（１），（２），〜（）により取出される。
このようにすると書込みの場合と同様に実質的に
１個のデバイス当りサイクルタイムＮ秒のデータ
を読出すことになる。

以上述べたように、半導体記憶装置を２つに分
割し、書込みレジスタ２〜４，５〜７のデータ・
ラツチ、メモリ・デバイス１４〜１６，１７〜１
９のデータ書込み及び読出し、読出しレジスタ２
６〜２８，２９〜３１のデータ・ラツチとデータ
取出しを２つのブロツク３９，４０間で交互に行
なうことにより現在のMOSダイナミツク・メモ
リを用いても高速のデータの処理が可能になり、
また，により半導体記憶装置のデータ
書込み、読出しを非同期に行うことが可能にな
る。しかし、上記の方法では半導体記憶装置を２
つのブロツク３９，４０に分割しなくてはならな
いこと、各ブロツク３９，４０のメモリ・デバイ
ス１４〜１６，１７〜１９に対して、それぞれ、
異つた書込みクロツク１，２、読出しク
クロツク１，２を加えなければならないこ
と、書込みレジスタ２〜７、読出しレジスタ２６
〜３１の制御回路が必要なこと、各メモリ・デバ
イス１４〜１９に対して書込みレジスタ２〜７と
読出しレジスタ２６〜３１を外部に加えた場合、
半導体記憶装置全体の規模が大きくなるという欠
点がある。

本発明は上記欠点を除き、書込みレジスタと読
出しレジスタを各２個のデータ転送手段と２個の
データラツチ手段とで構成することにより素子数
を少なくし、書込みレジスタと読出しレジスタと
をランダム・アクセス・メモリ回路と同一の半導
体チツプ上に載せて小型化と高速動作をはかつた
半導体記憶装置を提供するものである。

本発明の半導体記憶装置は、外部データ入力端
子からのデータを第１のクロツクにより出力端へ
転送する第１のデータ転送手段、この第１のデー
タ転送手段の出力データをラツチし出力する第１
のデータラツチ手段、この第１のデータラツチ手
段の出力データを第２のクロツクにより出力端へ
転送する第２のデータ転送手段、及びこの第２の
データ転送手段の出力データをラツチし出力する
第２のデータラツチ手段を備えた書込みレジスタ
と、書込みクロツクにより前記書込みレジスタの
出力データをアドレス信号の指定するアドレスに
書込み、読出しクロツクにより前記アドレス信号
の指定するアドレスからデータを読出すランダ
ム・アクセス・メモリ回路と、このランダム・ア
クセス・メモリ回路から読出されたデータをラツ
チし出力する第３のデータラツチ手段、この第３
のデータラツチ手段の出力データを第３のクロツ
クにより出力端へ転送する第３のデータ転送手
段、この第３のデータ転送手段の出力データをラ
ツチし出力する第４のデータラツチ手段、及びこ
の第４のデータラツチ手段の出力データを第４の
クロツクにより外部データ出力端子へ転送する第
４のデータ転送手段を備えた読出しレジスタとを
有している。

次に、本発明の実施例について説明する。

第３図は本発明の一実施例のブロツク図であ
る。

この実施例は、外部データ入力端子からデー
タ・イン・バス４１に入力されたデータＤ１を第
のクロツク（）、（ｉは１〜ｎの整数、以下
同じ）により出力端へ転送する第１のデータ転送
手段４２、この第１のデータ転送手段４２の出力
データをラツチし出力する第１のデータラツチ手
段４３、この第１のデータラツチ手段４３の出力
データを第２のクロツクにより出力端へ転
送する第２のデータ転送手段４４、及びこの第２
のデータ転送手段４４の出力データをラツチし出
力する第２のデータラツチ手段４５を備えた書込
みレジスタ５５と、書込みクロツクにより書
込みレジスタ５５の出力データをアドレス信号
Addの指定するアドレスに書込み、読出しクツク
REによりアドレス信号Addの指定するアドレス
からデータを読出すランダム・アクセス・メモリ
回路４７と、このランダム・アクセス・メモリ回
路４７から読出されたデータをラツチし出力する
第３のデータラツチ手段５０、この第３のデータ
ラツチ手段５０の出力データを第３のクロツク
REXにより出力端へ転送する第３のデータ転送
手段５１、この第３のデータ転送手段５１の出力
データをラツチし出力する第４のデータラツチ手
段５２、及びこの第４のデータラツチ手段５２の
出力データを第４のクロツクRR（ｉ）により外
部データ出力端子へ転送する第４のデータ転送手
段５３を備えた読出しレジスタ５６とを有するデ
バイス５７をＮ個設けた構成となつている。

次に第３図に示す一実施例の動作について説明
する。第４図は第３図に示す一実施例を動作させ
るときの信号の波形図である。

まず、書込み動作について説明する。Ｎ個のデ
バイス５７に共通のデータ・イン・バス４１上に
サイクルタイムＴで入力データQ₁，Q₂…Q_oが送
られて来る。これらのデータを同じくＴのサイク
ルタイムで各デバイス５７に順次T₁，T₂，…T₃
の時分割で与えられる各デバイス５７に対する第
１のクロツクである（１），（２），…
（ｎ）により各デバイス５７の第１のデータ転送
手段４２に取込み第１のデータラツチ手段４３に
転送し、第１のデータラツチ手段４３はこれをラ
ツチする。Ｎ個のデバイス５７の総ての第１のデ
ータラツチ手段４３によるラツチが完了した時刻
T₄に第２のクロツクであるが各デバイス５
７に同時に加えられ、第１のデータラツチ手段４
３にラツチされたデータを第２のデータ転送手段
４４に取込み、第２のデータラツチ手段４５に転
送し、第２のデータラツチ手段４５はこれをラツ
チする。各デバイス５７のバス４６上には第２の
データラツチ手段４５によるラツチ出力Din１が
送られる。ここで、１番目のデバイス５７の第１
のデータラツチ手段４３はT₁からT₄までの期間、
データを保持しなければならない。バス４６上に
データが送られた状態で、時刻T₈で各デバイス
のランダム・アクセス・メモリ回路４７に対して
メインクロツク及びアドレス信号Addが同時
に与えられ、時刻T₁₀に書込みクロツクである
WEが同時に与えられ、ラツチ出力Din１が記憶
ランダム・アクセス・メモリ回路４７のセルに書
込まれる。この間時刻T₅に次の（１）が加え
られ、１番目のデバイス５７の第１のデータ転送
手段４２にデータQ₁₁が取込まれ、第１のデータ
ラツチ手段４３に転送され、ラツチされている。
しかし、このラツチは第２のデータラツチ手段４
５に影響を与えない。時間Ｎ×Ｔの間にランダ
ム・アクセス・メモリ回路４７への書込みを行な
うことにより、実質的には１個のデバイスにサイ
クルタイムＴの入力データを書込むことになる。
ここで、第２のデータラツチ手段４５は時刻T₄
からT₁₀までの間データを保持しなければならな
い。

次に、読出しについて説明する。時刻T₇にラ
ンダム・アクセス・メモリ回路４７に対してメイ
ンクロツク、アドレス信号Addが、時刻T₁₁に
読出しクロツクがＮ個のデバイス５７に同時
に与えられ、Ｎ個のデバイス５７のバス４９上に
出力データDout₀が送られる。Dout₀を受けて第
３のデータラツチ手段５０がこれをラツチする。
Ｎ個のデバイス５７の第３のデータラツチ手段５
０のラツチが完了した時刻T₁₂に第３のクロツク
であるがＮ個のデバイス５７に同時に加え
られ、第３のデータラツチ手段５０によりラツチ
されていたデータを第３のデータ転送手段５１に
取込み、これを第４のデータラツチ手段５２に転
送し、第４のデータラツチ手段５２はこれをラツ
チする。ここで、第３のデータラツチ手段５０は
バス４９上に送られたデータを時刻T₁₂まで保持
しなければならない。Ｎ個のデバイス５７の第４
のデータラツチ手段５２のラツチが完了するとＮ
個のデバイス５７に別々に第４のクロツクである
RR（１），（２），…（）が時刻T₁₃，T₁₄，
T₁₅にサイクルタイムＴで順次、時分割で与えら
れ、Ｎ個のデバイス５７の第４のデータ転送手段
５３により第４のデータラツチ手段５２にラツチ
されていたデータを順次D₀₁，D₀₂…としてデー
タ・アウト・バス５４上に取出していく。ここで
Ｎ番目のデバイス５７の第４のデータラツチ手段
５２は時刻T₁₂から（）が加えられるまでの
時間データを保持しなければならない。書込みの
場合と同様に、時間Ｎ×Ｔの間にランダム・アク
セス・メモリ回路４７の読出し動作を行なうこと
により、実質的に１個当りのデバイスからサイク
ルタイムＴでデータを読出したことになる。また
ランダム・アクセス・メモリ回路４７の書込みの
タイミングに第２のクロツクを同期させ、
ランダム・アクセス・メモリ回路４７の書込みの
タイミングに第３のクロツクを同期させる
ことにより、第１のデータ転送手段４２によりデ
ータ取込みと第４のデータ転送手段５３によるデ
ータ取出しを非同期に行うことが可能になる。

本実施例によるデバイス５７を複数個用いた画
像処理用記憶装置では装置全体を２つのブロツク
に分割する必要がなく、またランダム・アクセ
ス・メモリに対するクロツクの共通化、及び書込
みレジスタ制御回路、読出しレジスタ制御回路が
必要なく、また書込みレジスタ５５及び読出しレ
ジスタ５６をランダム・アクセス・メモリ回路４
７と同一半導体チツプ上に載せることにより、装
置全体の規模の縮小化が可能となり、また、高速
のデータ処理及び互いに非同期のデータ書込み、
読出しも可能である。

次に、ＮチヤンネルMOSトランジスタで実現
た書込みレジスタ５５の一例を第５図に、読出し
レジスタ５６の一例を第７図に示す。

第６図に第３図におけるＮ番目のデバイス５７
についての書込みのレジスタ５５の各部信号のタ
イミング図を示す。第５図、第６図を用いて動作
の説明をする。

第５図において、Ｗ１，Ｗ２，Ｗ３，DL，
PWはクロツク回路６０で（）から発生する
クロツクである。Ｗ１，Ｗ２，Ｗ３は、第１のデ
ータ転送手段４２の駆動クロツクであつて、その
位相は（）と逆相であり、DLは第１のデー
タ転送手段４２のためのデータラツチクロツク、
PWはプリチヤージ・クロツクで、共にと同
相である。WEX，PWEはクロツク回路６１で
WEXから発生するクロツクで、WEXは第２のデ
ータ転送手段４４の駆動クロツクでと逆相、
PWEはプリチヤージ・クロツクでと同相で
ある。

時刻T₆₀で（）がロー・レベルになると
き、入力Ｄ１はハイ・レベルとする。（）
がロー・レベルになると、DLにより節点６４に
ハイ・レベルがラツチされる。Ｗ１，Ｗ２により
節点６５，６６がそれぞれハイ・レベル、ロー・
レベルになり、それぞれトランジスタ６７，６８
のゲートに伝えられる。この状態でＷ３がハイ・
レベルとなると、節点６９，７０がハイ・レベ
ル、ロー・レベルになり、それを受けて、第１の
データラツチ手段４３の出力節点７１，７２がロ
ー・レベル、ハイ・レベルになる。時刻T₆₁で
WR（ｎ）がハイ・レベルにPWがハイ・レベル、
Ｗ１，Ｗ２，Ｗ３がロー・レベルになり、第１の
データ転送手段４２がプリチヤージ状態に入ると
節点６９，７０はロー・レベルになるが、第１の
データラツチ手段４３の節点７１，７２はそのま
ま時刻T₆₅までロー・レベル、ハイ・レベルを維
持する。節点７１，７２のレベルは第２のデータ
転送手段４４のトランジスタ７３，７４のゲート
にそれぞれ伝えられる。この状態になつて、時刻
T₆₂にがロー・レベルになり、WEXがハ
イ・レベルになると、第２のデータ転送手段４４
の節点７５，７６はハイ・レベル、ロー・レベル
になり、それを受けて、第２のデータラツチ手段
４５の節点７７，７８はロー・レベルとなり節点
７８がランダム・アクセス・メモリ回路４７への
入力となる。時刻T₆₃でがハイ・レベルと
なり、PWEがハイ・レベル、WEXがロー・レベ
ルになつて第２のデータ転送手段４４がプリチヤ
ージ状態に入ると、節点７５がロー・レベルにな
るが、第１のデータラツチ手段４３と同様に節点
７７，７８はロー・レベルになるが、第１のデー
タラツチ手段４３と同様に節点７７，７８はロ
ー・レベル、ハイ・レベルを維持する。１番目の
デバイス５７の場合、の直後に（１）が
加えられ、新たな入力データが第１のデータラツ
チ手段４３にラツチされるが、それは第２のデー
タ転送手段４４のトランジスタ７３，７４のゲー
トに伝えられるだけであるので、第２のデータラ
ツチ手段４５の節点７７，７８には影響はなく、
節点７７，７８のレベルは時刻T₆₆まで維持さ
れ、その間にランダム・アクセス・メモリ回路４
７の書込み動作が行われる。時刻T₆₄以降はＤ１
がロー・レベルの場合であるが、このときは各節
点の動きは上とは逆になる。

次に第７図と、第７図における各部信号のタイ
ミングを示す第８図とを用いて読出しレジスタ５
６の動作を説明する。第８図は１番目のデバイス
５７の場合である。

ランダム・アクセス・メモリ回路４７に対する
読出しサイクル中、により時刻T₈₀に、バス
４９に第８図に示すデータ出力OUT，が発
生されるとする。データ出力OUT，は時刻
T₈₁にランダム・アクセス・メモリ回路４７の出
力がリセツトされるとすれば共に低レベルにな
る。データ出力OUT，を受けて、第３のデ
ータラツチ手段５０の節点８０，８１はハイ・レ
ベル、ロー・レベルとなりダイナミツクに貯えら
れる。それらは第３のデータ転送手段５１のトラ
ンジスタ８２，８３のゲートに伝えられる。時刻
T₈₁にデータ出力OUT，がリセツト状態に
なつても、節点８０，８１のレベルに変化はなく
時刻T₈₆まで維持される。この状態で時刻T₈₂に
REXがロー・レベルになり、RRE，REXが、ロ
ー・レベル、ハイ・レベルになると、第３のデー
タ転送手段５１の節点８４，８５はロー・レベ
ル、ハイ・レベルになり、それを受けて第４のデ
ータラツチ手段５２の節点８６，８７はハイ・レ
ベル、ロー・レベルとなる。時刻T₈₃にがハ
イ・レベルになり、REX，RREがロー・レベル、
ハイ・レベルになつて、第３のデータ転送手段５
１がプリチヤージ状態に入つても、第４のデータ
ラツチ手段５２の節点８６，８７のレベルに変化
はなく時刻T₈₆まで維持される。節点８６，８７
のレベルが決定されて後時刻T₈₄に（１）がロ
ー・レベルになり、PRR，RRがロー・レベル、
ハイ・レベルになると、第４のデータ転送５３の
節点９０，９１がロー・レベル、ハイ・レベルに
なり、節点９１のレベルを受けた出力トランジス
タ９２により、ハイ・レベルの出力DOが１番目
の出力として取出される。時刻T₈₅に（１）が
ハイ・レベルになり、PRRにより節点９３はハ
イ・インピーダンス状態になり、２番目のデバイ
ス５７の出力がDOとして取出される。

第５図、第７図からもわかるように、書込みレ
ジスタ５５及び読出しレジスタ５６は少数のトラ
ンジスタで構成されており、ランダム・アクセ
ス・メモリ回路４７と同一の半導体チツプ上に載
せることが可能である。

以上詳細に説明したように、本発明によれば小
型化と高速化をはかつた半導体記憶装置が得られ
るのでその効果は大きい。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の一例のブロツ
ク図、第２図は第１図に示す半導体記憶装置を動
作させるときの信号の波形図、第３図は本発明の
一実施例のブロツク図、第４図は第３図に示す一
実施例を動作させるときの信号の波形図、第５図
は第３図に示す書込みレジスタの一例の詳細回路
図、第６図は第５図に示す書込みレジスタを動作
させるときの信号の波形図、第７図は第３図に示
す読出しレジスタの一例の詳細回路図、第８図は
第７図に示す読出しレジスタを動作させるときの
信号の波形図である。１……データ・イン・バス、２〜７……書込み
レジスタ、８〜１３……書込みレジスタ２〜７の
出力用のバス、１４〜１９……メモリ・デバイ
ス、２０〜２５……メモリ・デバイス１４〜１９
の出力用のバス、２６〜３１……読出しレジス
タ、３２……データ・アウト・バス、３３……書
込みレジスタ制御回路、３４，３５……書込みレ
ジスタ制御回路３３の出力、３６……読出しレジ
スタ制御回路、３７，３８……読出しレジスタ制
御回路３６の出力、３９，４０……半導体記憶装
置全体を２分割した場合の各ブロツク、４１……
データ・イン・バス、４２……第１のデータ転送
手段、４３……第１のデータラツチ手段、４４…
…第２のデータ転送手段、４５……第２のデータ
ラツチ手段、４６……第２のデータラツチ手段４
５の出力用のバス、４７……ランダム・アクセ
ス・メモリ回路、４９……ランダム・アクセス・
メモリ回路４７の出力用のバス、５０……第３の
データラツチ手段、５１……第３のデータ転送手
段、５２……第４のデータラツチ手段、５３……
第４のデータ転送手段、５４……データ・アウ
ト・バス、５５……書込みレジスタ、５６……読
出しレジスタ、５７……デバイス、６０，６１…
…クロツク回路、６４，６５，６６……節点、６
７，６８……トランジスタ、６９〜７２……節
点、７３，７４……トランジスタ、７５〜７８…
…節点、８０，８１……節点、８２，８３……ト
ランジスタ、８４〜８７……節点、８８，８９…
…トランジスタ、９０，９１……節点、９２……
出力トランジスタ、９３……節点、９４，９５…
…クロツク回路。

Claims

【特許請求の範囲】

１外部データ入力端子からのデータを第１のク
ロツクにより出力端へ転送する第１のデータ転送
手段、この第１のデータ転送手段の出力データを
ラツチし出力する第１のデータラツチ手段、この
第１のデータラツチ手段の出力データを第２のク
ロツクにより出力端へ転送する第２のデータ転送
手段、及びこの第２のデータ転送手段の出力デー
タをラツチし出力する第２のデータラツチ手段を
備えた書込みレジスタと、書込みクロツクにより
前記書込みレジスタの出力データをアドレス信号
の指定するアドレスに書込み、読出しクロツクに
より前記アドレス信号の指定するアドレスからデ
ータを読出すランダム・アクセスメモリ回路と、
このランダム・アクセス・メモリ回路から読出さ
れたデータをラツチし出力する第３のデータラツ
チ手段、この第３のデータラツチ手段の出力デー
タを第３のクロツクにより出力端へ転送する第３
のデータ転送手段、この第３のデータ転送手段の
出力データをラツチし出力する第４のデータラツ
チ手段、及びこの第４のデータラツチ手段の出力
データを第４のクロツクにより外部データ出力端
子へ転送する第４のデータ転送手段を備えた読出
しレジスタとを有することを特徴とする半導体記
憶装置。