KR950001074B1 - 시리얼 입출력 메모리 장치 - Google Patents

Abstract

내용없음.

Description

시리얼 입출력 메모리 장치

제1도는 본 발명을 나타내는 블럭 구성도.

제2도는 제1도의 데이타 출력 레지스터와 출력트랜스퍼회로 및 셀어레이 블럭의 로직 구성의 예.

제3도는 제1도의 입력 레지스터, 입력트랜스퍼회로, 메모리 셀어레이 행 선택회로 및 입력데이타 포인터의 로직 구성의 예.

제4도는 제1도의 출력트랜스퍼회로 및 공통으로 사용되는 데이타 출력 레지스터의 로직 구성의 예.

제5a도, 제5b도는 각각 제1도-제4도의 데이타 입출력 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 메모리 셀어레이 블럭 12 : 데이타 출력 레지스터

14 : 출력트랜스퍼회로 16 : 입력트랜스퍼회로

18 : 데이타 입력 레지스터 20 : 메모리 셀어레이 행 선택회로

22 : 입력 데이타 포인터

24 : 공통으로 사용되는 데이타 출력 레지스터

26 : 출력 매스터

32 : 출력 슬래이브 34 : 입력데이타 포인터의 매스터

40 : 입력데이타 포인터의 슬래이브 46 : 데이타 출력 레지스터의 슬래이브

48 : 공통으로 사용되는 데이타 출력 레지스터의 매스터

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 HDTV(High Defenition Television), AVCR(Advancde Video Casette Recoder)등의 화질개선을 위해 사용되는 시리얼 입출력 메모리 장치에 관한 것이다.

HDTV, AVCR장치 등의 경우는 큰 스크린과 고해상도를 가져야 하므로 이를 위해서 비디오 데이타를 저장하는 고속, 고밀도의 메모리 장치가 필요하게 된다.

이러한 요구에 부응하기 위한 여러가지 장치들이 제안되었는데(Symposium on VLSI Cicuits Digest of Technical Papers, 1989, pp105-106참조)이들 장치들은 시리얼 입출력 동작이 복잡하며 시리얼 입출력장치가 차지하는 면적이 크다는 단점을 가지고 있다.

이러한 단점을 극복하기 위한 장치 즉, 시리얼 입출력 속도가 증대되고, 입출력장치가 차지하는 면적이 작으며 또한 동작 콘트롤이 용이한 장치가 제안되었으며 IEEE JOURNAL OF SOLIDSTATE CIRCUITS, VOL. 26, NO. 4, APRIL 1991, pp555-559에 기재되어 있다. 기재된 장치의 개량 부분은 다음과 같다.

즉, 각 메모리 블럭에서 데이타를 시리얼 입출력하는 데이타 레지스터 구성방법에 있어서 기존에 사용되어 오던 어드레스 디코딩방식(ISSCC Digest of Technical Papers, 1985, pp38-39 참조) 대신 쉬프트 레지스터와 트랜스퍼 게이트로 이루어지는 데이타 쉬프트 방식을 사용하는 것이다.

클럭 신호에 동기하여 쉬프트 레지스터의 데이타가 이동하므로 클럭신호의 주기에 해당하는 고속동작이 가능하며 어드레스 포인터 쉬프트 방식에서는 필요한 입출력 버스 및 어드레스 디코딩 장치가 필요하지 않으므로 입출력장치가 차지하는 면적을 줄일 수 있다.

또한 메모리 블럭에 대한 입력과 출력동작이 동시에 이루어지므로 동일한 쉬프트 레지스터가 입력동작 및 출력동작에 동시에 사용될 수 있는 장점도 있다.

반면에 동일한 쉬프트 레지스터가 입력 및 출력레지스트로 사용되어 레지스터의 한쪽 끝에서의 시리얼 입력과 레지스터의 반대쪽 끝에서의 시리얼 출력이 동시적·동기적으로 이루어지므로 라인지연, 비트지연, 리셋(reset)기능 등이 필드(field) 즉, 프레임(frame)단위로만 가능하게 되는 단점이 있다.

따라서 본 발명의 목적은 입력과 출력동작을 동기적 또는 비동기적으로 사용할 수 있는 시리얼 입출력 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 라인단위, 비트단위 지연이 가능하고 리셋 기능을 이용하여 메모리 크기를 가변적으로 사용할 수 있는 시리얼 입출력 메모리 장치를 제공하는 것이다.

본 발명의 또 다른 목적은 고밀도 기억장치에 적합한 입출력 회로를 가진 시리얼 입출력 메모리 장치를 제공하는 것이다.

상술한 바와 같은 본 발명의 목적은 시리얼 입출력 메모리 장치에 있어서, 복수개의 행라인과 상기 행라인에 직각으로 교차하는 복수개의 열라인을 가지며 상기 행라인과 열라인에 접속되는 다수개의 메모리셀을 가지는 메모리 셀어레이 블럭(10)과, 상기 메모리 셀어레이 블럭(10)에 시리얼하게 데이타를 입력하기 위하여 입력포인터를 초기화하는 입력포인터 리셋팅 게이트(44), 상기 입력포인터 리셋팅 게이트(44)에 접속하는 입력포인터 전송회로(34, 36, 38+40,42), 상기 입력포인터 전송회로(34,36,38,40,42)이 상태값과 입력인에이블신호(WEΦ)를 입력으로 하여 입력동작이 이루어질 컬럼을 선택하는 컬럼선택회로(51), 상기 컬럼선택회로(51)에 접속되어 입력데이타를 래취하는 입력데이타 래취회로(18) 및 상기 입력데이타 래취회로(18)의 입력데이타를 상기 메모리 셀어레이 블럭(10)에 전송하기 위한 전송회로를 가지는 데이타 입력회로(300)과, 상기 메모리 셀어레이 블럭(10)의 데이타를 전송하기 위한 제1전송회로(14), 상기 제1전송회로(14)에 의해 전송된 데이타를 래취하는 제1래취회로(32), 상기 제1래취회로(32)의 데이타를 전송하기 위한 제2전송회로(28), 상기 제2전송회로(28)에 의해 전송되는 데이타를 래취하는 제2래취회로(26), 상기 제2래취회로(26)의 데이타를 다른 상기 제1래취회로로 전송하는 제3전송회로(30)를 가지는 데이타 출력회로(200)를 구비함을 특징으로 하는 시리얼 입출력 메모리 장치를 제공함으로써 달성된다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

동일한 참조번호는 동일한 구성요소를 나타낸다.

제1도는 본 발명을 블럭도로 나타낸 것으로, 각 메모리 셀어레이 블럭은 200×840비트로 구성되며 이러한 메모리 셀어레이 블럭 16개 있어서 2.7메가 프래임(frame) 메모리 장치를 구현한 것이며 메모리 셀어레이 블럭Φ과 메모리 셀어레이 블럭1이 하나의 입출력 코어(core)를 이룬다.

메모리 셀어레이 블럭Φ는 그 좌측에 제공되는 데이타 출력회로(12, 14)와 그 우측에 제공되는 데이타 입력회로(16,18,20,22)에 접속하고 있다. 메모리 셀어레이 블럭1은 그 좌측에 제공되는 데이타 입력회로(16,18,20,22)에 접속하고 있다. 이때, 데이타 입력회로(16,18,20,22)중 입력 데이타 포인터(22)는 메모리 셀어레이 블럭Φ과 메모리 셀어레이 블럭1에 공유된다.

이때, 출력회로(12,14)는 출력 트랜스퍼회로(14) 및 출력 레지스터(12)로 이루어진다.

이러한 방식으로 메모리 셀어레이 블럭 메모리 셀어레이 출력 Φ,1,2,…, 16 사이에는 상술한 바와 같은 데이타 입력회로 및 데이타 출력회로가 공유되며 각 메모리 셀어레이 블럭은 제1도에 도시된 바와 같이 블럭의 좌측에 데이타 출력회로(12,14)를 가지게 된다.

제1도에 도시된 시리얼 기억장치의 동작 및 구성을 제2도 및 제3도를 참조하여 더욱 상세하게 설명한다.

제2도는 제1도에 도시된 메모리 셀어레이 블럭(10)과 출력 트랜스퍼회로(14) 및 출력 레지스터(12)의 구성관계를 설명한 도면이다.

메모리 셀어레이 블럭(10)으로부터 데이타를 시리얼 출력하는 방식은 다음과 같다.

메모리 셀어레이 블럭(10)의 소정 워드라인(word line)이 선택되면 선택된 워드라인에 관련된 셀로부터 감지증폭기(sense Amplifier)에 의해 감지된 데이타가 출력 트랜스퍼 게이트 인가신호 RTΦ에 의해 동작되는 출력 레지스터(12)의 출력 슬래이브(32)에 전달된다.

출력 슬래이브(32)에 전달된 데이타는 출력 슬래이브(32) 데이타의 출력 매스터(26)로의 전달게이트 인가신호 RIATCHΦ에 의해 동작되는 전달게이트(28)를 통해 출력 매스터(26)로 전달되며 출력 매스터(26)에 전달된 데이타는 출력 매스터(26)에 전달된 데이타는 출력 매스터 데이타의 출력 슬래이브로의 전달게이트 인가신호(RSHIFTΦ)에 의해 동작되는 전달게이트(30)를 통해 출력 슬래이브로 전달된다.

이러한 방식으로 출력 데이타는 한 비트씩 출력방향으로 이동하여 출력방향 끝에 위치한 출력 매스터를 거친후 출력 데이타 RDΦ는 출력 멀티플렉서 및 출력 버퍼를 거쳐 출력된다.

메모리 셀어레이 블럭Φ의 소정 워드라인이 선택되고 선택된 워드라인에 관련한 셀로부터 감지된 데이타가 데이타 출력 레지스터(12)의 슬래이브(32)에 전달된 후 데이타 쉬프트 방식에 의해 출력되는 동안 메모리 셀어레이 블럭1에서는 다음에 출력될 데이타와 관련한 워드라인이 선택되어 데이타가 데이타 출력 레지스터의 슬래이브(46)에 전달된다.

제3도는 시리얼 입력동작이 이루어지는 부분을 나타낸 것으로서 데이타 입력 레지스터(18), 입력트랜스퍼회로(16), 메모리 셀어레이 행 선택회로(20) 및 입력 데이타 포인터(22)로 구성된다.

입력데이타 포인터(22)는 슬래이브(40)단과 매스터(34)단, 입력포인터 쉬프트 동작을 컨트롤하는 쉬프트 게이트(36)와 래치게이트(38), 입력포인터를 리셋시켜 초기화시키는 포인터 리셋팅 게이트(44)로 구성된다.

시리얼 입력동작은 다음과 같이 이루어진다.

입력포인터 리셋게이트 컨트롤 신호 WTSET가 인가되면 입력데이타 포인터(22)의 입력쪽 끝 슬래이브단이 로우 상태로 되어 유지된다.

다음에 신호 WLATCHΦ가 인가되면 슬래이브단의 로우상태가 매스터단으로 전달되어 래취상태로 된다.

매스턴단의 상태값과 입력 인에이블 클럭 WEΦ가 조합되어 한쌍을 이루는 2개의 행 선택 게이트(41,43)를 동작시키면 입력버퍼 및 입력멀티플렉서를 통해 입력된 데이타(DΦ1,DΦ2)가 입력데이타 레지스터(18)에 래취된다.

입력데이타 레지스터(18)에 입력데이타가 2비트 단위로 입력데이타 포인터(22)의 동작에 따라 래치된 후에는 메모리 셀어레이 행 선택 게이트는 닫힌다. 다음에 신호 WSHIFTΦ가 인가되면 매스터단의 로우상태가 다음 2비트 데이타를 입력할 곳의 슬래이브로 전달되며 데이타 입력이 이루어진 부분의 슬래이브에는 Vcc(42)가 전달되어 하이상태로 된다.

이와 같은 방식으로 입력데이타 포인터(22)는 입력쪽에서부터 메모리 셀어레이 행 선택 게이트를 차례차례 열어가면서 데이타 입력동작이 이루어지게 한다.

즉 입력포인터 쉬프트 방식에 의해 데이타가 데이타 입력 레지스터(18)에 입력된다.

메모리 셀어레이 블럭Φ의 데이타 입력 레지스터(18)에 데이타 입력이 완료되면 같은 방식으로 메모리 셀어레이 블럭1의 데이타 입력 레지스터의 데이타 입력이 진행되며 메모리 셀어레이 블럭1의 데이타 입력 레지스터에 데이타 입력이 완료되기 전에 적당한 시기에 메모리 셀어레이 블럭Φ의 데이타 입력 레지스터에 입력된 데이타가 입력트랜스퍼 게이트 작동신호(WTΦ)의 인가에 의해 입력트랜스퍼 게이트(16)를 통해 메모리 셀어레이 블럭Φ로 전달된다.

제4도는 제1도의 메모리 셀어레이 블럭1과 메모리 셀어레이 블럭2의 사이에 위치하여 공통으로 사용되는 데이타 출력 레지스터를 나타낸 것이다.

기본적인 출력동작은 제2도에서 설명한 바와 같다.

다만 출력 레지스터의 출력 매스터를 공통으로 사용함으로써 점유면적을 줄일 수 있는 구성이며 메모리 셀어레이 블럭1로부터 출력 슬래이브(46)를 거쳐 전달된 데이타가 출력 매스터(48)를 통해 출력되는 동안 메모리 셀어레이 블럭2로부터 데이타가 메모리 셀어레이 블럭2의 출력 슬래이브로 전달된다.

이때 블럭2쪽에 붙은 출력 슬래이브는 데이타를 래취만하고 움직이지 않는다.

따라서 출력 매스터(48)를 공통으로 사용한 출력 동작이 가능하게 된다.

제5-1도는 본 발명 실시예의 데이타 출력 타이밍도를 나타낸 것이다.

신호 RSC는 시리얼 출력에 관련한 매스터(master)클럭으로써 외부 TTL신호가 버퍼를 통해 CMOS 레벨로 변환된 신호이다.

신호 RBITI는 출력 비트 카운터의 카운팅값으로써 신호 RSC의 값이 로우에서 하이로 변화할 때 카운팅한다.

신호 RSTR은 출력 리셋클럭으로써 출력 비트 카운터를 초기화시킨다.

신호 RLATCHΦ는 메모리 셀어레이 블럭Φ의 출력 슬래이브(32)의 데이타를 출력 매스터(26)로 전달하는 역할을 하는 게이트에 인가되어 데이타 전달이 가능하게 하는 신호이며 초기에는 신호 RSTR의 라이징(rising)시에 인에이블되며 다음부터는 RSC의 라이징(rising)시에 인에이블 된다.

신호 RSHIFIΦ는 메모리 셀어레이 블럭Φ의 출력 매스터의 데이타를 다음단의 출력 슬래이브로 옮기는 역할을 하며 신호 RSC의 라이징(rising)시에 인에이블 된다.

신호 RBLKR 및 신호 RBLK는 각각 출력 블럭 카운터를 리셋신호 및 출력 블럭 카운터의 카운팅값으로 신호 RBLK가 Φ인 경우는 메모리 셀어레이 블럭Φ쪽에서 신호 RBLK가 1인 경우는 메모리 셀어레이 블럭1쪽에서 출력이 진행된다.

신호 RSLAVE 와 RMASTER은 각각 출력 슬래이브와 출력 매스터의 상태를 나타내며 신호 RDOUT는 출력 데이타를 의미한다.

신호 RTΦ는 메모리 셀어레이 블럭Φ의 출력 트랜스퍼 게이트 인가 신호로써 출력 비트 카운터의 소정 비트에서 인에이블 된다.

제5b도는 본 발명 실시예의 데이타 입력 타이밍도를 나타낸 것이다.

신호 WSC는 시리얼 입력에 관련한 매스터(master)클럭으로써 외부 TTL신호가 버퍼를 통해 신호 COMS 레벨로 변환된 신호이다.

신호 WBITI는 입력 비트 카운터의 카운팅값으로서 WSC값이 하이에서 로우상태로 변화할 때 카운팅한다.

신호 WSTR은 입력 리셋 클럭으로써 입력 비트 카운터를 초기화시키며 입력 포인터 리셋 컨트롤 신호(WTSET)를 인에이블시켜 입력 포인터 값을 초기화시킨다.

신호 WBITΦ는 출력 비트 카운터의 출력중 비트Φ가 하이일 경우 인에이블 된다. 신호 WTSET는 입력포인터 리셋 컨트롤 신호로 WSTR신호의 라이징(rising)시에 인에이블되어 입력 데이타 포인터 슬래이브(40)의 최하단을 로우상태로 만들어 포인터를 초기화시킨다.

신호 WLATCH는 입력데이타 포인터 슬래이브(40)에 있는 포인터를 슬래이브(40)에 연결되는 입력데이타 포인터 매스터(34)로 옮기는 역할을 하는 신호이며 초기 인에이블은 신호 WTSET신호의 폴링(falling)시에 이루어지며 그 이후는 WBITΦ신호의 폴링(falling)시에 이에이블 된다.

신호 WSHIFT는 입력데이타 포인터 매스터에 있는 포인터를 상방향 입력데이타 포인터 슬래이브로 옮기는 역할을 하며 신호 WBITΦ의 라이징(rising)시에 인에이블 된다.

신호 WLATCH신호와 WSHIFT신호는 2비트마다 한번씩 인에이블되어 입력데이타 포인터가 2비트 단위로 움직이게 한다.

신호 WBLKR는 신호 WSTR에 의해 컨트롤되며 블럭 카운터를 리셋시킨다. 신호 WBLK는 블럭 카운터의 카운팅값으로 신호 WBLK가 Φ이면 메모리 셀어레이 블럭Φ쪽에서 신호 WBLK가 1인 경우에는 메모리 셀어레이 블럭1쪽에서 입력이 진행된다.

신호 WSLAVE와 WMASTER은 각각 입력 슬래이브와 입력 매스터의 상태를 나타낸다. 신호 WEΦ는 메모리 셀어레이 블럭Φ의 입력 인에이블신호이며 신호 WTΦ는 입력트랜스퍼 게이트 작동 신호로서 입력비트 카운터의 소정 비트에서 인에이블 된다.

이상에서 설명한 바와 같이 본 발명은 데이타 입력 레지스터 부분과 데이타 출력 레지스터 부분을 분리하고 데이타 입력부분은 입력포인터 쉬프트 방식을 사용하고 데이타 출력부분은 데이타 쉬프트 방식을 사용하여 시리얼 입출력 동작을 한다.

또한 데이타 입력부분을 데이타 쉬프트 방식을 데이타 출력부분을 출력포인터 쉬프트 방식을 사용하는 것도 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 자명한 사실이다.

시리얼 입출력 메모리 장치에서 본 발명을 채택함으로써, 즉, 시리얼 입력동작에서는 컬럼어드레스가 아닌 내부 컨트롤 신호에 의해 입력포인터가 전달되고 시리얼 출력동작에서도 내부 컨트롤 신호에 의해 출력 데이타가 전달되게 함으로써 컬러디코딩회로가 필요하지 않게 되어 메모리 장치의 점유면적을 줄일 수 있으며 입력동작과 출력동작을 각각 다른 방식으로 컨트롤 함으로써 입려동작과 출력동작을 동기적(synchronous)으로 뿐만 아니라 비동기적(Asychronous)으로도 사용할 수 있어서 라인단위, 비트단위의 지연이 가능하게 되며 또한 리셋(reset)기능을 이용함으로써 메모리 용량을 가변적으로도 사용할 수 있게 된다.

Claims (1)

1. 시리얼 입출력 메모리 장치에 있어서, 복수개의 행라인과 상기 행라인에 직각으로 교차하는 복수개의 열라인을 가지며 상기 행라인과 열라인에 접속되는 다수개의 메로리셀을 가지는 메모리 셀어레이 블럭(10)과, 상기 메모리 셀어레이 블럭(10)에 시리얼하게 데이타를 입력하기 위하여 입력 포인터를 초기화하는 입력 포인터 리셋팅 게이트(44), 상기 입력포인터 리셋팅 게이트(44)에 접속하는 입력포인터 전송회로(34,36,38,40,42), 상기 입력포인터 전송회로(34,36,38,40,42)의 상태값과 입력 인에이블 신호(WEΦ)를 입력으로 하여 입력동작이 이루어질 컬럼을 선택하는 컬럼선택회로(51), 상기 컬럼선택회로(51)에 접속되어 입력데이터를 래취하는 입력데이타 래취회로(18) 및 상기 입력데이타 래취회로(18)의 입력데이타를 상기 메모리 셀어레이 블럭(10)에 전송하기 위한 전송회로를 가지는 데이타 입력회로(300)와, 상기 메모리 셀어레이 블럭(10)의 데이타를 전송하기 위한 제1전송회로(14), 상기 제1전송회로(14)에 의해 전송된 데이타를 래취하는 제1래취회로(32), 상기 제1래취회로(32)의 데이타를 전송하기 위한 제2전송회로(28), 상기 제2전송회로(28)에 의해 전송된 데이타를 래취하는 제2래취회로(26), 상기 제2래취회로(26)의 데이타를 다른 상기 제1래취회로로 전송하는 제3전송회로(30)를 가지는 데이타 출력회로(200)를 구비함을 특징으로 하는 시리얼 입출력 메모리 장치.