JP2010515197A - 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 - Google Patents
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Abstract
【課題】 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路を提供する。
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばNANDフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および/または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。
【選択図】 図1
【解決手段】 さまざまな実施形態において、複数の不揮発性メモリデバイス、例えばNANDフラッシュメモリデバイスが、ファンアウト構造でホストコントローラデバイスに接続され得る。ファンアウト構造によると、各メモリデバイスは読み出し動作および/または書き込み動作を同時に実行できる。各不揮発性メモリデバイスは、高速入力回路および高速出力回路を有し得るので、メモリとの間のデータ転送は、フラッシュメモリ読み書きインターフェースの速度に制限されない。
【選択図】 図1
Description
NANDフラッシュメモリデバイスは通常、デジタル化された画像、音声、または動画等の、大きいブロックで読み出されるデータを格納するべく利用される。従来のNANDメモリの帯域幅は、1秒当たり数十メガバイトのレンジで、x8またはx16のインターフェースにわたっている。通常のNANDアレイアーキテクチャは、同様のアレイ−ページバッファ帯域幅をサポートし得る。このように、アレイの帯域幅とインターフェースの帯域幅が比較的良好に一致する場合、ホストに対するデータレートは、単一のNANDデバイスのインスタンスがシステムにおいて作成されると、比較的良好に最適化される。しかし、複数のNANDデバイスがホストに対するインターフェースを共有する場合、インターフェースがボトルネックとなってしまう。
本発明の実施形態については、以下に記載する詳細な説明および以下に列挙する図面からより明らかとなり得る。図面は以下の通りである。
以下に記載する説明では、説明を目的として、本発明の実施形態を完全に理解していただくべく詳細な事項を数多く挙げている。しかし、そのような具体的且つ詳細な記載は請求項で請求されている本発明を実施する際には必須でないことは、当業者には明らかである。一例を挙げると、一部の実施形態はフラッシュメモリデバイス、特に、NANDフラッシュメモリデバイスに関連付けて説明されているが、本発明の実施形態はその他の種類のメモリ、例えば、これらに限定されないが、NORフラッシュメモリデバイス、および相変化メモリ等のビット可変メモリ等にも応用が可能であってよい。また、本明細書では具体的なメモリサイズに言及しているが、説明を目的とした例に過ぎず、その他の実施形態では、メモリサイズ、バッファサイズ、バスまたはインターコネクトの幅等を本明細書で言及しているものより大きくしてもよいし小さくしてもよいと理解されたい。
以下に記載する説明および請求項では、「備える」および「有する」といった用語をその変化形と共に用いることがあるが、互いに類義語として扱われることを意図している。また、以下に記載する説明および請求項では、「結合されている」および「接続されている」といった表現をその変化形と共に用いることがあるが、これらの表現は互いに類義語を意図しているものではないと理解されたい。一部の実施形態では、「接続されている」という表現は2以上の素子が互いに物理的または電気的に直接接触していることを意味するとしてよい。一方、「結合されている」という表現は、2以上の素子が物理的または電気的に直接接触していることを意味し得るが、2以上の素子が互いに直接接触していないが互いに協働しているか、または、相互作用を及ぼしていることも含む場合があり得る。
図1は、一部の実施形態に係るメモリ/ホストコントローラインターフェースを示す図である。複数のメモリデバイス群(160、170、180)が、バスまたはインターコネクト(130)を介してホストコントローラ(108)に結合されている。各メモリデバイス群(160、170、180)はそれぞれ、ファンアウト構造の複数のメモリデバイス161−164、171−174、および181−184を有するとしてよい。
一部の実施形態によると、メモリデバイス群の数「Z」は、4であってよいが、ほかの実施形態ではこれより多くてもよいし少なくてもよい。インターフェースの周波数は、データ信号を共有する各追加デバイスによって追加される容量のために、メモリデバイス群の数「Z」に大きく左右され得る。このように、メモリデバイス群の数「Z」は、これらに限定されないが、インターフェース周波数および/またはデータライン容量等のシステム設計要件による制約を受け得る。
一部の実施形態によると、各メモリデバイス群が有するメモリデバイスの数は、4個であってよいが、その他の実施形態で各メモリデバイス群はこれより多いまたは少ないメモリデバイスを有するとしてよい。一部の実施形態によると、各メモリデバイスは、NANDフラッシュメモリデバイス等の不揮発性メモリデバイスである。
各メモリデバイスは、mビット幅のデータインターフェース(128)を有するとしてよい。1つのメモリデバイス群の全てのフラッシュデバイス(例えば、161−164)からのデータは、m−ビットインターコネクト(129)で時間的に多重化されるとしてよい。このように、メモリデバイスではピン帯域幅を最適化するとしてよい。一部の実施形態では、「m」は1、2、4、8、16等の任意の適切なビット数であってよい。この数値は、ホストコントローラの構造に基づいて決定してもよいし、または、コストによっても制限され得る。
ホストコントローラデバイス(108)は、Z*mビット幅のデータインターフェース(130)を有するとしてよい。ここで、「Z」はメモリデバイス群の数であり、「m」はメモリデバイス群の各フラッシュメモリデバイスのデータインターフェースのビット幅である。
システムのホストコントローラ(108)または別のデバイス(不図示)は、当該システム内の各メモリデバイスに供給されるクロック信号(110)を生成するとしてよい。クロック信号を用いることによって、メモリデバイスが独立してクロックを生成する必要がなくなる。
ホストコントローラのバッファとメモリデバイスのバッファとの間で同期を取ることを目的として、データ有効(DV)信号(112、114、116)を各デバイス群(160、170、180)とホストコントローラ(108)との間で供給してよい。このように、一部の実施形態では、フラッシュメモリデバイスとホストコントローラとの間のインターフェースは、非同期インターフェースであってよい。入力ラッチについてセットアップタイミングおよびホールドタイミングを確実に満足するように、インターフェースの受信側において、遅延チェーンをデータ信号(130)またはデータ有効信号(112、114、116)に加えてよい。データ有効信号(112、114、116)およびデータ信号(130)は、インターフェースの受信側においてデータが適切なタイミングでラッチされるように、互いに同期させるとしてよい。
図1に図示したようなファンアウトメモリインターフェースを利用する場合、システム内の全てのメモリデバイスにわたって並行してアレイ動作が実行され得る。例えば、メモリバンクの各デバイス(161−164、171−174、181−184)は、同時にアレイ読み出し動作を実行しているとしてよく、または、同時にアレイ書込み動作を実行しているとしてよい。さらに、一部のデバイスがアレイ読み出し動作を実行している間に、ほかのデバイスは同時にアレイ書込み動作を実行しているとしてもよい。
図1に示すメモリインターフェースは、個別デバイスモードコマンドおよび全てのデバイスに影響を及ぼすブロードキャストコマンドをサポートすることができるとしてよい。
各メモリデバイスは、ファンアウト構造で利用され得るように自身を設定する、1以上の設定レジスタを有してよい。設定レジスタは、フラッシュメモリデバイス内のシフトレジスタ制御ロジックブロック等のロジックブロックに組み込まれるとしてよいし、または、シフトレジスタ制御ロジックとは別に独立して設けられるとしてもよい。また、ホストコントローラ(108)は、メモリのレジスタ全てを同時に設定するべく利用され得る設定レジスタを有してよい。
図2Aおよび図2Bは、メモリに対する読み書きに関するデータ信号とデータ有効信号との関係を示す図である。一部の実施形態によると、データ有効信号の立ち上がりエッジのみでデータをラッチするとしてよい。ほかの実施形態によると、データ有効信号の立ち上がりエッジおよび立ち下がりエッジの両方でデータをラッチするとしてよい。さらに別の実施形態によると、クロック信号の立ち上がりエッジおよび/または立ち下がりエッジでデータをラッチするとしてよい。さらにほかの実施形態によると、データ有効信号およびクロック信号の組み合わせに基づいてデータをラッチするとしてよい。例えば、データ有効信号がアクティブになっている場合に限り、クロック信号の立ち上がりエッジおよび/または立ち下がりエッジでデータをラッチするとしてよい。
図2Aは、単一データエッジで読み書きを行う場合のタイミングチャートを示す図である。データ402は、データ有効信号(404)の立ち上がりエッジのみでラッチされる。ほかの実施形態では、データ(402)を、データ有効信号(404)の立ち下がりエッジのみでラッチするとしてよい。
図2Bは、2つのデータエッジで読み書きを行う場合のタイミングチャートを示す図である。この場合、データ(402)は、データ有効信号(406)の立ち上がりエッジおよび立ち下がりエッジの両方でラッチされる。
一部の実施形態によると、図1に示すメモリデバイスは、高速入出力回路を有してよい。高速入出力回路によって、メモリデバイスは、メモリデバイスの内部読み書き回路よりも高いデータレートでデータの入出力を実現できるとしてよい。
図3は、一部の実施形態に係るメモリデバイスの高速入力経路を示す図である。メモリデバイスは、NANDフラッシュメモリデバイスであってもよいし、別の不揮発性メモリデバイスであってもよい。
入力パッド(202)および入力バッファ(204)において、メモリデバイスにデータが入力される。続いてデータは、入力バッファ(204)から複数の高速入力バッファ(240、250、260、270)のうち1つに転送されるとしてよい。
各高速入力バッファ(240、250、260、270)は、デマルチプレクサ(246)と、マルチプレクサ(248)と、並列に配置されている少なくとも2つのシフトレジスタ(242、244)とを有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号(212)およびシフトレジスタロード選択信号(218)、シフトレジスタ0ロード選択信号(214)および読み出し選択信号(216)、ならびに、シフトレジスタ1ロード選択信号(220)および読み出し選択信号(222)等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック(210)によって生成され、データを受信または送信するように第1および第2のシフトレジスタを構成してよい。データ有効信号(208)またはクロック信号(206)もまた、高速入力バッファに入力されるとしてよい。
任意の時刻において、第1のシフトレジスタ(242)は高速レートで入力バッファ(204)からデータをロードし、一方第2のシフトレジスタ(244)は低速レートで内部書込みロジック回路(280)にデータを転送するとしてよい。書き込みロジック(280)に転送されるデータは、その後メモリアレイに書き込まれる。
シフトレジスタ制御ロジック(210)は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号(SR_Sel)(212、214、216、218、220、222)を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック(210)は処理を交換して、第1のシフトレジスタ(242)はロードしたデータを書き込みロジック(280)に転送し、一方第2のシフトレジスタ(244)は入力バッファ(204)からデータをロードする。NAND書き込み処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、NANDフラッシュメモリアレイに対する書き込み処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、入力パッドでは400MHzより高いレートでデータを受信するが、メモリアレイに対するデータの書き込みは約40MHzで実行されるとしてよい。
一部の実施形態によると、シフトレジスタ(242、244)は128ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、64ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。
データ有効信号(208)またはクロック信号(206)を用いて、適切な時刻にシフトレジスタにデータをラッチする。
複数の高速入力バッファ(240、250、260、270)は、並行に動作して、NANDメモリアレイに書き込まれるべく、書き込みロジックにデータを供給するとしてもよい。一実施形態によると、NANDメモリデバイスは、8個の高速入力バッファを有しており、書き込みロジックに64ビットデータを供給するが、ほかの実施形態では、8個よりも多いまたは少ない数の高速入力バッファを用いるとしてよい。
図4は、一部の実施形態に係る高速出力経路を示す図である。高速出力経路は、図3を参照して上述した高速入力経路と同様に動作する。
読み出しコマンドが発行されると、4kB(以上)のデータが感知ロジック(302)によってアレイから読み出される。4kB−xビットデコーダ(308)を用いて、感知されたデータを一度にxビットずつ読み出すとしてよい(324)。一部の実施形態によると、xは64、128またはその他のビット数であってよい。データは続いて、高速出力バッファ(340、350、360、370)にロードされるとしてよい。
各高速出力バッファ(340、350、360、370)は、デマルチプレクサ(346)と、マルチプレクサ(348)と、並列に配置されている少なくとも2つのシフトレジスタ(342、344)を有する。高速入力バッファへの入力には、シフトレジスタ出力選択信号(312)およびシフトレジスタロード選択信号(318)、シフトレジスタ0ロード選択信号(314)および読み出し選択信号(316)、ならびに、シフトレジスタ1ロード選択信号(320)および読み出し選択信号(322)等が含まれ得る。これらの信号は全て、シフトレジスタ制御ロジック(306)によって生成されるとしてよい。さらに、クロック信号(304)が高速入力バッファに入力されて、適切な時刻にデータをラッチするべく用いられるとしてよい。
任意の時刻において、第1のシフトレジスタ(342)は低速レートでアレイ(302)からデータをロードし、一方第2のシフトレジスタ(344)はより高速レートで出力バッファ(346)および出力データパッド(390)にデータを転送するとしてよい。出力バッファ(346)に転送されるデータは、その後ホストコントローラデバイスに送信される。
シフトレジスタ制御ロジック(306)は、上述したように、シフトレジスタを設定するべく適切なシフトレジスタ選択信号(SR_Sel)(312、314、316、318、320、322)を生成することによって、どのシフトレジスタが入力バッファからデータをロードして、どのシフトレジスタが書き込みロジックにデータを転送するのか決定する。各シフトレジスタがそれぞれ対応するロード処理または転送処理を完了すると、シフトレジスタ制御ロジック(306)は処理を交換して、第1のシフトレジスタ(342)はロードしたデータを出力バッファ(346)に転送し、一方第2のシフトレジスタ(344)はアレイ(302)からデータをロードする。NAND読み出し処理が完了するまでこのようにシフトレジスタを切り替えることによって、ホストコントローラとメモリデバイスとの間の高速インターフェースは、NANDフラッシュメモリアレイからの読み出し処理が比較的遅いことによる制約を受けずに済む。一部の実施形態では、出力パッド(390)は400MHzより高いレートでデータを送信するが、メモリアレイ(302)からのデータの読み出しは約40MHzで実行されるとしてよい。
一部の実施形態によると、シフトレジスタ(342、344)は128ビットのシフトレジスタであってよい。ほかの実施形態によると、シフトレジスタは、64ビットのシフトレジスタであってよい。さらに別の実施形態では、その他のサイズのシフトレジスタを利用してよい。シフトレジスタのサイズおよびアレイとシフトレジスタとの間のデータバスの幅は、いくつかの変数によって決まり得る。例えば、NANDアレイ感知からシフトレジスタまでデータを与えるために必要な時間が長くなるほど、必要なシフトレジスタのサイズが大きくなる。シフトレジスタのサイズはまた、NANDデバイスのI/Oバスの速度にも左右され得る。一般的に、バスの速度が速くなるほど、シフトレジスタのサイズは大きくしなければならない。
メモリデバイスはさらに、データ有効出力バッファ(380)を有してよい。データ有効出力バッファは、データ有効パッド(392)においてデータ有効信号を生成する。データ有効出力バッファへの入力には、クロック(304)およびシフトレジスタ制御ロジック(306)が生成するデータ有効選択信号(326)が含まれる。データ有効出力バッファは、シフトレジスタ(382)および出力バッファ(384)を用いてデータ有効信号を生成するとしてよい。任意で遅延素子(不図示)を用いて、確実にデータ有効信号を適切な時刻に出力するとしてもよい。上述したように、データ有効信号(392)およびデータ信号(390)を互いに同期させて、インターフェースの受信側(例えば、ホストコントローラ)において適切なタイミングでデータをラッチさせるとしてよい。
複数の高速出力バッファ(340、350、360、370)は、並行に動作して、ホストコントローラデバイスに送信されるべく、出力パッドにデータを供給するとしてもよい。一実施形態によると、NANDメモリデバイスは、8個の高速出力バッファを有してよい。
上述した方法は、プロセッサによって実行される機械アクセス可能媒体に格納される命令によって実装され得る。命令は多くの異なる方法で実装され得るが、任意の機械アクセス可能媒体に格納される任意のプログラミングコードを用いてよい。機械アクセス可能媒体は、コンピュータを始めとする機械によって読み出し可能な形式の情報を提供(例えば、格納および/または送信)する任意の機構を有する。例えば、機械アクセス可能媒体には、スタティックランダムアクセスメモリ(SRAM)またはダイナミックランダムアクセスメモリ(DRAM)等のランダムアクセスメモリ(RAM)、ROM、磁気格納媒体または光学格納媒体、フラッシュメモリデバイス、電気伝播信号、光学伝播信号、音響伝播信号またはその他の形式の伝播信号(例えば、搬送波、赤外線信号、デジタル信号等)等が含まれる。
このように、不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路のさまざまな実施形態を記載している。上述の説明では、具体的且つ詳細な内容を数多く記載している。しかし、記載したような具体的且つ詳細な内容を含まずとも実施形態を実施し得るものと理解されたい。また、公知の回路、構造および技術は、本発明の説明の理解を妨げないよう、詳細な説明を省略している。実施形態については、本発明の具体的な実施形態例を参照して説明した。しかし、本開示内容を参照すれば、本明細書で説明した実施形態の精神および範囲から逸脱することなく、実施形態をさまざまに変形および変更し得ることは明らかである。従って、明細書および図面は、本発明を限定するものではなく例示するものと解釈されたい。
Claims (24)
- コントローラと、
インターコネクトを介して前記コントローラに結合されている複数のメモリデバイス群と
を備え、
前記複数のメモリデバイス群はそれぞれ、複数のメモリデバイスを有し、
前記複数のメモリデバイス群のそれぞれに対して、または、前記複数のメモリデバイス群のそれぞれから、転送されるべきデータは、前記インターコネクト上で時間的に多重化され、
前記複数のメモリデバイス群のそれぞれと前記コントローラとの間には、データ有効信号が提供される
システム。 - 前記複数のメモリデバイスはそれぞれ、NANDフラッシュメモリデバイスである
請求項1に記載のシステム。 - 前記コントローラは、前記複数のメモリデバイス群のうち1つに対応付けられている前記データ有効信号の立ち上がりエッジにおいて、前記1つのメモリデバイス群から転送されるデータをラッチする
請求項1に記載のシステム。 - 前記複数のメモリデバイスはそれぞれ、同時に読み出し動作を実行することが可能である
請求項2に記載のシステム。 - 前記複数のメモリデバイスはそれぞれ、同時に書き込み動作を実行することが可能である
請求項2に記載のシステム。 - 前記複数のメモリデバイス群は、4つのメモリデバイス群であって、
前記4つのメモリデバイス群はそれぞれ、4つのメモリデバイスを有する
請求項2に記載のシステム。 - 前記コントローラは、前記複数のメモリデバイスのそれぞれが含んでいる1以上の設定レジスタを同時に設定する
請求項1に記載のシステム。 - 第1のシフトレジスタと、
第2のシフトレジスタと、
前記第1のシフトレジスタおよび前記第2のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第1のデータレートで入力バッファからデータを受信するように前記第1のシフトレジスタを設定し、第2のデータレートで書き込みロジックへとデータを転送するように前記第2のシフトレジスタを設定し、
前記第1のデータレートは前記第2のデータレートより高い
装置。 - 前記書き込みロジックは、前記データをNANDフラッシュメモリアレイに書き込む
請求項8に記載の装置。 - 前記第1のシフトレジスタおよび前記第2のシフトレジスタは、128ビットのシフトレジスタである
請求項8に記載の装置。 - 前記シフトレジスタ制御ロジックはさらに、前記第2のデータレートで前記書き込みロジックにデータを転送するように前記第1のシフトレジスタを設定し、前記第1のデータレートで前記入力バッファからデータを受信するように前記第2のシフトレジスタを設定し、
前記第1のデータレートは前記第2のデータレートより高い
請求項8に記載の装置。 - 前記第1のデータレートは40MHzより高い
請求項11に記載の装置。 - 第1のシフトレジスタと、
第2のシフトレジスタと、
前記第1のシフトレジスタおよび前記第2のシフトレジスタに結合されているシフトレジスタ制御ロジックと
を備え、
前記シフトレジスタ制御ロジックは、第1のデータレートで感知ロジックからデータを受信するように前記第1のシフトレジスタを設定し、第2のデータレートで出力バッファへとデータを送信するように前記第2のシフトレジスタを設定し、
前記第2のデータレートは前記第1のデータレートより高い
装置。 - 前記シフトレジスタ制御ロジックに結合されているデータ有効出力バッファ
をさらに備え、
前記データ有効出力バッファは、前記第2のシフトレジスタから送信されるデータが有効であるタイミングを指し示すデータ有効信号を生成する
請求項13に記載の装置。 - 前記シフトレジスタ制御ロジックはさらに、前記第2のデータレートで前記出力バッファへデータを送信するように前記第1のシフトレジスタを設定し、前記第1のデータレートで前記感知ロジックからデータを受信するように前記第2のシフトレジスタを設定し、
前記第2のデータレートは前記第1のデータレートより高い
請求項13に記載の装置。 - 前記第2のデータレートは40MHzより高い
請求項15に記載の装置。 - 前記第1のシフトレジスタおよび前記第2のシフトレジスタは、128ビットのシフトレジスタである
請求項13に記載の装置。 - 前記感知ロジックは、NANDフラッシュメモリアレイに結合されている
請求項13に記載の装置。 - 第1のデータレートで第1のシフトレジスタにおいてデータを受信しつつ、同時に第2のデータレートで第2のシフトレジスタからデータを送信することと、
前記第2のデータレートで前記第1のシフトレジスタからデータを送信しつつ、同時に前記第1のデータレートで前記第2のシフトレジスタにおいてデータを受信することと
を含む方法。 - 前記第1のデータレートは前記第2のデータレートより高い
請求項19に記載の方法。 - データの受信は、NANDフラッシュメモリデバイスの入力バッファからデータを受信することを含み、
データの送信は、NANDフラッシュメモリデバイス内の書き込みロジックにデータを送信することを含む
請求項20に記載の方法。 - 前記第2のデータレートは、前記第1のデータレートより高い
請求項19に記載の方法。 - データの受信は、NANDフラッシュメモリアレイ感知ロジックからデータを受信することを含み、
データの送信は、ホストコントローラデバイスにデータを送信することを含む
請求項22に記載の方法。 - 前記第2のデータレートで送信される前記データが有効であるタイミングを指し示すデータ有効信号を生成すること
をさらに備える、請求項23に記載の方法。
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