JP2002202911A - 不揮発性メモリ装置 - Google Patents

不揮発性メモリ装置

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JP2002202911A JP2000402543A JP2000402543A JP2002202911A JP 2002202911 A JP2002202911 A JP 2002202911A JP 2000402543 A JP2000402543 A JP 2000402543A JP 2000402543 A JP2000402543 A JP 2000402543A JP 2002202911 A JP2002202911 A JP 2002202911A
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洋文 渋谷
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Abstract

(57)【要約】 【課題】 記憶容量の変更を容易に行い得る不揮発性メ
モリ装置を提供する。 【解決手段】 複数のメモリモジュールＭＯＤ０〜ＭＯ
Ｄ７と、外部からのアクセス要求に応じて上記複数のメ
モリモジュールの動作を制御するためのコントローラ２
１０と、このコントローラから出力された選択信号をデ
コードすることによって、上記メモリモジュールを選択
的にイネーブル状態とするためのモジュール選択デコー
ダ２２０とを設け、上記メモリモジュールが着脱自在に
装着されることにより、メモリモジュールの増減による
記憶容量の変更を可能とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ装
置に関し、例えば電気的に消去及び書込み可能なフラッ
シュメモリを備えたフラッシュメモリシステムに適用し
て有効な技術に関する。
【０００２】
【従来の技術】浮遊ゲートに対する電子の注入や電子の
引き抜きによって情報を記憶させることができる不揮発
性半導体メモリとして、フラッシュメモリを挙げること
ができる。フラッシュメモリはフローティングゲート
（浮遊ゲート）、コントロールゲート、ソース及びドレ
インを持つメモリセルトランジスタを有する。このメモ
リセルトランジスタは、上記フローティングゲートに電
子が注入されると閾値電圧が上昇し、また、上記フロー
ティングゲートから電子を引き抜くと閾値電圧が低下す
る。上記メモリセルトランジスタは、データ読み出しの
ためのワード線電圧（コントロールゲート印加電圧）に
対する閾値電圧の高低に応じた情報を記憶することにな
る。特に制限されないが、本明細書においてメモリセル
トランジスタの閾値電圧が低い状態を消去状態、高い状
態を書き込み状態と称する。
【０００３】このようなフラッシュメモリを複数個設
け、データバス及びアドレスバスを共通化したメモリモ
ジュールとして、特開平１１−２７３３７０号公報に記
載されたＩＣメモリがある。このＩＣメモリにおいて
は、データ制御部でデータバスと各メモリチップとの間
のコマンドや各種データの入出力を行い、コマンド制御
部で、外部からのコマンドに従って外部より入力された
チップイネーブル信号からメモリチップに対するチップ
イネーブルを生成し、シリアルクロック発生器でメモリ
チップに対する内部シリアルクロック信号を生成して出
力し、メモリチップの同一セクタアドレスに対して、連
続したデータの読み出し、データの書き込み又はデータ
の消去を１回のコマンド及びセクタアドレスの入力で行
うようにしている。
【０００４】
【発明が解決しようとする課題】フラッシュメモリなど
の不揮発性メモリを使用したメモリシステムは、そこに
搭載されるメモリチップ数が固定的であり、例えば６４
ＭＢ製品や１２８ＭＢ製品などのように、記憶容量別に
製品化されている。ユーザシステムにおいては、ユーザ
システムの構成に応じて必要な記憶容量を備えたメモリ
システムが装着される。
【０００５】しかしながら、ひとつの基板に複数の不揮
発性メモリチップを直接実装することにより、記憶容量
別にメモリシステムを製造する場合には、メモリシステ
ムにおいて記憶容量を変更することはできないから、製
造メーカは、記憶容量毎に在庫を抱えるおそれがある。
また、メモリシステムにおいて基板に搭載された複数の
メモリチップのうちのひとつに異常があれば、そのよう
なチップを含むメモリシステムは不良品扱いとされる。
【０００６】さらに、ハードディスクの代わりに使用さ
れるようなメモリシステムが適用される場合等には、当
該メモリシステムの記憶容量は大容量であることが望ま
れる。そしてその場合には多数のメモリチップが搭載さ
れるようなメモリシステムについて本願発明者が検討し
たところ、ひとつのボードに複数の不揮発性メモリが搭
載されている場合において、そこに搭載されている複数
の不揮発性メモリが一斉にリセットされた場合には、当
該リセットに起因して瞬間的に大電流が流れ、電源回路
の供給電圧の低下によりリセット期間が長期化したり、
リセット処理が十分に行われなかったり、さらには電源
回路の損傷を招くおそれがあることが見いだされた。
【０００７】本発明の目的は、記憶容量の変更を容易に
行い得る不揮発性メモリ装置を提供することにある。
【０００８】本発明の別の目的は、不揮発性メモリのリ
セット動作に起因する大電流を緩和するための技術を提
供することにある。
【０００９】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】すなわち、それぞれ複数の不揮発性メモリ
を含んで成る複数のメモリモジュールと、外部からのア
クセス要求に応じて上記複数のメモリモジュールの動作
を制御するためのコントローラと、上記コントローラか
ら出力された選択信号をデコードすることによって、上
記メモリモジュールを選択的にイネーブル状態とするた
めのモジュールイネーブル信号を得るモジュール選択デ
コーダとを含み、上記メモリモジュールが着脱自在に装
着されて成る。
【００１２】上記の手段によれば、モジュール選択デコ
ーダは、上記コントローラから出力された選択信号をデ
コードすることによって、上記メモリモジュールを選択
的にイネーブル状態とするためのモジュールイネーブル
信号を形成する。このモジュールイネーブル信号によっ
て、メモリモジュールの選択が行われる。メモリモジュ
ールは着脱自在であるため、メモリモジュールの増減に
よって、不揮発性メモリ装置全体の記憶容量の変更が可
能とされる。
【００１３】このとき、上記複数のメモリモジュール
は、上記コントローラから出力された選択信号をデコー
ドすることによって、上記不揮発性メモリを選択するた
めのチップ選択デコーダと、上記モジュール選択デコー
ダの出力信号と、上記チップ選択デコーダの出力信号と
に基づいて、上記不揮発性メモリを選択するためのチッ
プ選択信号を形成する第１制御論理とをそれぞれ含んで
容易に構成することができる。
【００１４】また、上記複数のメモリモジュールは、上
記コントローラから出力された選択信号をデコードする
ことによって、上記不揮発性メモリを選択するためのチ
ップ選択デコーダと、上記モジュール選択デコーダの出
力信号と、上記チップ選択デコーダの出力信号とに基づ
いて、上記不揮発性メモリを選択するためのチップ選択
信号を形成する第１制御論理と、上記モジュール選択デ
コーダの出力信号によって非選択状態とされているメモ
リモジュールにおける上記複数の不揮発性メモリに対し
て上記コントローラからの制御信号伝達を阻止するため
の第２制御論理とをそれぞれ含んで容易に構成すること
ができる。
【００１５】上記のように上記モジュール選択デコーダ
の出力信号によって非選択状態とされているメモリモジ
ュールにおける上記複数の不揮発性メモリには、上記コ
ントローラから出力された制御信号の伝達が阻止される
ため、メモリモジュール数が増加された場合でも、上記
コントローラの出力部から見た負荷が不所望に増大する
のを回避することができ、大容量化によりメモリモジュ
ール数が増加された場合でも、上記コントローラの出力
部の駆動能力を上げる必要はないので、コントローラの
設計変更を伴わずに済む。
【００１６】上記コントローラからの指示に従って上記
複数のメモリモジュールを、上記メモリモジュール毎に
互いに異なるタイミングで順次リセット可能なリセット
制御部を設けることができる。このリセット制御部によ
れば、上記メモリモジュール毎に互いに異なるタイミン
グで順次リセットされることから、リセットに起因する
電流が経時的に分散され、各メモリモジュール毎のリセ
ットに起因する電流が集中するのを回避することができ
る。
【００１７】上記コントローラからの指示に従って上記
複数のメモリモジュールを、上記不揮発性メモリ毎に互
いに異なるタイミングで順次リセット可能なリセット制
御部を設けることもでき、その場合においても、上記複
数のメモリモジュールは、上記不揮発性メモリ毎に互い
に異なるタイミングで順次リセットされることから、リ
セットに起因する電流が経時的に分散され、各不揮発性
メモリ毎のリセットに起因する電流が集中するのを回避
することができる。
【００１８】上記リセット制御部は、上記メモリモジュ
ール毎のリセット信号の入力端子に対応する出力端子を
有する情報保持手段を備えることで容易に形成すること
ができ、その場合において上記コントローラによって上
記情報保持手段の保持情報を更新することで上記リセッ
ト信号が順次ネゲートされる。このとき、上記情報保持
手段は、フリップフロップ回路やシフトレジスタによっ
て容易に形成することができる。
【００１９】また、複数の不揮発性メモリを有すると
き、上記コントローラは、上記複数の不揮発性メモリの
一部の不揮発性メモリに対する書き込み動作に並行して
別の不揮発性メモリに書き込みデータを転送制御するこ
とでライトインターリブを可能とするメモリ制御部と、
上記コントローラ全体の動作を制御するためのマイクロ
・プロセッシング・ユニットとを含んで構成することが
できる。
【００２０】上記インターリブによれば、例えば第１不
揮発性メモリに対して書き込みデータを転送制御し、上
記第１不揮発性メモリにおいて上記書き込みデータの書
き込み処理が行われている期間に、次の書き込みデータ
を、上記第１不揮発性メモリとは異なる第２不揮発性メ
モリに転送制御することができるので、データ書き込み
のパフォーマンスの向上を達成することができる。この
とき、インターリブは、同一のメモリモジュールにおけ
る不揮発性メモリを利用して行うこともできるし、互い
に異なるメモリモジュールに設けられている不揮発性メ
モリを利用して行うこともできる。また、第１不揮発性
メモリ、第２不揮発性メモリが共に書き込み処理してい
る期間に、上記第１不揮発性メモリ、第２不揮発性メモ
リとは異なる第３不揮発性メモリに転送制御することに
よってパフォーマンスをさらに向上させることも可能で
ある。同様に第４不揮発性メモリ、第５不揮発性メモ
リ、さらに多数個の不揮発性メモリを含めて、同様の手
順で転送制御することによって、さらなるパフォーマン
スの向上を達成することも可能である。
【００２１】
【発明の実施の形態】図１には、本発明にかかる不揮発
性メモリ装置の一例であるフラッシュメモリシステムが
示される。図１に示されるフラッシュメモリシステム２
００は、特に制限されないが、８個のメモリモジュール
ＭＯＤ０〜ＭＯＤ７、モジュール選択デコーダ２２０、
リセット制御部２３０、及びコントローラ２１０が親基
板２４０に搭載されて成り、例えばコンピュータシステ
ムなどのホストシステム１００によってアクセス可能と
される。すなわち、ホストシステム１００からの書き込
み要求によって書き込み用データをメモリモジュールＭ
ＯＤ０〜ＭＯＤ７に書き込むことができ、また、ホスト
システム１００からの読み出し要求により、メモリモジ
ュールＭＯＤ０〜ＭＯＤ７の記憶情報を読み出すことが
できる。メモリモジュールＭＯＤ０〜ＭＯＤ７は、特に
制限されないが、それぞれ複数のフラッシュメモリが搭
載されて成り、親基板２４０に設けられたソケットを介
して親基板２４０に装着される。コントローラ２１０
は、フラッシュメモリシステム２００の外部からのアク
セス要求に応じて上記複数のメモリモジュールの動作を
制御する。モジュール選択デコーダ２２０は、上記コン
トローラ２１０から出力された複数ビット構成の選択信
号の一部をデコードすることによって、上記複数のメモ
リモジュールＭＯＤ０〜ＭＯＤ７からひとつのメモリモ
ジュールを選択的にイネーブル状態とするためのモジュ
ールイネーブル信号を得る。リセット制御部２３０は、
上記コントローラからの指示に従って上記複数のメモリ
モジュールＭＯＤ０〜ＭＯＤ７を、上記メモリモジュー
ル毎に互いに異なるタイミングで順次リセット可能なリ
セット信号を生成する。
【００２２】図２には、上記フラッシュメモリシステム
２００のさらに詳細な構成例が示される。
【００２３】コントローラ２１０からは、７ビット構成
の選択信号ＣＳが出力される。この７ビット構成の選択
信号のうち、上位３ビットはモジュール選択デコーダ２
２０に伝達され、下位４ビットは各メモリモジュールＭ
ＯＤ０〜ＭＯＤ７に伝達される。モジュール選択デコー
ダ２２０は、モジュールイネーブル信号ＭＥ＿Ｎ００〜
ＭＥ＿Ｎ０７を生成し、上記コントローラ２１０から出
力された７ビット構成の選択信号のうち、上位３ビット
をデコードすることによってモジュールイネーブル信号
ＭＥ＿Ｎ００〜ＭＥ＿Ｎ０７の中のひとつを選択レベル
にする。このモジュールイネーブル信号ＭＥ＿Ｎ００〜
ＭＥ＿Ｎ０７は、メモリモジュールＭＯＤ０〜ＭＯＤ７
を個別的にイネーブル状態とするための信号として、そ
れぞれ対応するメモリモジュールＭＯＤ０〜ＭＯＤ７に
伝達される。また、コントローラ２１０には、８ビット
構成のデータ入出力端子が設けられ、このデータ入力端
子はＩ／Ｏバスを介して上記複数のメモリモジュールＭ
ＯＤ０〜ＭＯＤ７に結合されるとともに、リセット制御
部２３０に結合される。さらに、コントローラ２１０か
らは、コマンドデータイネーブル信号ＣＤＥ＿Ｎ、アウ
トプットイネーブル信号ＯＥ＿Ｎ、ライトイネーブル信
号ＷＥ＿Ｎ、及びシリアルクロック信号ＳＣが出力さ
れ、それらは上記複数のメモリモジュールＭＯＤ０〜Ｍ
ＯＤ７に伝達される。そしてコントローラ２１０から
は、リセット書き込みイネーブル信号ＲＳＴ＿ＣＴＲＬ
＿ＷＥ、及びリセット信号ＲＳＴ＿Ｎが出力され、それ
らはリセット制御部２３０に伝達される。リセット制御
部２３０は、特に制限されないが、上記メモリモジュー
ル毎のリセット信号の入力端子に対応する出力端子を有
するフリップフロップ回路ＦＦによって構成される。フ
リップフロップ回路ＦＦの保持情報の更新は、コントロ
ーラ２１０によって行われる。すなわち、コントローラ
２１０によってリセット書き込みイネーブル信号ＲＳＴ
＿ＣＴＲＬ＿ＷＥが立ち上がった際に、Ｉ／Ｏバスを介
して伝達された情報がフリップフロップ回路ＦＦに書き
込まれる。このフリップフロップ回路ＦＦの保持情報が
コントローラ２１０によって更新されることによって、
メモリモジュールＭＯＤ０〜ＭＯＤ７のリセットが互い
に異なるタイミングで行われるように、メモリモジュー
ル毎のリセット信号ＲＥＳ＿Ｎ＿Ｍ０〜ＲＥＳ＿Ｎ＿Ｍ
７のネゲートタイミングが制御される。
【００２４】次に、メモリモジュールＭＯＤ０〜ＭＯＤ
７の詳細な構成について説明する。尚、メモリモジュー
ルＭＯＤ０〜ＭＯＤ７は互いに同一構成とされるため、
代表的に示されるメモリモジュールＭＯＤ０についての
み詳細に説明する。
【００２５】メモリモジュールＭＯＤ０は、特に制限さ
れないが、１６個のフラッシュメモリＦＭ００〜ＦＭ１
５、チップ選択デコーダ５１、ゲートＧ００〜Ｇ１５、
トランシーバ５２、及び制御信号マスク部５３を含む。
【００２６】フラッシュメモリＦＭ００〜ＦＭ１５は、
互いに同一構成とされ、それぞれ独立してデータの読み
出し及び書き込みが可能とされる。例えばフラッシュメ
モリＦＭ００は、次のように構成される。
【００２７】図９にはフラッシュメモリＦＭ００の全体
的な回路ブロック図が示される。同図に示されるフラッ
シュメモリＦＭ００は、特に制限されないが、一つのメ
モリセルに２ビットの情報を記憶する４値フラッシュメ
モリとされる。
【００２８】同図においてメモリアレイ３は、メモリマ
ット、データラッチ回路及びセンスラッチ回路を有す
る。このメモリマットは電気的に消去及び書き込み可能
な不揮発性のメモリセルトランジスタを多数有する。メ
モリセルトランジスタ（フラッシュメモリセルとも記
す）は、例えば半導体基板若しくはウェル内に形成され
たソース及びドレインと、ソースとドレインとの間のチ
ャンネル領域にトンネル酸化膜を介して形成されたフロ
ーティングゲート、そしてフローティングゲートに層間
絶縁膜を介して重ねられたコントロールゲートによって
構成される。コントロールゲートはワード線６に、ドレ
インはビット線５に、ソースは図示を省略するソース線
に接続される。
【００２９】フラッシュメモリＦＭ００の外部入出力端
子Ｉ／Ｏ０００は８ビット構成であり、この外部入出力
端子Ｉ／Ｏ０００は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
外部入出力端子Ｉ／Ｏ０００から入力されたＸアドレス
信号はマルチプレクサ７を介してＸアドレスバッファ８
に供給される。Ｘアドレスデコーダ９はＸアドレスバッ
ファ８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。
【００３０】上記ビット線５の一端側には、センスラッ
チ回路が設けられ、他端にはデータラッチ回路が設けら
れている。ビット線５はＹアドレスデコーダ１１から出
力される選択信号に基づいてＹゲートアレイ回路１３で
選択される。外部入出力端子Ｉ／Ｏ０００から入力され
たＹアドレス信号はＹアドレスカウンタ１２にプリセッ
トされ、プリセット値を起点に順次インクリメントされ
たアドレス信号が上記Ｙアドレスデコーダ１１に与えら
れる。
【００３１】Ｙゲートアレイ回路１３で選択されたビッ
ト線は、データ出力動作時には出力バッファ１５の入力
端子に導通され、データ入力動作時には入力バッファ１
７を介してデータ制御回路１６の出力端子に導通され
る。出力バッファ１５、入力バッファ１７と上記入出力
端子Ｉ／Ｏ０００との接続は上記マルチプレクサ７で制
御される。入出力端子Ｉ／Ｏ０００から供給されるコマ
ンドはマルチプレクサ７及び入力バッファ１７を介して
モード制御回路１８に与えられる。
【００３２】制御信号バッファ回路１９には、アクセス
制御信号としてチップイネーブル信号ＣＥ＿Ｎ００の入
力端子ＣＥ＿Ｎ０００、アウトプットイネーブル信号Ｏ
Ｅ＿Ｎの入力端子ＯＥ＿Ｎ０００、ライトイネーブル信
号ＷＥ＿Ｎの入力端子ＷＥ＿Ｎ０００、シリアルクロッ
ク信号ＳＣの入力端子ＳＣ０００、リセット信号ＲＥＳ
＿Ｎ＿Ｍ０の入力端子ＲＥＳ＿Ｎ００及びコマンドデー
タイネーブル信号ＣＤＥ＿Ｎの入力端子ＣＤＥ＿Ｎ００
０が結合される。モード制御回路１８は、それら信号の
状態に応じて外部との信号インタフェース機能などを制
御し、また、入力されたコマンドに従って内部動作を制
御する。入出力端子Ｉ／Ｏ０００に対するコマンド入力
又はデータ入力の場合、上記端子ＣＤＥ＿Ｎ０００から
入力されたコマンドデータイネーブル信号ががアサート
され、コマンド入力であれば更に端子ＷＥ＿Ｎ０００の
信号がアサートされ、データ入力であれば端子ＷＥ＿Ｎ
０００の信号がネゲートされる。アドレス入力であれ
ば、上記端子ＣＤＥ＿Ｎ０００の信号がネゲートされ、
端子ＷＥ＿Ｎ０００の信号がアサートされる。これによ
り、モード制御回路１８は、外部入出力端子Ｉ／Ｏ００
０からマルチプレクスされて入力されるコマンド、デー
タ及びアドレスを区別できる。尚、図示されてはいない
が、消去や書込み動作中にレディー（ＲＤＹ）信号、ビ
ジー（ＢＳＹ）信号をアサートしてその状態を外部に知
らせることができる。
【００３３】内部電源回路（内部電圧発生回路）２０
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源２１を生成して、上記Ｘ
アドレスデコーダ９やメモリセルアレイ３に供給する。
【００３４】上記モード制御回路１８は、入力コマンド
に従ってフラッシュメモリＦＭ００を全体的に制御す
る。フラッシュメモリＦＭ００の動作は、基本的にコマ
ンドによって決定される。フラッシュメモリのコマンド
には、例えば読み出し、消去、書込み、及び追加書込み
の各コマンドがある。コマンドコードは１６進数表記さ
れる。１６進数であることは記号「ｈ」で示される。
【００３５】フラッシュメモリＦＭ００はその内部状態
を示すためにステータスレジスタ１８０を有し、その内
容は、信号ＯＥ＿Ｎ０００をアサートすることによって
入出力端子Ｉ／Ｏ０００から読み出すことができる。
【００３６】フラッシュメモリＦＭ００が実現しようと
する多値情報記憶技術において、一つのメモリセルの情
報記憶状態は、消去状態（“１１”）、第１の書込み状
態（“１０”）、第２の書込み状態（“００”）、第３
の書込み状態（“０１”）の中から選ばれた一つの状態
とされる。全部で４通りの情報記憶状態は、２ビットの
データによって決定される状態とされる。すなわち、２
ビットのデータを一つのメモリセルで記憶する。
【００３７】例えば消去の後の書込み動作時にワード線
に印加する書込みベリファイ電圧を相互に異なる３種類
の電圧に設定し、これらの３種類の電圧を順次切り替え
て、３回に分けて書込み動作を行なう。書込み選択のビ
ット線には０Ｖ、非選択のビット線には６Ｖを印加す
る。特に制限されないが、ワード線は例えば１７Ｖとさ
れる。上記書き込み高電圧印加時間を多くするにしたが
ってメモリセルの閾値電圧が上昇される。３種類の書き
込み閾値電圧制御は、そのような高電圧状態の時間制
御、更にはワード線に印加する高電圧のレベル制御によ
って行うことができる。
【００３８】ビット線に０Ｖを印加するか、６Ｖを印加
するかは、センスラッチ回路にラッチさせる書込み制御
情報の論理値で決定される。書込み動作選択メモリマッ
ト側においてセンスラッチのラッチデータが論理値
“１”で書込み非選択、論理値“０”で書き込み選択と
なるように制御される。その制御の詳細は後述する。
尚、セクタ一括消去時には、選択ワード線が−１６Ｖと
され、非選択ワード線が０Ｖとされ、選択ビット線は２
Ｖとされる。
【００３９】さらに、図２においてチップ選択デコーダ
５１は、上記コントローラ２１０から出力された７ビッ
ト構成の選択信号ＣＳにおける下位４ビット（第２選択
信号）を取り込み、それをデコードすることによって、
上記複数のフラッシュメモリＦＭ００〜ＦＭ１５からひ
とつのフラッシュメモリを選択するための信号を得る。
１６個の論理ゲートＧ００〜Ｇ１５は、上記チップ選択
デコーダ５１の出力信号と、メモリモジュール選択デコ
ーダ２２０からのモジュールイネーブル信号ＭＥ＿Ｎ０
０とのオア論理を得ることによって、フラッシュメモリ
ＦＭ００〜ＦＭ１５を選択的にイネーブル状態とするた
めのチップイネーブル信号ＣＥ＿Ｎ００〜ＣＥ＿１５が
形成される。例えばチップイネーブル信号ＣＥ＿Ｎ００
がローレベルにアサートされることによってフラッシュ
メモリＦＭ００がイネーブル状態にされ、チップイネー
ブル信号ＣＥ＿Ｎ１５がローレベルにアサートされるこ
とによってフラッシュメモリＦＭ１５がイネーブル状態
にされる。
【００４０】トランシーバ５２は、データの転送方向を
決定するもので、互いに逆方向に並列接続されたトライ
ステートバッファＢ１，Ｂ２と、このトライステートバ
ッファＢ１，Ｂ２を選択的に導通状態とするための論理
ゲート５２１，５２２とを含む。論理ゲート５２１，５
２２の一方の入力端子には、モジュール選択デコーダ２
２０からのモジュールイネーブ信号ＭＥ＿Ｎ００が伝達
され、論理ゲート５２１，５２２の他方の入力端子に
は、コントローラ２１０からのアウトプットイネーブル
信号ＯＥ＿Ｎが、ＤＩＲ信号として伝達される。モジュ
ール選択デコーダ２２０からのモジュールイネーブ信号
ＭＥ＿Ｎ００がローレベルにアサートされた状態で、ア
ウトプットイネーブル信号ＯＥ＿Ｎ（ＤＩＲ）がハイレ
ベルの場合には、論理ゲート５２２の出力信号がハイレ
ベルにされることでトライステートバッファＢ１が導通
状態とされる。このとき、論理ゲート５２１の出力信号
はローレベルとされるため、トライステートバッファＢ
２は非導通状態とされる。トライステートバッファＢ１
が導通状態とされた場合には、コントローラ２１０から
Ｉ／Ｏバスを介して伝達されたデータがフラッシュメモ
リＦＭ００〜ＦＭ１５に伝達される。また、モジュール
選択デコーダ２２０からのモジュールイネーブ信号ＭＥ
＿Ｎ００がローレベルにアサートされた状態で、アウト
プットイネーブル信号ＯＥ＿Ｎ（ＤＩＲ）がローレベル
の場合には、論理ゲート５２１の出力信号がハイレベル
にされることで、トライステートバッファＢ２が導通状
態とされる。このとき、論理ゲート５２２の出力信号は
ローレベルとされるため、トライステートバッファＢ１
は非導通状態とされる。トライステートバッファＢ２が
導通状態とされた場合には、フラッシュメモリＦＭ００
〜ＦＭ１５から読み出されたデータがトライステートバ
ッファＢ２を介してコントローラ２１０や別のメモリモ
ジュールＭＯＤ１〜ＭＯＤ７に伝達される。
【００４１】制御信号マスク部５３は、入力信号のオア
論理を得る４個の論理ゲート５３１〜５３４を含む。モ
ジュール選択デコーダ２２０からのモジュールイネーブ
ル信号ＭＥ＿Ｎ００がローレベルにアサートされている
期間において、コントローラ２１０から出力された各種
信号ＣＤＥ＿Ｎ、ＯＥ＿Ｎ、ＷＥ＿Ｎ、ＳＣが、対応す
る論理ゲート５３１〜５３４を介してフラッシュメモリ
ＦＭ００〜ＦＭ１５に伝達される。モジュール選択デコ
ーダ２２０からのモジュールイネーブル信号ＭＥ＿Ｎ０
０がハイレベルにネゲートされている期間において、コ
ントローラ２１０から出力された各種信号ＣＤＥ＿Ｎ、
ＯＥ＿Ｎ、ＷＥ＿Ｎ、ＳＣは、論理ゲート５３１〜５３
４でマスクされるため、フラッシュメモリＦＭ００〜Ｆ
Ｍ１５には伝達されない。
【００４２】図６には、上記コントローラ２１０の構成
例が示される。
【００４３】上記コントローラ２１０は、特に制限され
ないが、マイクロプロセッシングユニット（ＭＰＵ）２
１１、このＭＰＵ２１１とコントローラの内部ブロック
とのデータ転送を仲介するためのＭＰＵインタフェース
２１２、データ転送におけるエラー訂正を行うためのエ
ラー訂正部２１５、ホストシステム１００との間のデー
タ転送を仲介するためのホストインタフェース２１３、
メモリモジュールＭＯＤ０〜ＭＯＤ７の動作制御のため
メモリ制御部２１６、及びデータ転送速度差を緩衝する
ためのバッファ２１４とを含んで成る。上記バッファ２
１４は、ホストシステム１００とホストインタフェース
２１３との間のデータ転送速度と、メモリモジュールＭ
ＯＤ０〜ＭＯＤ７とメモリ制御部２１６との間のデータ
転送速度との差を緩衝させるために配置される。上記ホ
ストインタフェース２１３は、特に制限されないが、Ａ
ＴＡ規格あるいはＰＣＭＣＩＡ規格などによるインタフ
ェースとされる。
【００４４】ここで、図２に示される各種信号ＣＳ、Ｃ
ＤＥ＿Ｎ、ＯＥ＿Ｎ、ＷＥ＿Ｎ、ＳＣ、ＲＳＴ＿ＣＴＲ
Ｌ＿ＷＥ、ＲＳＴ＿Ｎ、及びＩ／Ｏバスに出力されるデ
ータ等は、全てコントローラ２１０内のメモリ制御部２
１６から出力される。
【００４５】図３には、メモリモジュールＭＯＤ０にお
けるフラッシュメモリＦＭ１５からのリード時の動作タ
イミングが示される。
【００４６】コントローラ２１０から出力された７ビッ
ト構成の選択信号ＣＳ〔６：０〕が「０Ｆｈ」の場合、
それの上位３ビットがモジュール選択デコーダ２２０で
デコードされ、モジュールイネーブル信号ＭＥ＿Ｎ００
がローレベルにアサートされることによって、メモリモ
ジュールＭＯＤ０が選択される。このとき、他のメモリ
モジュールＭＯＤ１〜ＭＯＤ７は非選択状態とされる。
また、上記選択信号ＣＳ〔６：０〕の下位４ビットがチ
ップ選択デコーダ５１でデコードされ、そのデコード出
力信号と、上記モジュール選択デコーダ２２０のデコー
ド出力信号とに基づいて、論理ゲートＧ１５の出力信号
であるチップイネーブル信号ＣＥ＿Ｎ１５がローレベル
にアサートされることで、メモリモジュールＭＯＤ０に
おけるフラッシュメモリＦＭ１５が選択される。このと
き、メモリモジュールＭＯＤ０における他のフラッシュ
メモリＦＭ００〜ＦＭ１４は非選択状態とされる。
【００４７】モジュール選択デコーダ２２０によってモ
ジュールイネーブル信号ＭＥ＿Ｎ００がローレベルにア
サートされているため、メモリモジュールＭＯＤ０にお
いては、制御信号マスク部５３でのマスクが解除され、
コントローラ２１０から出力された各種信号ＣＤＥ＿
Ｎ，ＯＥ＿Ｎ，ＷＥ＿Ｎ，ＳＣが、メモリモジュールＭ
ＯＤ０における制御信号マスク部５３を介してフラッシ
ュメモリＦＭ１５に伝達される。尚、このとき、他のメ
モリモジュールＭＯＤ１〜ＭＯＤ７においては、モジュ
ール選択デコーダ２２０からのモジュールイネーブル信
号ＭＥ＿Ｎ０１〜ＭＥ＿Ｎ０７がハイレベルにネゲート
されていることから、コントローラ２１０から出力され
た各種信号ＣＤＥ＿Ｎ，ＯＥ＿Ｎ，ＷＥ＿Ｎ，ＳＣは、
各メモリモジュールＭＯＤ１〜ＭＯＤ７における制御信
号マスク部５３においてマスクされるため、フラッシュ
メモリＦＭ００〜ＦＭ１５には伝達されない。このよう
に非選択状態のメモリモジュールにおいては、コントロ
ーラ２１０から出力された各種信号ＣＤＥ＿Ｎ，ＯＥ＿
Ｎ，ＷＥ＿Ｎ，ＳＣがマスクされるため、コントローラ
２１０における各種信号ＣＤＥ＿Ｎ，ＯＥ＿Ｎ，ＷＥ＿
Ｎ，ＳＣの出力バッファから見た負荷の軽減を図ること
ができる。
【００４８】また、アウトプットイネーブル信号ＯＥ＿
Ｎの論理によって、トランシーバ５２が制御されること
により、バスの転送方向性が決定される。すなわち、ア
ウトプットイネーブル信号ＯＥ＿Ｎがハイレベルにネゲ
ートされている期間では、トライステートバッファＢ１
が導通されることによって、コントローラ２１０からフ
ラッシュメモリＦＭ００〜ＦＭ１５へ向かうデータ転送
が可能とされる。また、アウトプットイネーブル信号Ｏ
Ｅ＿Ｎがローレベルにアサートされている期間では、ト
ライステートバッファＢ２が導通されることによってフ
ラッシュメモリＦＭ００〜ＦＭ１５から、コントローラ
２１０へ向かうデータ転送が可能とされる。
【００４９】モジュールイネーブル信号ＭＥ＿Ｎ００が
ローレベルにアサートされている期間において、先ず、
「００ｈ」のコマンド受信が行われ、「ＳＡ１」のアド
レス受信，「ＳＡ２」のアドレス受信が行われた後、ア
ウトプットイネーブル信号ＯＥ＿Ｎがローレベルにネゲ
ートされた期間では、トライステートバッファＢ２が導
通されることによって、フラッシュメモリＦＭ００〜Ｆ
Ｍ１５からコントローラ２１０へ向かうデータ転送が可
能とされ、フラッシュメモリＦＭ１５から読み出された
データＤ１〜Ｄ２１１１がトライステートバッファＢ２
を介してコントローラ２１０に伝達される。
【００５０】そして、コントローラ２１０から出力され
た７ビット構成の選択信号ＣＳ〔６：０〕が「７Ｆｈ」
になり、そしてモジュールイネーブル信号ＭＥ＿Ｎ００
がハイレベルにネゲートされることによって、メモリモ
ジュールＭＯＤ０における制御信号マスク部５３の作用
によってコントローラ２１０から出力されたコントロー
ラ２１０から出力された各種信号ＣＤＥ＿Ｎ，ＯＥ＿
Ｎ，ＷＥ＿Ｎ，ＳＣがマスクされる。
【００５１】尚、他のメモリモジュールＭＯＤ１など
は、非選択状態とされ、そこへ入力される各種信号など
もハイレベルにネゲートされている。
【００５２】図４には、メモリモジュールＭＯＤ０にお
けるフラッシュメモリＦＭ１５へのライトを行う場合の
動作タイミングが示される。
【００５３】コントローラ２１０から出力された７ビッ
ト構成の選択信号ＣＳ〔６：０〕が「０Ｆｈ」の場合、
それの上位３ビットがモジュール選択デコーダ２２０で
デコードされ、モジュールイネーブル信号ＭＥ＿Ｎ００
がローレベルにアサートされることによって、メモリモ
ジュールＭＯＤ０が選択される。また、上記選択信号Ｃ
Ｓ〔６：０〕の下位４ビットがチップ選択デコーダ５１
でデコードされ、そのデコード出力信号と、上記モジュ
ール選択デコーダ２２０のデコード出力信号とに基づい
て、論理ゲートＧ１５の出力信号であるチップイネーブ
ル信号ＣＥ＿Ｎ１５がローレベルにアサートされること
で、メモリモジュールＭＯＤ０におけるフラッシュメモ
リＦＭ１５が選択される。
【００５４】モジュールイネーブル信号ＭＥ＿Ｎ００が
ローレベルにアサートされている期間において、先ず、
「１Ｆｈ」のコマンド受信が行われ、「ＳＡ１」のアド
レス受信，「ＳＡ２」のアドレス受信、書き込みデータ
（プログラムデータ）の受信、及びデータ書き込み（プ
ログラム）が行われる。尚、プログラムの場合には、ス
テータスレジスタ１８０の値が読み出されることによ
り、プログラム（書き込み）が終了されたか否かの判別
が行われる。
【００５５】アウトプットイネーブル信号ＯＥ＿Ｎはハ
イレベルにネゲートされており、この期間においてトラ
イステートバッファＢ１が導通されることによって、コ
ントローラ２１０からフラッシュメモリＦＭ００〜ＦＭ
１５へ向かうデータ転送が可能とされる。書き込みデー
タは、ＰＤ０〜ＰＤ２１１１で示される。「４０ｈ」の
コマンド受信により、メモリセルへのプログラム（書き
込み）が開始される。
【００５６】図５には、リセット時の動作タイミングが
示される。
【００５７】コントローラ２１０によってリセット信号
ＲＳＴ＿Ｎがローレベルにアサートされると、リセット
制御部２３０内のフリップフロップ回路ＦＦは、「００
ｈ」で初期化される。フリップフロップ回路ＦＦ出力は
８ビット構成であり、この８ビット構成の各ビットは、
各メモリモジュールＭＯＤ０〜ＭＯＤ７毎のリセット入
力端子に接続されている。これにより、フリップフロッ
プ回路ＦＦに、論理値“１”が書き込まれたビットに対
応するメモリモジュールはリセット解除される。コント
ローラ２１０によってリセット書き込みイネーブル信号
ＲＳＴ＿ＣＴＲＬ＿ＷＥがハイレベルにアサートされる
毎に、Ｉ／Ｏバスの値の取り込みが行われることで、フ
リップフロップ回路ＦＦの保持情報が順次更新される。
図５に示される例では、フリップフロップ回路ＦＦの保
持情報が「００ｈ」「０１ｈ」「０３ｈ」「０７ｈ」の
ように更新されることによって、フリップフロップ回路
ＦＦの出力ビットは、最下位ビットから順次論理値
“１”に反転される。図５に示される例では、フリップ
フロップ回路ＦＦの出力が「００ｈ」の場合、メモリモ
ジュールＭＯＤ０〜ＭＯＤ７が全てリセット状態にあ
る。フリップフロップ回路ＦＦの出力が「０１ｈ」の場
合に、メモリモジュールＭＯＤ０におけるリセット信号
ＲＥＳ＿Ｎ＿Ｍ０がハイレベルにされることで、メモリ
モジュールＭＯＤ０における全てのフラッシュメモリＦ
Ｍ００〜ＦＭ１５についてのリセットが解除される。ま
た、フリップフロップ回路ＦＦの出力が「０３ｈ」の場
合に、メモリモジュールＭＯＤ１におけるリセット信号
ＲＥＳ＿Ｎ＿Ｍ１がハイレベルにされることで、メモリ
モジュールＭＯＤ１における全てのフラッシュメモリＦ
Ｍ００〜ＦＭ１５についてのリセットが解除される。メ
モリモジュールは、リセットが解除された直後に多くの
電流が流れるため、上記のようにメモリモジュール毎の
リセット解除のタイミングがずれることで、リセットに
起因する電流を経時的に分散することができるので、各
メモリモジュール毎のリセットに起因する電流が集中す
ることを回避することができる。また、同様の機能を実
現するためには、フリップフロップ回路ＦＦの入力側
に、Ｉ／Ｏバスに代えてシフトレジスタを接続しても実
現可能であり、さらにはフリップフロップ回路でなくて
も、各モジュールに供給するリセット信号供給タイミン
グをずらすことが可能であれば良い。
【００５８】上記コントローラ２１０での制御によりラ
イトインターリブを行うことができる。
【００５９】フラッシュメモリＦＭ００〜ＦＭ１５は、
書き込み用データが転送された後、内部の書き込み処理
（プログラム）に多大な時間を必要とする。フラッシュ
メモリはこのプログラム中には、コントローラ２１０か
ら次のコマンドを受け付けることができない。そこで、
ライトインターリブでは、ひとつのフラッシュメモリの
プログラム中に、次のフラッシュメモリへの書き込みデ
ータ転送を開始する。プログラムが完了するまでの待ち
時間に次の書き込みデータの転送を行うことで、フラッ
シュメモリへの書き込みデータの転送を行うことによ
り、書き込みのパフォーマンスを上げることができる。
【００６０】図７には、ライトインターリブの基本動作
が示される。
【００６１】同一のメモリブロックＭＯＤ０におけるフ
ラッシュメモリＦＭ００とフラッシュメモリＦＭ０１
（図示されない）とを使ってライトインターリブが行わ
れる場合が示される。
【００６２】先ず、フラッシュメモリＦＭ００が選択さ
れ、その状態でコマンド発行及びセクタアドレスの指定
が行われる（ａ）。次に、フラッシュメモリＦＭ００へ
の書き込みデータが転送され（ｂ）、コマンド（ＰＳ）
によりフラッシュメモリＦＭ００へのプログラム（書き
込み）開始が指示され（ｃ）、それに従ってフラッシュ
メモリＦＭ００ではプログラムが行われる。
【００６３】上記フラッシュメモリＦＭ００へのプログ
ラム中に、今度は、フラッシュメモリＦＭ０１が選択さ
れ、その状態でコマンド発行及びセクタアドレスの指定
が行われる（ｄ）。次に、フラッシュメモリＦＭ０１へ
の書き込みデータが転送され（ｅ）、コマンド（ＰＳ）
によりフラッシュメモリＦＭ０１へのプログラム（書き
込み）開始が指示され（ｆ）、それに従ってフラッシュ
メモリＦＭ０１でのプログラムが行われる。
【００６４】次に、フラッシュメモリＦＭ００が選択さ
れてこのフラッシュメモリＦＭ００のステータス（Ｒ
Ｓ）が読み出される（ｇ）。ビジー（ＢＳＹ）が返され
た場合、それは、フラッシュメモリＦＭ００はプログラ
ム継続中であることを示している。ビジー（ＢＳＹ）が
返された場合には、引き続きステータス読み出しが繰り
返される。そしてこのステータス読み出しにおいてレデ
ィ（ＲＤＹ）が返された場合には、それは、フラッシュ
メモリＦＭ００はプログラムが完了されたことを示して
いる。
【００６５】同様に、フラッシュメモリＦＭ０１が選択
されてこのフラッシュメモリＦＭ０１のステータス（Ｒ
Ｓ）が読み出され（ｈ）、フラッシュメモリＦＭ０１で
のプログラムが完了されたか否かの判別が行われる。
【００６６】図８にはライトインターリブにおける各部
の動作タイミングが示される。
【００６７】図８においては、同一のメモリブロックＭ
ＯＤ０におけるフラッシュメモリＦＭ００とフラッシュ
メモリＦＭ０１（図示されない）とを使ってライトイン
ターリブが行われる場合が示される。
【００６８】先ず、期間Ｔ１ではフラッシュメモリＦＭ
００は、コマンド受信、「ＳＡ１」のアドレス受信、
「ＳＡ２」のアドレス受信、書き込みデータ（プログラ
ムデータ）の受信が行われる。すなわち、コントローラ
２１０から出力された７ビット構成の選択信号ＣＳ
〔６：０〕が「００ｈ」の場合、それの上位３ビットが
モジュール選択デコーダ２２０でデコードされ、モジュ
ールイネーブル信号ＭＥ＿Ｎ００がローレベルにアサー
トされることによって、メモリモジュールＭＯＤ０が選
択される。また、上記選択信号ＣＳ〔６：０〕の下位４
ビットがチップ選択デコーダ５１でデコードされ、その
デコード出力信号と、上記モジュール選択デコーダ２２
０のデコード出力信号とに基づいて、論理ゲートＧ００
の出力信号であるチップイネーブル信号ＣＥ＿Ｎ００が
ローレベルにアサートされることで、メモリモジュール
ＭＯＤ０におけるフラッシュメモリＦＭ００が選択され
る。
【００６９】モジュール選択デコーダ２２０によってモ
ジュールイネーブル信号ＭＥ＿Ｎ００がローレベルにア
サートされているため、メモリモジュールＭＯＤ０にお
いては、制御信号マスク部５３でのマスクが解除され、
コントローラ２１０から出力された各種信号ＣＤＥ＿
Ｎ，ＯＥ＿Ｎ，ＷＥ＿Ｎ，ＳＣが、メモリモジュールＭ
ＯＤ０における制御信号マスク部５３を介してフラッシ
ュメモリＦＭ００に伝達される。
【００７０】アウトプットイネーブル信号ＯＥ＿Ｎがハ
イレベルにネゲートされていることから、トランシーバ
５２では、トライステートバッファＢ１が導通されるこ
とによって、コントローラ２１０からフラッシュメモリ
ＦＭ００へ向かうデータ転送が可能とされる。
【００７１】チップイネーブル信号ＣＥ＿Ｎ００がロー
レベルにアサートされている期間において、先ず、「１
Ｆｈ」のコマンド受信が行われ、「ＳＡ１」のアドレス
受信，「ＳＡ２」のアドレス受信が行われた後、コント
ローラ２１０から伝達されたシリアルクロック信号ＳＣ
に基づくシリアルクロック信号に同期して、書き込みデ
ータＰＤ０0〜ＰＤ２１１１0の取り込みが行われる。
尚、書き込みデータの取り込みは、期間Ｔ２にまで及
ぶ。
【００７２】期間Ｔ２において、「４０ｈ」のコマンド
受信が行われることにより、フラッシュメモリＦＭ００
では、上記書き込みデータＰＤ０0〜ＰＤ２１１１0のプ
ログラム（書き込み）が開始される。上記書き込みデー
タＰＤ０0〜ＰＤ２１１１0のプログラム（書き込み）が
開始された後、コントローラ２１０から出力された７ビ
ット構成の選択信号ＣＳ〔６：０〕が「００ｈ」から
「０１ｈ」に変更される。この選択信号の変更により、
論理ゲートＧ０１の出力信号であるチップイネーブル信
号ＣＥ＿Ｎ０１がローレベルにアサートされることで、
メモリモジュールＭＯＤ０におけるフラッシュメモリＦ
Ｍ０１が選択される。
【００７３】チップイネーブル信号ＣＥ＿Ｎ０１がロー
レベルにアサートされている期間において、先ず、「１
Ｆｈ」のコマンド受信が行われ、「ＳＡ１」のアドレス
受信，「ＳＡ２」のアドレス受信が行われた後、コント
ローラ２１０から伝達されたシリアルクロック信号ＳＣ
に基づくシリアルクロック信号に同期して、書き込みデ
ータＰＤ０1〜ＰＤ２１１１1の取り込みが行われる。
尚、書き込みデータの取り込みは、期間Ｔ３にまで及
ぶ。
【００７４】期間Ｔ３において、「４０ｈ」のコマンド
受信が行われることにより、フラッシュメモリＦＭ０１
では、上記書き込みデータＰＤ０1〜ＰＤ２１１１1のプ
ログラム（書き込み）が開始される。
【００７５】上記書き込みデータＰＤ０1〜ＰＤ２１１
１1のプログラム（書き込み）が開始された後、コント
ローラ２１０から出力された７ビット構成の選択信号Ｃ
Ｓ〔６：０〕が「０１ｈ」から「００ｈ」に変更され
る。この選択信号の変更により、論理ゲートＧ００の出
力信号であるチップイネーブル信号ＣＥ＿Ｎ００がロー
レベルにアサートされることで、メモリモジュールＭＯ
Ｄ０におけるフラッシュメモリＦＭ００が選択され、コ
ントローラ２１０によってフラッシュメモリＦＭ００の
ステータス読み出しが行われる（Ｔ４）。このステータ
ス読み出しにおいて、レディ（ＲＤＹ）が返された場合
には、それはプログラムの完了を示しているから、７ビ
ット構成の選択信号ＣＳ〔６：０〕が「００ｈ」から
「０１ｈ」に変更され、フラッシュメモリＦＭ０１のス
テータス読み出しが行われる（Ｔ５）。
【００７６】このようにライトインターリブにおいて
は、フラッシュメモリＦＭ００のプログラム中に、別の
フラッシュメモリＦＭ０１への書き込みデータ転送を開
始するようにしているため、書き込みのパフォーマンス
を上げることができる。
【００７７】上記の例によれば、以下の作用効果を得る
ことができる。
【００７８】（１）複数のメモリモジュールＭＯＤ０〜
ＭＯＤ７と、外部からのアクセス要求に応じて上記複数
のメモリモジュールの動作を制御するためのコントロー
ラ２１０と、このコントローラから出力された選択信号
をデコードすることによって、上記複数のメモリモジュ
ールからひとつのメモリモジュールを選択的にイネーブ
ル状態とするためのモジュールイネーブル信号を得るモ
ジュール選択デコーダ２２０とが設けられ、上記メモリ
モジュールが着脱自在に装着されることにより、メモリ
モジュールの増減によってフラッシュメモリシステムの
記憶容量の変更を容易に行うことができる。このように
フラッシュメモリシステムの記憶容量の変更を容易に行
うことができるため、容量毎にフラッシュメモリシステ
ムの在庫を抱えることを回避することができる。また、
メモリモジュールの増減によって、不揮発性メモリ装置
全体の記憶容量の変更が可能とされるから、不揮発性メ
モリあるいメモリモジュールが破損した場合において
も、メモリモジュールの交換によって修復可能となる。
【００７９】（２）上記複数のメモリモジュールＭＯＤ
０〜ＭＯＤ７は、コントローラ２１０から出力された７
ビット構成の選択信号のうちの上位３ビットをデコード
することによって、上記複数のフラッシュメモリからひ
とつのフラッシュメモリを選択するための信号を得るチ
ップ選択デコーダ５１と、モジュール選択デコーダ２２
０の出力信号と、上記チップ選択デコーダ５１の出力信
号とに基づいて、上記複数の不揮発性メモリからひとつ
の不揮発性メモリを選択するためのチップ選択信号を形
成する論理ゲートＧ００〜Ｇ１５とをそれぞれ含むこと
により、メモリモジュールＭＯＤ０〜ＭＯＤ７毎のチッ
プ選択信号ＣＥ＿Ｎ００〜ＣＥ＿Ｎ１５を簡単に生成す
ることができる。
【００８０】（３）モジュール選択デコーダ２２０の出
力信号によって非選択状態とされているメモリモジュー
ルにおける上記複数の不揮発性メモリには、上記コント
ローラから出力された制御信号の伝達を阻止するための
制御信号マスク部５３が設けられることにより、メモリ
モジュール数が増加された場合でも、上記コントローラ
２１０の出力部から見た負荷が不所望に増大するのを回
避することができるため、大容量化によりメモリモジュ
ール数が増加された場合でも、上記コントローラ２１０
の出力部の駆動能力を上げる必要はないので、コントロ
ーラ２１０の設計変更を伴わずに済む。
【００８１】（４）コントローラ２１０からの指示に従
って複数のメモリモジュールＭＯＤ０〜ＭＯＤ７を、当
該メモリモジュール毎に互いに異なるタイミングで順次
リセット可能なリセット制御部２３０を設けることによ
り、メモリモジュール毎に互いに異なるタイミングで順
次リセットされることから、リセットに起因する電流が
経時的に分散され、各メモリモジュール毎のリセットに
起因する電流が集中するのを回避することができる。
【００８２】（５）リセット制御部２３０は、メモリモ
ジュール毎のリセット信号の入力端子に対応する出力端
子を有するフリップフロップ回路ＦＦを備えることで容
易に形成することができ、その場合において上記コント
ローラ２１０によって上記フリップフロップ回路ＦＦの
保持情報を更新することで上記リセット信号を順次ネゲ
ートすることができる。
【００８３】（６）コントローラ２１０は、複数のフラ
ッシュメモリＦＭ００〜ＦＭ１５のうちの所定のフラッ
シュメモリＦＭ００に対して書き込みデータを転送制御
し、上記フラッシュメモリＦＭ００において上記書き込
みデータの書き込み処理が行われている期間に、次の書
き込みデータを、例えばフラッシュメモリＦＭ０１に転
送制御することでライトインターリブを行うようにして
いるので、データ書き込みのパフォーマンスの向上を図
ることができる。
【００８４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００８５】例えば、メモリモジュールＭＯＤ０〜ＭＯ
Ｄ７は少なくとも１個のフラッシュメモリを含んで構成
することができる。また、フラッシュメモリシステム２
００は、少なくとも１個のメモリモジュールを含んで構
成することができる。
【００８６】上記の例では、フラッシュメモリＦＭ００
〜ＦＭ１５を多値メモリとし、一つのメモリセルの情報
記憶状態は、消去状態（“１１”）、第１の書込み状態
（“１０”）、第２の書込み状態（“００”）、第３の
書込み状態（“０１”）の中から選ばれた一つの状態と
され、全部で４通りの情報記憶状態を２ビットのデータ
によって決定するようにしたが、これに代えて、１ビッ
トのデータを一つのメモリセルで記憶する、いわゆる２
値メモリによってフラッシュメモリＦＭ００〜ＦＭ１５
を構成しても良い。
【００８７】リセット制御部２３０の機能としては、複
数の出力ビットにおける特定の論理値を順次変更できれ
ば良いから、リセット制御部２３０は、フリップフロッ
プ回路ＦＦに代えてシフトレジスタによって構成するこ
ともできる。
【００８８】フラッシュメモリシステムのリセットは、
上記の例ではメモリモジュール毎に互いに異なるタイミ
ングで行うようにしたが、リセット制御部２３０の制御
により、フラッシュメモリ毎に互いに異なるタイミング
でリセットを行うようにしても、リセットに起因する電
流の集中化を回避することができる。この場合、リセッ
ト制御部２３０においては、各フラッシュメモリＦＭ０
０〜ＦＭ１５に入力されるリセット信号のネゲートタイ
ミングが互いに異なるようにリセット信号が形成され
る。
【００８９】上記の例では、図６に示されるようにコン
トローラ２１０内にバッファ２１４を含む構成について
説明したが、この内蔵バッファ２１４に代えて、当該コ
ントローラ２１０の外部に配置されたバッファを使用す
るようにしても良い。
【００９０】上記の例ではチップ選択デコーダ５１のデ
コード出力信号に基づいて、複数のフラッシュメモリＦ
Ｍ００〜ＦＭ１５のうちからひとつのフラッシュメモリ
が選択される場合について説明したが、チップ選択デコ
ーダ５１によって複数のフラッシュメモリが同時に選択
されるようにしても良い。例えばチップ選択デコーダ５
１のデコード出力によって、チップイネーブル信号ＣＥ
＿Ｎ００，ＣＥ０１＿Ｎ０１のふたつが同時にローレベ
ルにアサートされることによって、フラッシュメモリＦ
Ｍ００，ＦＭ０１の双方が同時に選択され、フラッシュ
メモリＦＭ００，ＦＭ０１への同時アクセスが可能とな
る。複数のフラッシュメモリへの同時アクセスを可能と
するには、同時アクセスされるフラッシュメモリの数に
応じてＩ／Ｏバスのバス幅が広げられる。例えばひとつ
のフラッシュメモリへのデータ書き込みやデータ読み出
しのために８ビットのバス幅が必要とされる場合であっ
て、ふたつのフラッシュメモリへの同時アクセスを可能
とするには、Ｉ／Ｏバスのバス幅を１６ビット構成と
し、上位８ビットをひとつのフラッシュメモリに割り当
て、下位８ビットを別のフラッシュメモリに割り当てる
ようにする。
【００９１】上記の例では、２個のフラッシュメモリ間
でライトインターリブを行う場合について説明したが、
ライトインターリブは３個以上のフラッシュメモリ間で
行うことができる。例えば３個のフラッシュメモリ間で
のライトインタリーブは次のように行うことができる。
【００９２】先ず、フラッシュメモリＦＭ００が選択さ
れ、その状態でコマンド発行及びセクタアドレスの指定
が行われ、次いでフラッシュメモリＦＭ００への書き込
みデータが転送され、コマンドによりフラッシュメモリ
ＦＭ００へプログラム（書き込み）開始が指示され、そ
れに従ってフラッシュメモリＦＭ００へのプログラムが
行われる。
【００９３】そして上記フラッシュメモリＦＭ００のプ
ログラム中に、今度は、フラッシュメモリＦＭ０１が選
択され、その状態でコマンド発行及びセクタアドレスの
指定が行われる。次に、フラッシュメモリＦＭ０１への
書き込みデータが転送され、コマンドによりフラッシュ
メモリＦＭ０１へプログラム（書き込み）開始が指示さ
れ、それに従ってフラッシュメモリＦＭ０１のプログラ
ムが行われる。
【００９４】次に、上記フラッシュメモリＦＭ００及び
ＦＭ０１へのプログラム中に、今度は、フラッシュメモ
リＦＭ０２が選択され、その状態でコマンド発行及びセ
クタアドレスの指定が行われる。そしてこのフラッシュ
メモリＦＭ０２への書き込みデータが転送され、コマン
ドによりフラッシュメモリＦＭ０２へプログラム（書き
込み）開始が指示され、それに従ってフラッシュメモリ
ＦＭ０２のプログラムが行われる。
【００９５】このようにフラッシュメモリのプログラム
中に、別のフラッシュメモリへのコマンド発行及びセク
タアドレスの指定、そして書き込みデータの転送が行わ
れることで、３個以上のフラッシュメモリ間のライトイ
ンターリブが可能とされる。
【００９６】尚、ライトインターリブによる書き込み
は、互いに異なるメモリモジュールＭＯＤ０〜ＭＯＤ７
間で行うこともできる。
【００９７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリシステムに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種不揮
発性メモリを含んで成る不揮発性メモリ装置に適用する
ことができる。
【００９８】本発明は、少なくとも不揮発性メモリを含
むことを条件に適用することができる。
【００９９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１００】すなわち、モジュール選択デコーダは、コ
ントローラから出力された選択信号をデコードすること
によって、メモリモジュールを選択的にイネーブル状態
とするためのモジュールイネーブル信号を形成し、この
モジュールイネーブル信号によって、メモリモジュール
の選択が行われる。メモリモジュールは着脱自在である
ため、メモリモジュールの増減によって、不揮発性メモ
リ装置全体の記憶容量の変更が可能とされる。
【０１０１】このとき、上記複数のメモリモジュール
は、上記コントローラから出力された選択信号をデコー
ドすることによって、上記不揮発性メモリを選択するた
めの信号を得るチップ選択デコーダと、上記モジュール
選択デコーダの出力信号と、上記チップ選択デコーダの
出力信号とに基づいて、上記不揮発性メモリを選択する
ためのチップ選択信号を形成する第１制御論理とをそれ
ぞれ含んで容易に構成することができる。
【０１０２】モジュール選択デコーダの出力信号によっ
て非選択状態とされているメモリモジュールにおける複
数の不揮発性メモリには、コントローラから出力された
制御信号の伝達が阻止されるため、メモリモジュール数
が増加された場合でも、コントローラの出力部から見た
負荷が不所望に増大するのを回避することができ、大容
量化によりメモリモジュール数が増加された場合でも、
上記コントローラの出力部の駆動能力を上げる必要はな
いので、コントローラの設計変更を伴わずに済む。
【０１０３】コントローラからの指示に従って複数のメ
モリモジュールを、メモリモジュール毎に互いに異なる
タイミングで順次リセット可能なリセット制御部を設け
ることにより、それにより上記メモリモジュール毎又は
不揮発性メモリ毎に互いに異なるタイミングで順次リセ
ットされることから、リセットに起因する電流が経時的
に分散され、各メモリモジュール毎のリセットに起因す
る電流が集中するのを回避することができるから、不揮
発性メモリのリセット動作に起因する大電流を緩和する
ことができる。
【０１０４】また、上記複数の不揮発性メモリにおける
第１不揮発性メモリに対して書き込みデータを転送制御
し、上記第１不揮発性メモリにおいて上記書き込みデー
タの書き込み処理が行われている期間に、次の書き込み
データを、上記第１不揮発性メモリとは異なる第２不揮
発性メモリに転送制御することでライトインターリブを
可能とするメモリ制御部が設けられることにより、デー
タ書き込みのパフォーマンスの向上を図ることができ
る。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性メモリ装置の一例であ
るフラッシュメモリシステムの構成例ブロック図であ
る。
【図２】上記フラッシュメモリシステムのさらに詳細な
構成例ブロック図である。
【図３】上記フラッシュメモリシステムにおけるリード
時の主要部の動作タイミング図である。
【図４】上記フラッシュメモリシステムにおけるライト
時の主要部の動作タイミング図である。
【図５】上記フラッシュメモリシステムにおけるリセッ
ト時の動作タイミング図である。
【図６】上記フラッシュメモリシステムに含まれるコン
トローラの構成例ブロック図である。
【図７】上記フラッシュメモリシステムにおけるライト
インターリブの基本動作説明図である。
【図８】上記フラッシュメモリシステムにおけるライト
インターリブが行われる場合の動作タイミング図であ
る。
【図９】上記フラッシュメモリシステムに含まれるフラ
ッシュメモリの構成例ブロック図である。
【符号の説明】
５１ チップ選択デコーダ ５２ トランシーバ ５３ 制御信号マスク部 １００ ホストシステム ２００ フラッシュメモリシステム ２１０ コントローラ ２１１ ＭＰＵ ２１２ ＭＰＵインタフェース ２１３ ホストインタフェース ２１４ バッファ ２１５ エラー訂正部 ２１６ メモリ制御部 ２２０ モジュール選択デコーダ ２３０ リセット制御部 ２４０ 親基板 ＭＯＤ０〜ＭＯＤ７ メモリモジュール ＦＭ０〜ＦＭ１５ フラッシュメモリ ＦＦ フリップフロップ回路
フロントページの続き (72)発明者 塩田 茂雅 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 田村 隆之 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 渋谷 洋文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 中村 靖宏 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AD02 AE00 AE08 5B060 HA00 MM01 MM06 MM09 MM15

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ１以上の不揮発性メモリを含ん
    で成る１以上のメモリモジュールと、 外部からのアクセス要求に応じて上記１以上のメモリモ
    ジュールの動作を制御するためのコントローラと、 上記コントローラから出力された選択信号をデコードす
    ることによって、上記メモリモジュールを選択的にイネ
    ーブル状態とするためのモジュールイネーブル信号を得
    るモジュール選択デコーダと、を含み、上記メモリモジ
    ュールが着脱自在に装着されて成ることを特徴とする不
    揮発性メモリ装置。
  2. 【請求項２】 上記メモリモジュールは、上記コントロ
    ーラから出力された選択信号をデコードすることによっ
    て不揮発性メモリを選択するためのチップ選択デコーダ
    と、 上記モジュール選択デコーダの出力信号と、上記チップ
    選択デコーダの出力信号とに基づいて、上記不揮発性メ
    モリを選択するためのチップ選択信号を形成する第１制
    御論理と、をそれぞれ含んで成る請求項１記載の不揮発
    性メモリ装置。
  3. 【請求項３】 上記メモリモジュールは、上記コントロ
    ーラから出力された選択信号をデコードすることによっ
    て、上記不揮発性メモリを選択するためのチップ選択デ
    コーダと、 上記モジュール選択デコーダの出力信号と、上記チップ
    選択デコーダの出力信号とに基づいて、上記不揮発性メ
    モリを選択するためのチップ選択信号を形成する第１制
    御論理と、 上記モジュール選択デコーダの出力信号によって非選択
    状態とされているメモリモジュールにおける上記１以上
    の不揮発性メモリに対する上記コントローラからの制御
    信号伝達を阻止するための第２制御論理と、をそれぞれ
    含んで成る請求項１記載の不揮発性メモリ装置。
  4. 【請求項４】 上記コントローラからの指示に従って上
    記１以上のメモリモジュールを、上記メモリモジュール
    毎に互いに異なるタイミングで順次リセット可能なリセ
    ット制御部を含む請求項１乃至３の何れか１項記載の不
    揮発性メモリ装置。
  5. 【請求項５】 上記コントローラからの指示に従って上
    記１以上のメモリモジュールを、上記不揮発性メモリ毎
    に互いに異なるタイミングで順次リセット可能なリセッ
    ト制御部を含む請求項１乃至３の何れか１項記載の不揮
    発性メモリ装置。
  6. 【請求項６】 上記リセット制御部は、上記メモリモジ
    ュール毎のリセット信号の入力端子に対応する出力端子
    を有する情報保持手段を備え、 上記コントローラによって上記情報保持手段の保持情報
    が更新されることで上記リセット信号が順次ネゲートさ
    れる請求項４項記載の不揮発性メモリ装置。
  7. 【請求項７】 複数の不揮発性メモリを有し、上記コン
    トローラは、上記複数の不揮発性メモリの一部の不揮発
    性メモリによる書込み動作に並行して、別の不揮発性メ
    モリに書き込みデータを転送制御することでライトイン
    ターリブを可能とするメモリ制御部と、 上記コントローラ全体の動作を制御するためのマイクロ
    ・プロセッシング・ユニットと、を含んで成る請求項１
    乃至６の何れか１項記載の不揮発性メモリ装置。
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