JP4287158B2 - Nandフラッシュメモリ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、NANDフラッシュメモリ装置に関するものであり、さらに具体的には、アドレス及びコマンドのインタフェース構造と異なるデータインタフェース構造を有するNANDフラッシュメモリ装置に関するものである。
【0002】
【従来の技術】
よく知られたように、NANDフラッシュメモリ装置は、コマンド/アドレス/データマルチプレクシング入出力ポート構造(command/address/data multiplexing input/output port structure)を有する。このようなマルチプレクシング入出力ポート構造を有するNANDフラッシュメモリ装置は、コマンドとアドレスプリセット方式(command and address preset manner)を採用する。コマンドプリセット方式とは、予め約束されたデータ組み合わせ(例えば、“00h”、“60h”“70h”、“80h”、“FFh”など)を入出力ピンを通じてメモリ装置に入力した後に実行される動作が予め決められるようにする方式である。アドレスプリセット方式とは、データの読み出し、または書き込みに必要なアドレスを予めメモリ装置に設定する方式である。スタティックランダムアクセスメモリ装置(static random access memory device)のような半導体メモリ装置と異なり、NANDフラッシュメモリ装置は、コマンドとアドレスが予め設定された後に、読み出し/書き込み動作を実行する。NANDフラッシュメモリ装置の場合、アドレス入力ピンとデータ入/出力ピンを共有することが可能であり、これはデータの入力/出力区間とアドレスまたはコマンドの入力区間が時間的に完全に区別されるためである。
【0003】
64M×8ビットNANDフラッシュメモリ装置は、例えば、8個の入出力ピン(I/00−I/07)と5個の制御ピン(CLE、ALE、/WE、/RE、/CE)を有する。先の説明のように、8個の入出力ピンは、アドレスとコマンドを入力しようとする時及びデータを入/出力しようとする時に使われる。制御ピンCLEに印加される信号は、入出力ピンを通じて入力されるデータがコマンドであることを知らせるコマンドラッチイネーブル信号(command latch enable signal)であり、制御ピンALEに印加される信号は入出力ピンを通じて入力されるデータがアドレスであることを知らせるアドレスラッチイネーブル信号である。制御ピン/WEに印加される信号は、書き込みイネーブル信号、すなわちアドレス、コマンド及びデータの入力同期信号である。制御ピン/REに印加される信号は読み出しイネーブル信号として、すなわちデータの出力同期信号である。制御ピン/CEに印加される信号は、チップイネーブル信号である。512MビットNANDフラッシュメモリ装置の場合に、26ビットアドレスが要求され、8個の入出力ピンを通じて26ビットアドレスを受け入れるために、書き込みイネーブル信号/WEの4サイクルが必要である。先に説明したメモリ装置の入出力ピンの数が8個であるので、内部的にデータを伝達するデータラインの数も8個である。すなわち、通常のNANDフラッシュメモリ装置は、アドレス/コマンドインタフェース構造と同一のデータインタフェース構造を有する。
【0004】
【特許文献1】
米国特許第5,936,887号公報
【0005】
【発明が解決しようとする課題】
本発明の目的は、アドレス及びコマンドのインタフェース構造と異なるデータインタフェース構造を有するNANDフラッシュメモリ装置を提供することである。
【0006】
【課題を解決するための手段】
上述の目的を解決するための本発明の特徴によると、データ情報を格納するためのメモリセルアレイを含むNANDフラッシュメモリ装置が提供される。本発明のメモリ装置は、Mビットデータ(Mは自然数)を入力/出力するためのM個の入出力ピンを含む。制御ロジックは外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号、及びデータロード信号を発生する。第1入力バッファ回路は前記入出力ピンを通じて入力されたMビットデータのうちN個の下位ビット(Nは自然数)を受け入れ、第2入力バッファ回路は前記入出力ピンを通じて入力されたMビットデータのうちN個の上位ビットを受け入れる。アドレスレジスタは順次活性化される前記複数のアドレスロード信号にそれぞれ応答して前記第1入力バッファ回路の出力をアドレスとして受け入れる。コマンドレジスタは前記コマンドロード信号に応答して前記第1入力バッファ回路の出力をコマンドとして受け入れ、データ入力レジスタは前記データロード信号に応答して前記第1及び第2入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れる。行デコーダ及びスイッチ回路は前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択し、列デコーダ及びスイッチ回路は前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する。第1データバスは前記データ入力レジスタから出力されるMビットデータを伝達する。感知及びラッチ回路は、読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第1データバス上のMビットをラッチする。第2データバスは前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力されるMビットデータを伝達し、データ出力バッファ回路は前記第2データバスを通じて伝達されたMビットデータを前記M個の入出力ピンに出力する。ここで、コマンド、アドレス、及びデータが順次に入力される各動作モードにおいて、例えば、前記データは前記M個の入出力ピン全部を通じて入力/出力される一方、前記コマンドと前記コマンド各々はN個の下位ビット入出力ピンを通じて入力されうる。また、前記コマンドと前記アドレスが各々入力される時に、例えば、N個の上位ビット入出力ピン上の信号は無効な信号である。
【0007】
本発明の他の特徴によると、データ情報を格納するためのメモリセルアレイを含むNANDフラッシュメモリ装置は、16ビットデータを入力/出力するための16個の入出力ピンと、外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号及びデータロード信号を発生する制御ロジックと、前記入出力ピンを通じて入力された16ビットデータのうち8個の下位ビットを受け入れる第1入力バッファ回路と、前記入出力ピンを通じて入力された16ビットデータのうち8個の上位ビットを受け入れる第2入力バッファ回路と、順次活性化される前記複数のアドレスロード信号にそれぞれ応答して動作し、第1内部バスを通じて前記第1入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、前記コマンドロード信号に応答して動作し、前記第1内部バスを通じて前記第1入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、前記データロード信号に応答して動作し、前記第1内部バスを通じて前記第1入力バッファ回路の出力及び第2内部バスを通じて前記第2入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチ回路と、前記データ入力レジスタから出力される16ビットデータを伝達する第3内部バスと、読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第3内部バス上の16ビットデータをラッチする感知及びラッチ回路と、前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力される16ビットデータを伝達する第4内部バスと、前記第4内部バスを通じて伝達された16ビットデータを前記16個の入出力ピンに出力するデータ出力バッファ回路とを含む。ここで、前記第1及び第2内部バスは同一のバス幅を有しうる。
【0008】
本発明の他の特徴に係るNANDフラッシュメモリ装置は、情報を格納するメモリアレイと、データを入/出力する所定の入/出力ピンと、外部制御信号を受け入れて複数のアドレスロード信号、命令ロード信号及びデータロード信号を発生する制御ロジック回路と、前記入/出力ピンのうち半分の第1入/出力ピン、アドレスレジスタ、命令レジスタ及びデータ入力レジスタに連結された第1入力バッファと、前記入/出力ピンのうち半分の第2入/出力ピンと前記データ入力レジスタに連結された第2入力バッファとを含むことを特徴とする。
【0009】
本発明の他の特徴に係る不揮発性メモリ装置の動作方法は、所定の入/出力ピンを有する不揮発性メモリ装置の動作方法において、前記入/出力ピンのうち半分の第1入/出力ピンの命令を受け入れる段階と、前記命令を命令レジスタに格納する段階と、前記入/出力ピンのうち半分の第1入/出力ピンのアドレスを受け入れる段階と、前記アドレスをアドレスレジスタに格納する段階と、前記入/出力ピン全部のデータを受け入れる段階とを含むことを特徴とする。
【0010】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【0011】
図1は本発明の望ましい実施形態としてのNANDフラッシュメモリ装置を示すブロック図である。本発明の望ましい実施形態としてのNANDフラッシュメモリ装置100はデータ情報を格納するためのメモリセルアレイ110を含む。よく知られたように、メモリセルアレイ110は列またはビットラインに各々対応する複数のセルストリングを含む。各セルストリングはストリング選択トランジスタ、グラウンド選択トランジスタ及び選択トランジスタの間に直列連結された複数のメモリセル(またはメモリセルトランジスタ)で構成される。このようなセルストリングは、例えば、米国特許第5,936,887号公報に“Non−volatile memory device with NAND type cell structure”というタイトルで掲載されている。
【0012】
続けて、図1を参照すると、NANDフラッシュメモリ装置100は、行デコーダ及びスイッチブロック120、感知及びラッチブロック130、列デコーダ及びスイッチブロック140をさらに含む。行デコーダ及びスイッチブロック120はアドレスレジスタブロック150から行アドレス(または選択)情報RAが供給され、各動作モードで任意のワードラインを選択する。行デコーダ及びスイッチブロック120は選択されたワードラインに各動作モードに必要な電圧を伝達し、非選択のワードラインに各動作モードに必要な電圧を各々伝達する。感知及びラッチブロック130はいわゆるページバッファと呼ばれ、読み出し動作時に、選択されたワードラインのメモリセルに格納されているデータを感知及びラッチする。感知及びラッチブロック130はプログラム動作時に、列デコーダ及びスイッチブロック140を通じて伝達されるプログラムデータをラッチし、ラッチされたデータを選択されたワードラインのメモリセルにプログラムする。列デコーダ及びスイッチブロック140はアドレスレジスタブロック150から列アドレス(または選択)情報CAに応答して動作する。列デコーダ及びスイッチブロック140は、読み出し動作時に感知及びラッチブロック130に格納されているデータをデータバスDout_iに伝達し、書き込み動作時にデータバスDin_i上のプログラムデータを感知及びラッチブロック130に伝達する。
【0013】
本実施形態において、データバスDin_i及びDout_iは各々16個のデータラインで構成される。すなわち、メモリセルアレイ110から読み出されたデータ及びメモリセルアレイ110に書き込まれるデータはワード単位×16で伝送される。一方、本実施形態のNANDフラッシュメモリ装置では、アドレスとコマンドはバイト単位×8で伝送される。
【0014】
図1に示したように、本実施形態のNANDフラッシュメモリ装置100は、アドレス及びコマンドの入力及びデータの入/出力に使われる16個の入出力ピンI/00〜I/015と、5個の制御ピン/CE、/WE、/RE、ALE、CLEを有する。制御ピンCLEに印加される信号は入出力ピンを通じて入力されるデータがコマンドであることを知らせるコマンドラッチイネーブル信号であり、制御ピンALEに印加される信号は入出力ピンを通じて入力されるデータがアドレスであることを知らせるアドレスラッチイネーブル信号である。制御ピン/WEに印加される信号は書き込みイネーブル信号、すなわちアドレス、コマンド及びデータの入力同期信号である。制御ピン/REに印加される信号は読み出しイネーブル信号、すなわちデータの出力同期信号である。制御ピン/CEに印加される信号はチップイネーブル信号である。この実施形態において、/CE信号がローであり、CEL信号がハイである時に、/WE信号の遷移に同期してコマンドが入力される。/CE信号がローであり、ALE信号がハイである時に、/WE信号の遷移に同期してコマンドが入力される。CLE及びALE信号がローである時に、/WE信号の遷移に同期してデータが入力される。
【0015】
本実施形態のNANDフラッシュメモリ装置100は、第1及び第2入力バッファブロック160、170、コマンドレジスタブロック180、データ入力レジスタブロック190、制御ロジック200及びデータ出力バッファブロック210をさらに含む。第1入力バッファブロック160は16個の入出力ピンI/00〜I/015を通じて入力される16ビットデータのうち8個の下位ビット(または下位バイトデータ)を受け入れるように連結され、第2入力バッファブロック170は16個の入出力ピンI/00〜I/015を通じて入力される16ビットデータのうち8個の上位ビット(または上位バイトデータ)を受け入れるように連結される。すなわち、第1入力バッファブロック160は8個の入出力ピンI/00〜I/07に連結され、第2入力バッファブロック170は8個の入出力ピンI/08〜I/015に連結される。
【0016】
制御ロジック200は外部制御信号/CE、/WE、/RE、ALE、CLEに応答して動作し、複数のアドレスロード信号addload_j(j=1〜3または1〜4)、コマンドロード信号、及びデータロード信号を発生する。例えば、/CE信号がローであり、CLE信号がハイである時に、制御ロジック200は/WE信号のハイからローへの遷移に同期してコマンドロード信号を発生する。/CE信号がローであり、ALE信号がハイである時に、制御ロジック200は/WE信号のハイからローへの遷移に同期してコマンドロード信号を発生する。CLE及びALE信号がローである時に、制御ロジック200は/WE信号のハイからローへの遷移に同期してデータロード信号を発生する。
【0017】
アドレスレジスタブロック150はアドレスロード信号addload_jに応答して、第1内部バスIN0〜IN7を通じて第1入力バッファブロック160の出力を8ビットアドレスとして受け入れる。アドレスロード信号addload1〜addload4が順次に生成されることによって、アドレスレジスタブロック150には最大32ビットアドレスがロードされることができる。アドレスレジスタブロック150に入力されたアドレスは行及び列選択情報RA、CAとして行デコーダ及びスイッチブロック120と列デコーダ及びスイッチブロック140に各々伝達される。コマンドレジスタブロック180はコマンドロード信号commandloadに応答して動作し、第1内部バスIN0〜IN7を通じて第1入力バッファブロック160の出力を8ビットコマンドCMD0〜CMD7として制御ロジック200に伝達する。制御ロジック200はそのように伝達されたコマンドCMD0〜CMD7に応答してメモリ装置のプログラム/読み出し/消去動作を制御する。データ入力レジスタブロック190はデータロード信号dataloadに応答して、第1内部バスIN0〜IN7を通じて提供される第1入力バッファブロック160の出力と第2内部バスIN8〜IN5を通じて提供される第2入力バッファブロック170の出力を16ビットデータとして同時に受け入れる。そのようにロードされた16ビットデータはデータバスDin0〜Din15上にロードされて列デコーダ及びスイッチブロック140を通じて感知及びラッチブロック130にラッチされる。データ出力バッファブロック210は読み出し動作時に、データバスDout0〜Dout15上にロードされた16ビットデータを入出力ピンI/00〜I/015に伝達する。
【0018】
以上の説明からわかるように、本実施形態のNANDフラッシュメモリ装置100はデータインタフェース構造と異なるアドレス/コマンドインタフェース構造を有する。すなわち、データはワード単位×16で伝送される一方、アドレス/コマンドはバイト単位×8で伝送される。
【0019】
図2は図1に示した第1入力バッファブロック160の回路図である。図2を参照すると、第1入力バッファブロック160は8個の入力バッファで構成されている。ただし、図2には一つの入力バッファが代表的に図示されている。入力バッファ160はNORゲートG1、インバーターINV1、及びDフリップフロップDFFを含む。NORゲートG1は対応する入出力ピンI/0i(i=0〜7)に連結された第1入力端子と/CE信号を受け入れるように連結された第2端子を有する。NORゲートG1の出力はインバーターINV1を通じてDフリップフロップDFFの入力端子Dに伝達される。DフリップフロップDFFのクロック端子にはWE信号が提供される。/CE信号がローレベルである時に、対応する入出力ピンI/0iに印加されるデータはWE信号のローからハイへの遷移に同期してDフリップフロップDFFにラッチされる。ここで、WE信号は/WE信号と相補的である。
【0020】
図3は図1に示した第2入力バッファブロック170の回路図である。図3を参照すると、第2入力バッファブロック170は8個の入力バッファで構成されている。ただし、図3には一つの入力バッファが代表的に図示されている。入力バッファ170はNORゲートG2、インバーターINV2、及びDフリップフロップDFFを含む。NORゲートG2は対応する入出力ピンI/0i(i=8−15)に連結された第1入力端子と/CE信号を受け入れるように連結された第2入力端子を有する。NORゲートG2の出力はインバーターINV2を通じてDフリップフロップDFFの入力端子Dに伝達される。DフリップフロップDFFのクロック端子にはWE信号が提供される。/CE信号がローレベルである時に、対応する入出力ピンI/0iに印加されるデータはWE信号のローからハイへの遷移に同期してDフリップフロップDFFにラッチされる。
【0021】
図4は図1に示したアドレスレジスタブロック150の回路図である。本実施形態において、NANDフラッシュメモリ装置は、32M×16ビットNANDフラッシュメモリ装置として構成されていて、25ビットアドレスを使用する。アドレスレジスタブロック150は25個のアドレスビットをラッチするために、25個のDフリップフロップDFFで構成される。DフリップフロップDFFは第1乃至第4グループに分けられる。第1グループのDフリップフロップDFFは第1アドレスロード信号に同期して動作し、対応する内部バスラインIN0〜IN7を通じて伝達される信号を各々ラッチする。第2グループのDフリップフロップDFFは第2アドレスロード信号addload2に同期して動作し、対応する内部バスラインIN0〜IN7を通じて伝達される信号を各々ラッチする。第3グループのDフリップフロップDFFは第3アドレスロード信号addload3に同期して動作し、対応する内部バスラインIN0〜IN7を通じて伝達される信号を各々ラッチする。第4グループのDフリップフロップDFFは第4アドレスロード信号addload4に同期して動作し、内部バスラインIN0を通じて伝達される信号をラッチする。第1アドレスロード信号addload1が活性化される時に、内部バスラインIN0〜IN7上の信号は第1グループのDフリップフロップDFFに各々ラッチされる。第2アドレスロード信号addload2が活性化される時に、内部バスラインIN0〜IN7上の信号は第2グループのDフリップフロップDFFに各々ラッチされる。第3アドレスロード信号addload3が活性化される時に、内部バスラインIN0〜IN7上の信号は第3グループのDフリップフロップDFFに各々ラッチされる。第4アドレスロード信号addload4が活性化される時に、内部バスラインIN0の信号は第4グループのDフリップフロップDFFにラッチされる。先の説明のように、アドレスロード信号addload1〜addload4が/WE信号のローからハイへの遷移に同期して活性化されるので、25ビットアドレスを全部ラッチするためには、/WE信号の4サイクルが必要である。
【0022】
図5は図1に示したコマンドレジスタブロックの回路図である。図5に示したように、本実施形態のコマンドレジスタブロック180は8個のDフリップフロップDFFで構成される。DフリップフロップDFFはコマンドロード信号commandloadのローからハイへの遷移に応答して対応するバスラインIN0〜IN7上の信号を各々ラッチする。ラッチされた信号CMD0〜CMD7は8ビットコマンドとして制御ロジックに伝達される。
【0023】
図6は図1に示したデータ入力レジスタブロックの回路図である。図6を参照すると、本実施形態のデータ入力レジスタブロック190は16個のフリップフロップDFFで構成される。8個のDフリップフロップDFFは第1内部バスを構成するバスラインIN0〜IN7に各々連結され、8個のDフリップフロップDFFは第2内部バスを構成するバスラインIN8〜IN15に各々連結される。DフリップフロップDFFはデータロード信号dataloadのローからハイへの遷移に応答して対応するバスラインIN0〜IN15上の信号を各々ラッチする。そのようにラッチされた信号は16ビットデータとしてデータバスDin0〜Din15上にロードされて列ゲート及びスイッチブロック140を通じて感知及びラッチブロック130に伝達される。
【0024】
図7は図1に示したデータ出力バッファブロックの回路図である。図7を参照すると、本実施形態のデータ出力バッファブロック210はデータバスラインDout0〜Dout15に各々対応する16個のデータ出力バッファで構成される。ただし、図7には一つのデータ出力バッファが代表的に図示されている。データ出力バッファ210は4個のインバーターINV3〜INV6、伝送ゲートTG、インバーターINV7及びINV8で構成されたラッチLAT、NANDゲートG3、NORゲートG4、PMOSトラジスタMP1、並びに、NMOSトランジスタMN1で構成される。制御信号latchenがハイレベルである時に、データバスラインDouti上の信号は伝送ゲートTGを通じてラッチLATにラッチされる。制御信号doutenがハイレベルである時に、ラッチLATにラッチされた値に従ってプルアップドライバ(またはPMOSトランジスタ)またはプルダウンドライバ(またはNMOSトランジスタ)は対応する入出力ピンI/Oiを駆動する。
【0025】
図8は本実施形態のNANDフラッシュメモリ装置のプログラム動作の動作タイミング図である。先の説明のように、本実施形態のNANDフラッシュメモリ装置は、アドレス/コマンドのインタフェース構造と異なるデータインタフェース構造を有する。例えば、アドレス/コマンドは×8単位で伝送され、データは×16単位で伝送される。そして、本実施形態のNANDフラッシュメモリ装置は、コマンド及びアドレスプリセット方式を採用している。すなわち、コマンドプリセット方式とは、予め約束されたデータ組み合わせ(例えば、“00h”、“60h”、“80h”、“FFh”など)を入出力ピンを通じてメモリ装置に入力した後に実行される動作が予め決められるようにする方式である。アドレスプリセット方式とは、データの読み出し、または書き込みに必要なアドレスを予めメモリ装置に設定する方式である。以下、本実施形態のNANDフラッシュメモリ装置のプログラム動作が詳細に説明される。
【0026】
先ず、外部(例えば、メモリコントローラ)から8ビットコマンドデータがメモリ装置に提供される。ここで、16個の入出力ピンI/00〜I/015のうち8個の下位ビット入出力ピンI/00〜I/07に有効な8ビットコマンドデータが提供される。8個の上位ビット入出力ピンI/08〜I/015にロードされたデータは無効データである。下位ビット入出力ピンI/00〜I/07上にロードされた8ビットコマンドデータ(80h:プログラムを知らせるコマンド)はWE信号のローからハイへの遷移に従って第1入力バッファブロック160にラッチされる。第1入力バッファブロック160の出力は、8ビットコマンドCMD0〜CMD7として、制御ロジック200からのコマンドロード信号commandloadがローレベルからハイレベルに遷移する時に、第1内部バスIN0〜IN7を通じてコマンドレジスタブロック180に伝達される。
【0027】
その次に、CLE信号がローであり、ALE信号がハイである時に、/WE信号のハイからローへの遷移に同期して25ビットアドレスがアドレスレジスタブロック180にラッチされる。すなわち、アドレスロード信号addload1が活性化される時に、入出力ピンI/00〜I/07にロードされた8ビットデータはアドレスレジスタブロック150の第1グループのDフリップフロップDFFにラッチされる。アドレスロード信号addload2が活性化される時に、入出力ピンI/00〜I/07にロードされた8ビットデータはアドレスレジスタブロック150の第2グループのDフリップフロップDFFにラッチされる。アドレスロード信号addload3が活性化される時に、入出力ピンI/00〜I/07にロードされた8ビットデータはアドレスレジスタブロック150の第3グループのDフリップフロップDFFにラッチされる。アドレスロード信号addload4が活性化される時に、入出力ピンI/00にロードされた1ビットデータはアドレスレジスタブロック150の第4グループのDフリップフロップDFFにラッチされる。25ビットアドレスは、上述の過程を通じてアドレスレジスタブロック150にラッチされる。結果的に、アドレスとコマンドデータは×8単位で対応するレジスタ150、180に各々ラッチされる。
【0028】
図8に示したように、プログラムデータはCLE及びALE信号がローレベルである時に、/WE信号に同期して感知及びラッチブロック130にラッチされる。すなわち、16ビットデータが入出力ピンI/00〜I/015にロードされれば、入出力ピンI/00〜I/07上のデータビット(すなわち、下位―バイトデータDL0)は第1入力バッファブロック160を通じて第1内部バスIN0〜IN7上に伝達される。同様に、入出力ピンI/08〜I/015上のデータビット(すなわち、上位バイトデータDU0)は第2入力バッファブロック170を通じて第2内部バスIN8〜IN15上に伝達される。データロード信号dataloadが/WE信号に同期して活性化されることによって、データ入力レジスタブロック190は第1及び第2内部バスIN0〜IN15上の16ビットデータDL0、DU0をラッチする。そのようにラッチされた16ビットデータはデータバスDin0〜Din15上にロードされて列デコーダ及びスイッチブロック140を通じて感知及びラッチブロック130に伝達される。このようなデータロード動作はプログラムされるデータが全部ロードされるまで繰り返して実行される。
【0029】
最後に、実質的なプログラムを知らせるコマンドデータ10hが先の説明と同一の方法により制御ロジック200に伝達されることによって、感知及びラッチブロック130にロードされたデータメモリセルアレイ110にプログラムされる。プログラム過程はこの分野でよく知られた方式に従って実行されるので、それに対する説明は省略する。
【0030】
図9は本実施形態のNANDフラッシュメモリ装置の読み出し動作の動作タイミング図である。
【0031】
先ず、外部から8ビットコマンドデータがメモリ装置に提供される。ここで、16個の入出力ピンI/00〜I/015のうち8個の下位ビット入出力ピンI/00〜I/07に有効な8ビットコマンドデータが提供される。8個の上位ビット入出力ピンI/08〜I/015にロードされたデータは無効のデータである。下位ビット入出力ピンI/00〜I/07上にロードされた8ビットコマンドデータ(00h:読み出し動作を知らせるコマンド)はWE信号のローからハイへの遷移に従って第1入力バッファブロック160にラッチされる。第1入力バッファブロック10の出力は、8ビットコマンドCMD0〜CMD7として制御ロジック200からのコマンドロード信号がローレベルからハイレベルに遷移する時に、第1内部バスIN0〜IN7を通じてコマンドレジスタブロック180に伝達される。
【0032】
その次に、CLE信号がローであり、ALE信号がハイである時に、/WE信号のハイからローへの遷移に同期して25ビットアドレスがアドレスレジスタブロック180にラッチされる。すなわち、アドレスロード信号addload1が活性化される時に、入出力ピンI/00〜I/07にロードされた8ビットデータはアドレスレジスタブロック150の第1グループのDフリップフロップDFFにラッチされる。アドレスロード信号addload2が活性化される時に、入出力ピンI/00〜I/07にロードされた8ビットデータはアドレスレジスタブロック150の第2グループDフリップフロップDFFにラッチされる。アドレスロード信号addload3が活性化される時に、入出力ピンi/00〜i/07にロードされた8−ビットデータはアドレスレジスタブロック150の第3グループのDフリップフロップDFFにラッチされる。アドレスロード信号addload4が活性化される時に、入出力ピンI/00にロードされた1ビットデータはアドレスレジスタブロック150の第4グループのDフリップフロップDFFにラッチされる。25ビットアドレスは、上述の過程を通じてアドレスレジスタブロック150にラッチされる。結果的に、アドレスとコマンドデータは×8単位で対応するレジスタ150、180に各々ラッチされる。
【0033】
以後、よく知られた感知方法に従って、ページデータが感知及びラッチブロック130にラッチされる。その次に、感知及びラッチブロック130にラッチされたデータは×16単位で入出力ピンI/00〜I/015に出力される。さらに具体的に説明すれば、次の通りである。まず、16ビットデータが列デコーダ及びスイッチブロック140を通じてデータバスDout0〜Dout15上にロードされる。制御信号latchenのローからハイへの遷移時に、データバス上の16ビットデータがデータ出力バッファブロック210にラッチされる。図9に示したように、そのようにラッチされた16ビットデータDOLO、DOUOは制御信号doutenのローからハイへの遷移時に(または/RE信号のハイからローへの遷移時に)入出力ピンI/00〜I/015を通じて外部に出力される。このようなデータロード動作は、プログラムされるデータが全部ロードされるまで繰り返して実行される。
【0034】
以上、本発明を適用した回路の構成及び動作を図面を参照しながら説明したが、これは本発明の例示に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。
【0035】
【発明の効果】
上述のように、本発明によるNANDフラッシュメモリ装置によれば、コマンドとアドレスは例えば×8単位でインタフェースされる一方、データはそれと異なる例えば×16単位でインタフェースされる。
【図面の簡単な説明】
【図1】本発明の望ましい実施形態としてのNANDフラッシュメモリ装置のブロック図である。
【図2】図1に示した第1入力バッファ回路の回路図である。
【図3】図1に示した第2入力バッファ回路の回路図である。
【図4】図1に示したアドレスレジスタの回路図である。
【図5】図1に示したコマンドレジスタの回路図である。
【図6】図1に示したデータ入力レジスタの回路図である。
【図7】図1に示したデータ出力バッファ回路の回路図である。
【図8】本発明の望ましい実施形態のNANDフラッシュメモリ装置のプログラム動作のタイミング図である。
【図9】本発明の望ましい実施形態のNANDフラッシュメモリ装置の読み出し動作のタイミング図である。
【符号の説明】
100 NANDフラッシュメモリ装置
110 メモリセルアレイ
120 行デコーダ及びスイッチ回路
130 感知及びラッチブロック
140 列デコーダ及びスイッチブロック
150 アドレスレジスタ
160 第1入力バッファブロック
170 第2入力バッファブロック
180 コマンドレジスタブロック
190 データ入力レジスタブロック
200 制御ロジック
210 データ出力バッファブロック
Claims (20)
- データ情報を格納するためのメモリセルアレイを含むNANDフラッシュメモリ装置において、
Mビットデータ(Mは自然数)を入力/出力するためのM個の入出力ピンと、
外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号、及びデータロード信号を発生する制御ロジックと、
前記入出力ピンを通じて入力されるMビットデータのうちN個の下位ビット(Nは自然数)を受け入れる第1入力バッファ回路と、
前記入出力ピンを通じて入力されるMビットデータうちN個の上位ビットを受け入れる第2入力バッファ回路と、
順次活性化される前記複数のアドレスロード信号にそれぞれ応答して前記第1入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、
前記コマンドロード信号に応答して前記第1入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、
前記データロード信号に応答して、前記第1及び第2入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、
前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、
前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチ回路と、
前記データ入力レジスタから出力されるMビットデータを伝達する第1データバスと、
読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第1データバス上のMビットデータをラッチする感知及びラッチ回路と、
前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力されるMビットデータを伝達する第2データバスと、
前記第2データバスを通じて伝達されたMビットデータを前記M個の入出力ピンに出力するデータ出力バッファ回路とを含むことを特徴とするNANDフラッシュメモリ装置。 - コマンド、アドレス及びデータが順次に入力される各動作モードにおいて、前記データは前記M個の入出力ピン全部を通じて入力/出力される一方、前記コマンドと前記アドレス各々はN個の下位ビット入出力ピンを通じて入力されることを特徴とする請求項1に記載のNANDフラッシュメモリ装置。
- 前記コマンドと前記アドレスが各々入力される時に、N個の上位ビット入出力ピン上の信号は無効であることを特徴とする請求項2に記載のNANDフラッシュメモリ装置。
- 前記Mは16であり、前記Nは8であることを特徴とする請求項3に記載のNANDフラッシュメモリ装置。
- データ情報を格納するためのメモリセルアレイを含むNANDフラッシュメモリ装置において、
16ビットデータを入力/出力するための16個の入出力ピンと、
外部制御信号に応答して複数のアドレスロード信号、コマンドロード信号及びデータロード信号を発生する制御ロジックと、
前記入出力ピンを通じて入力された16ビットデータのうち8個の下位ビットを受け入れる第1入力バッファ回路と、
前記入出力ピンを通じて入力された16ビットデータのうち8個の上位ビットを受け入れる第2入力バッファ回路と、
順次活性化される前記複数のアドレスロード信号にそれぞれ応答して動作し、第1内部バスを通じて前記第1入力バッファ回路の出力をアドレスとして受け入れるアドレスレジスタと、
前記コマンドロード信号に応答して動作し、前記第1内部バスを通じて第1入力バッファ回路の出力をコマンドとして受け入れるコマンドレジスタと、
前記データロード信号に応答して動作し、前記第1内部バスを通じて前記第1入力バッファ回路の出力及び第2内部バスを通じて前記第2入力バッファ回路の出力を、プログラムすべきデータとして、同時に受け入れるデータ入力レジスタと、
前記アドレスレジスタの出力のうち行選択情報に応答して前記メモリセルアレイの行を選択する行デコーダ及びスイッチ回路と、
前記アドレスレジスタの出力のうち列選択情報に応答して前記メモリセルアレイの列を選択する列デコーダ及びスイッチング回路と、
前記データ入力レジスタから出力される16ビットデータを伝達する第3内部バスと、
読み出し動作時には前記選択された行のメモリセルからデータを感知し、プログラム動作時には前記列デコーダ及びスイッチ回路を通じて前記第3内部バス上の16ビットデータをラッチする感知及びラッチ回路と、
前記列デコーダ及びスイッチ回路を通じて前記感知及びラッチ回路から出力される16ビットデータを伝達する第4内部バスと、
前記第4内部バスを通じて伝達された16ビットデータを前記16個の入出力ピンに出力するデータ出力バッファ回路とを含むことを特徴とするNANDフラッシュメモリ装置。 - コマンド、アドレス、及びデータが順次に入力される各動作モードにおいて、前記データは前記16個の入出力ピンを通じて入力/出力される一方、前記コマンドと前記アドレス各々は8個の下位ビット入出力ピンを通じて入力されることを特徴とする請求項5に記載のNANDフラッシュメモリ装置。
- 前記コマンドと前記アドレスが各々入力される時に、8個の上位ビット入出力ピン上の信号は無効であることを特徴とする請求項6に記載のNANDフラッシュメモリ装置。
- 前記第1及び第2内部バスは同一のバス幅を有することを特徴とする請求項5に記載のNANDフラッシュメモリ装置。
- 情報を格納するメモリアレイと、データを入/出力する所定の入/出力ピンと、外部制御信号を受け入れて複数のアドレスロード信号、命令ロード信号及びデータロード信号を発生する制御ロジック回路と、
前記入/出力ピンのうち半分の第1入/出力ピン、アドレスレジスタ、命令レジスタ及びデータ入力レジスタに連結された第1入力バッファと、
前記入/出力ピンのうち半分の第2入/出力ピンと前記データ入力レジスタに連結された第2入力バッファとを含むことを特徴とするNANDフラッシュメモリ装置。 - 前記入/出力ピンに連結されたデータ出力バッファをさらに含むことを特徴とする請求項9に記載のNANDフラッシュメモリ装置。
- 前記入/出力ピンと同一のビット幅を有し、前記メモリアレイ及び前記データ入力レジスタに連結された第1データバスをさらに含むことを特徴とする請求項10に記載のNANDフラッシュメモリ装置。
- 前記第1データバスと同一のビット幅を有し、前記メモリアレイ及び前記データ出力バッファに連結された第2データバスをさらに含むことを特徴とする請求項11に記載のNANDフラッシュメモリ装置。
- 命令、アドレス、及びデータが直列に入力される各動作モード時に、前記データは前記入/出力ピン全部を通じて入力及び出力される一方、前記命令及び前記アドレス各々は前記第1入/出力ピンを通じて入力されることを特徴とする請求項9に記載のNANDフラッシュメモリ装置。
- 前記命令及び前記アドレス各々が入力される時に、前記第2入/出力ピンの信号は有効ではないことを特徴とする請求項13に記載のNANDフラッシュメモリ装置。
- 前記入/出力ピンは16個であることを特徴とする請求項9に記載のNANDフラッシュメモリ装置。
- 所定の入/出力ピンを有する不揮発性メモリ装置の動作方法において、前記入/出力ピンのうち半分の第1入/出力ピンの命令を受け入れる段階と、
前記命令を命令レジスタに格納する段階と、
前記入/出力ピンのうち半分の第1入/出力ピンのアドレスを受け入れる段階と、
前記アドレスをアドレスレジスタに格納する段階と、
前記入/出力ピン全部のデータを受け入れる段階とを含むことを特徴とする不揮発性メモリ装置の動作方法。 - 命令またはアドレスが前記メモリ装置に入力される時に、前記第1入/出力ピンのデータは有効ではないことを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。
- 前記第1入/出力ピンの命令を受け入れる段階は前記命令を第1入力バッファに格納する段階を含むことを特徴とする請求項16に記載の不揮発性メモリ装置の動作方法。
- 前記第1入/出力ピンのアドレスを受け入れる段階は前記アドレスを前記第1入力バッファに格納する段階を含むことを特徴とする請求項18に記載の不揮発性メモリ装置の動作方法。
- 前記入/出力ピン全部のデータを受け入れる段階は前記データの一部を前記第1入力バッファに格納し、残りを第2入力バッファに格納する段階を含むことを特徴とする請求項18に記載の不揮発性メモリ装置の動作方法。
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