DE10301431A1 - Speicherbaustein und zugehöriges Betriebsverfahren - Google Patents

Speicherbaustein und zugehöriges Betriebsverfahren

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Abstract

Die Erfindung bezieht sich auf einen Speicherbaustein mit einem Speicherzellenbereich (110) zum Speichern von Dateninformationen und mit einer vorbestimmten Anzahl von Eingabe-/Ausgabe-Anschlüssen (I/O0 bis I/O15) zur Ein- oder Ausgabe von Daten sowie auf ein zugehöriges Betriebsverfahren. DOLLAR A Erfindungsgemäß sind eine Steuerlogik (200), ein erster Eingangspufferblock (160) und ein zweiter Eingangspufferblock (170) vorhanden, wobei die Steuerlogik (200) zum Erzeugen eines Befehlsladesignals (COMMANDLOAD), einer Mehrzahl von Adressenladesignalen (ADDLOAD_j) und eines Datenladesignals (DATALOAD) externe Steuersignale (/CE, /WE, /RE, ALE, CLE) empfängt. Der erste Eingangspufferblock (160) ist an eine vorgegebene Anzahl der Eingabe-/Ausgabeanschlüsse (I/O0 bis I/O15) angekoppelt und an ein Adressenregister (150), ein Befehlsregister (180) und ein Eingangsdatenregister (190) angekoppelt. Der zweite Eingangspufferblock (170) ist an eine vorgegebene Anzahl der Eingabe-/Ausgabe-Anschlüsse (I/O0 bis I/O15) angekoppelt und an das Eingangsdatenregister (190) angekoppelt. DOLLAR A Verwendung z. B. für NAND-Flash-Speicher.

Description

  • Die Erfindung bezieht sich auf einen Speicherbaustein, insbesondere auf einen NAND-Flash-Speicherbaustein, nach dem Oberbegriff des Patentanspruchs 1 und auf ein zugehöriges Betriebsverfahren.
  • NAND-Flash-Speicherbausteine können bekanntermaßen für Befehle, Adressen und Daten eine Eingabe/Ausgabe-Anschlussstruktur mit Multiplexfunktion besitzen und hierbei Befehls- und Adressen-Voreinstellmethoden anwenden. Die Voreinstellmethode für Befehle ist, dass ein Verfahrensablauf voreingestellt wird, der nach einer Eingabe vorbestimmter Datenkombinationen (z. B. Hexadezimalkode "00h", "60h", "70h", "80h", "FFh" usw.) in den Speicherbaustein über Eingabe/Ausgabe-Anschlüsse ausgeführt wird. Die Voreinstellmethode für Adressen ist, dass eine Adresse voreingestellt wird, die zum Schreiben bzw. zum Lesen von Daten in den bzw. aus dem Speicherbaustein benötigt wird. Im Gegensatz zu einem Halbleiterspeicherbaustein wie einem statischen Speicher mit direktem Zugriff (SRAM-Baustein) führt der NAND-Flash- Speicherbaustein einen Lese-/Schreibvorgang nach der Voreinstellung bzw. Vorgabe eines Befehls und einer Adresse aus. Im Falle des NAND- Flash-Speicherbausteins ist es möglich, Adresseneingabeanschlüsse und Dateneingabe-/Datenausgabeanschlüsse gemeinsam zu benutzen. Dies ist möglich, weil ein Dateneingabeintervall vollständig von einem Adresseneingabe- oder Befehlseingabeintenrall getrennt ist.
  • Ein 64M×8Bit NAND-Flash-Speicherbaustein umfasst beispielsweise acht Eingangs-/Ausgangsanschlüsse I/O0 bis I/O7 und fünf Steueranschlüsse CLE, ALE, /WE, /RE und /CE. Wie oben ausgeführt, werden die acht Eingangs-/Ausgangsanschlüsse benutzt, wenn eine Adresse und ein Befehl eingegeben werden oder wenn Daten eingegeben oder ausgegeben werden. Ein Signal, welches an den Steueranschluss CLE angelegt wird, ist ein Befehlszwischenspeicherfreigabesignal, welches anzeigt, dass die über die Eingangs-/Ausgangsanschlüsse eingegebenen Daten ein Befehl sind, und ein Signal, welches an den Steueranschluss ALE angelegt wird, ist ein Adressenzwischenspeicherfreigabesignal, welches anzeigt, dass die über die Eingangs-/Ausgangsanschlüsse eingegebenen Daten eine Adresse sind. Ein Signal, welches an den Steueranschluss /WE angelegt wird, ist ein Schreibfreigabesignal, d. h. ein Eingabetaktsignal oder ein Synchronisiersignal einer Adresse, eines Befehls oder von Daten, und ein Signal, welches an den Steueranschluss /RE angelegt wird, ist ein Lesefreigabesignal, d. h. ein Ausgabetaktsignal oder ein Synchronisiersignal von Daten. Ein Signal, welches an den Steueranschluss /CE angelegt ist, ist ein Chipfreigabesignal. Im Falle eines 512 Mbit NAND-Flash-Speicherbausteins ist eine 26- Bit-Adresse notwendig und es ist ein viermaliger Umschaltvorgang des Schreibfreigabesignals /WE notwendig, um die 26-Bit-Adresse über acht Eingabe-/Ausgabe-Anschlüsse zu empfangen. Weil die Anzahl der Eingabe-/Ausgabe-Anschlüsse des vorgenannten Speicherbausteins gleich acht ist, ist die Anzahl von Datenleitungen für eine interne Datenübertragung auch gleich acht. Das bedeutet, dass ein typischer NAND-Flash- Speicherbaustein eine Datenschnittstelle und eine Adressen-/Befehlsschnittstelle mit gleicher Struktur aufweist.
  • Die Aufgabe der Erfindung ist es, einen Speicherbaustein, insbesondere einen NAND-Flash-Speicherbaustein der eingangs genannten Art, mit neuartiger, vorteilhafter Datenschnittstellen- und Adressen-/Befehlsschnittstellenstruktur sowie ein Verfahren zum Betrieb eines solchen Speicherbausteins anzugeben.
  • Die Erfindung löst diese Aufgabe durch die Bereitstellung eines Speicherbausteins, insbesondere eines NAND-Flash-Speicherbausteins, mit den Merkmalen des Patentanspruchs 1 und durch ein Verfahren mit den Merkmalen des Patentanspruchs 19.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt. Es zeigen:
  • Fig. 1 ein Blockschaltbild eines erfindungsgemäßen NAND-Flash- Speicherbausteins;
  • Fig. 2A ein Schaltbild eines ersten Eingangspufferblocks für den Speicherbaustein von Fig. 1;
  • Fig. 2B ein Schaltbild eines zweiten Eingangspufferblocks für den Speicherbaustein von Fig. 1;
  • Fig. 3 ein Schaltbild eines Adressenregisters für den Speicherbaustein von Fig. 1;
  • Fig. 4 ein Schaltbild eines Befehlsregisters für den Speicherbaustein von Fig. 1;
  • Fig. 5 ein Schaltbild eines Eingangsdatenregisters für den Speicherbaustein von Fig. 1;
  • Fig. 6 ein Schaltbild eines Ausgangsdatenpufferblocks für den Speicherbaustein von Fig. 1;
  • Fig. 7 ein Zeitablaufdiagramm eines Programmiervorgangs für den erfindungsgemäßen NAND-Flash-Speicherbaustein; und
  • Fig. 8 ein Zeitablaufdiagramm eines Lesevorgangs für den erfindungsgemäßen NAND-Flash-Speicherbaustein.
  • Nachfolgend werden praktische Ausführungsbeispiele der Erfindung beschrieben. Dabei sind zum einfacheren Verständnis und der Übersichtlichkeit halber funktionell äquivalente, nicht zwingend identische Elemente mit gleichen Bezugszeichen versehen.
  • Fig. 1 zeigt ein Blockschaltbild eines erfindungsgemäßen NAND-Flash- Speicherbausteins 100. Dieser umfasst einen Speicherzellenbereich 110 zum Speichern von Dateninformationen. Wie dem Fachmann bekannt ist, umfasst der Speicherzellenbereich 110 eine Mehrzahl von Zellenketten, die zu Spalten bzw. Bitleitungen gehören. Jede Zellenkette umfasst einen Kettenauswahltransistor, einen Masseauswahltransistor und eine Mehrzahl von Speicherzellen oder Speicherzellentransistoren, die in Reihe zwischen die Auswahltransistoren eingeschleift sind. Solche Zellenketten sind beispielsweise in der Patentachrift US 5.936.887 offenbart, deren Inhalt hiermit durch Verweis vollständig aufgenommen wird.
  • Wie aus der Fig. 1 weiter ersichtlich ist, umfasst der NAND-Flash- Speicherbaustein 100 einen Zeilendekoder- und Schalterblock 120, einen Abtast- und Zwischenspeicherblock 130 und einen Spaltendekoder- und Schalterblock 140. Der Zeilendekoder- und Schalterblock 120 empfängt eine Zeilenadresseninformation oder Zeilenauswahlinformation RA von einem Adressenregister 150 und wählt in jeder Betriebsart eine Wortleitung aus. Der Zeilendekoder- und Schalterblock 120 überträgt in jeder Betriebsart eine Spannung zu der ausgewählten bzw. Spannungen zu den nicht ausgewählten Wortleitungen. Der Abtast- und Zwischenspeicherblock 130 wird normalerweise "Seitenpuffer" genannt und tastet während eines Lesevorgangs in Speicherzellen der ausgewählten Wortleitung gespeicherte Daten ab und puffert diese. Der Abtast- und Zwischenspeicherblock 130 puffert während eines Programmiervorgangs Programmierdaten, die über den Spaltendekoder- und Schalterblock 140 übertragen worden sind, und programmiert die zwischengespeicherten Daten in die Speicherzellen der ausgewählten Wortleitung. Der Spaltendekoder- und Schalterblock 140 wird in Abhängigkeit von einer Spaltenadresseninformation oder Spaltenauswahlinformation CA betrieben, die vom Adressenregister 150 empfangen wird. Der Spaltendekoder- und Schalterblock 140 überträgt während eines Lesevorgangs die im Abtast- und Zwischenspeicherblock 130 gespeicherten Daten zu einem Datenbus Dout_i und während eines Schreibvorgangs Daten von einem Datenbus Din_i zum Abtast- und Zwischenspeicherblock 130.
  • Bei bestimmten Ausführungsbeispielen der Erfindung umfassen die Datenbusse Din_i und Dout_i sechzehn Datenleitungen. Das bedeutet, dass Daten, die aus dem Speicherzellenbereich 110 gelesen werden bzw. in diesen geschrieben werden, in Form von 16-Bit-Worteinheiten übertragen werden. Andererseits wird bei dem NAND-Flash- Speicherbaustein eine Adresse oder ein Befehl als Byteeinheit (8-Bit- Einheit) übertragen.
  • Wie aus der Fig. 1 ersichtlich ist, umfasst der NAND-Flash- Speicherbaustein 100 sechzehn Eingabe/Ausgabe-Anschlüsse I/O0 bis I/O15 und fünf Steueranschlüsse /CE, /WE, /RE, ALE und CLE. Die sechzehn Eingabe-/Ausgabe-Anschlüsse I/O0 bis I/O15 werden benutzt, wenn eine Adresse oder ein Befehl eingegeben wird oder wenn Daten eingegeben oder ausgegeben werden. Ein Signal, welches an den Steueranschluss CLE angelegt wird, ist ein Befehlszwischenspeicherfreigabesignal, welches anzeigt, dass die über die Eingangs- /Ausgangsanschlüsse I/O0 bis I/O15 eingegebenen Daten ein Befehl sind, und ein Signal, welches an den Steueranschluss ALE angelegt ist, ist ein Adressenzwischenspeicherfreigabesignal, welches anzeigt, dass die über die Eingangs-/Ausgangsanschlüsse I/O0 bis I/O15 eingegebenen Daten eine Adresse sind. Ein Signal, welches an den Steueranschluss /WE angelegt ist, ist ein Schreibfreigabesignal, d. h. ein Eingabesynchronisiersignal einer Adresse, eines Befehls und von Daten, und ein Signal, welches an den Steueranschluss /RE angelegt ist, ist ein Lesefreigabesignal, d. h. ein Ausgabesynchronisiersignal von Daten. Ein Signal, welches an den Steueranschluss /CE angelegt ist, ist ein Chipfreigabesignal. Bei einigen Ausführungsformen wird, wenn das Steuersignal /CE einen niedrigen Pegel hat und das Steuersignal CLE einen hohen Pegel hat, synchronisiert mit einem Übergang des Steuersignals /WE ein Befehl eingegeben. Wenn das Steuersignal /CE einen niedrigen Pegel hat und das Steuersignal ALE einen hohen Pegel hat, dann wird, synchronisiert mit einem Übergang des Steuersignals /WE, eine Adresse eingegeben. Wenn die Steuersignale OLE und ALE einen niedrigen Pegel haben, dann werden, synchronisiert mit einem Übergang des Steuersignals /WE, Daten eingegeben.
  • Wie aus Fig. 1 weiter ersichtlich ist, umfasst der NAND-Flash-Speicherbaustein 100 einen ersten Eingangspufferblock 160, einen zweiten Eingangspufferblock 170, ein Befehlsregister 180, ein Eingangsdatenregister 190, eine Steuerlogik 200 und einen Ausgangsdatenpuffer 210. Der erste Eingangsdatenpuffer 160 ist so verschaltet, dass er die acht niederwertigsten Bits oder ein niederwertigeres Byte von 16-Bit-Daten empfängt, die an den sechzehn Eingangs-/Ausgangsanschlüssen I/O0 bis I/O15 eingegeben werden. Der zweite Eingangsdatenpuffer 170 ist so verschaltet, dass er die acht höchstwertigsten Bits oder ein höherwertiges Byte der 16-Bit-Daten empfängt, die an den sechzehn Eingangs- /Ausgangsanschlüssen I/O0 bis I/O15 eingegeben werden. Das bedeutet, dass der erste Eingangspufferblock 160 mit den acht Eingangs- /Ausgangsanschlüssen I/O0 bis I/O7 verbunden ist und der zweite Eingangspufferblock 170 mit den acht Eingangs-/Ausgangsanschlüssen I/O8 bis I/O15 verbunden ist.
  • Die Steuerlogik 200 wird in Abhängigkeit der externen Steuersignale /CE, /WE, /RE, ALE und CLE betrieben und erzeugt eine Anzahl von Adressenladesignalen ADDLOAD_j (j = 1 bis 3 oder 1 bis 4), ein Befehlsladesignal COMMANDLOAD und ein Datenladesignal DATALOAD. Beispielsweise erzeugt die Steuerlogik 200, wenn das Steuersignal /CE einen niedrigen Pegel hat und das Steuersignal CLE einen hohen Pegel hat, das Befehlsladesignal COMMANDLOAD synchronisiert mit einem Übergang des Steuersignals /WE von einem hohen Pegel auf einen niedrigen Pegel. Wenn das Steuersignal /CE einen niedrigen Pegel hat und das Steuersignal ALE einen hohen Pegel hat, erzeugt die Steuerlogik 200 die Adressenladesignale ADDLOAD_j synchronisiert mit einem Übergang des Steuersignals /WE von einem hohen Pegel auf einen niedrigen Pegel. Wenn das Steuersignal /CE und das Steuersignal ALE einen niedrigen Pegel haben, erzeugt die Steuerlogik 200 das Datenladesignal DATALOAD synchronisiert mit einem Übergang des Steuersignals /WE von einem hohen Pegel auf einen niedrigen Pegel.
  • In Abhängigkeit von den Adressenladesignalen ADDLOAD_j empfängt das Adressenregister 150 vom Ausgang des ersten Eingangspufferblocks 160 eine 8-Bit-Adresse über einen ersten internen Datenbus IN0 bis IN7. Da die Adressenladesignale ADDLOAD1 bis ADDLOAD4 seriell erzeugt werden, kann höchstens eine 32-Bit-Adresse in das Adressenregister 150 geladen werden. Eine Adresse, die in das Adressenregister 150 eingegeben wird, umfasst die Zeilenauswahlinformation RA und die Spaltenauswahlinformation CA, die an den Zeilendekoder- und Schalterblock 120 bzw. an den Spaltendekoder- und Schalterblock 140 übertragen werden. In Abhängigkeit von dem Befehlsladesignal COMMANDLOAD überträgt das Befehlsregister 180 das Ausgangssignal des ersten Eingangspufferblocks 160 über den ersten internen Datenbus IN0 bis IN7 als 8-Bit-Befehl CMD0 bis CMD7 an die Steuerlogik 200. Die Steuerlogik 200 steuert Programmier-, Lese- und Löschvorgänge des Speicherbausteins in Abhängigkeit des übertragenen Befehls CMD0 bis CMD7. Das Eingangsdatenregister 190 empfängt gleichzeitig das Ausgangssignal des ersten Eingangspufferblocks 160 über den ersten internen Datenbus IN0 bis IN7 und das Ausgangssignal des zweiten Eingangspufferblocks 170 über einen zweiten internen Datenbus IN8 bis IN15 als 16-Bit-Daten. Die empfangenen 16-Bit-Daten werden auf den Datenbus Din0 bis Din15 gelegt und über den Spaltendekoder- und Schalterblock 140 im Abtast- und Zwischenspeicherblock 130 zwischengespeichert. Bei einem Lesevorgang überträgt der Ausgangsdatenpuffer 210 die auf dem Datenbus Dout0 bis Dout15 liegenden 16-Bit-Daten zu den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O15.
  • Aus der vorausgehenden Beschreibung ergibt sich, dass der NAND- Flash-Speicherbaustein gemäß Fig. 1 eine Schnittstellenstruktur für Befehle und Adressen hat, die sich von der Schnittstellenstruktur für Daten unterscheidet. In anderen Worten ausgedrückt, werden Daten als Worteinheit mit 16-Bit übertragen, während Adressen und Befehle als Byteeinheit mit 8-Bit übertragen werden.
  • Fig. 2A zeigt ein Schaltbild eines Ausführungsbeispiels für den ersten Eingangspufferblock 160. Bezugnehmend auf Fig. 2A umfasst der erste Eingangspufferblock 160 acht Eingangspuffer, wobei nur ein Eingangspuffer in Fig. 2A dargestellt ist. Der Eingangspuffer umfasst ein NOR- Gatter G1, einen Inverter INV1 und ein D-Flip-Flop DFF. Ein erster Eingangsanschluss des NOR-Gatters G1 ist mit einem zugehörigen Eingabe-/Ausgabeanschluss I/Oi (i = 0 bis 7) verbunden und ein zweiter Eingangsanschluss ist so angeschlossen, dass er das Steuersignal /CE empfängt. Ein Ausgangssignal des NOR-Gatters G1 wird über den Inverter INV1 an einen Eingangsanschluss D des D-Flip-Flops DFF beaufschlagt. Ein Steuersignal WE beaufschlagt einen Taktanschluss des D- Flip-Flops DFF. Wenn das Steuersignal /CE auf einem niedrigen Pegel ist, puffert das D-Flip-Flop DFF, synchronisiert mit einem Übergang des Steuersignals WE von einem niedrigen Pegel auf einen hohen Pegel, die an dem zugehörigen Eingabe-/Ausgabeanschluss I/Oi anliegenden Daten. Das Steuersignal WE ist komplementär zum Steuersignal /WE.
  • Fig. 2B zeigt ein Schaltbild eines Ausführungsbeispiels für den zweiten Eingangspufferblock 170. Bezugnehmend auf Fig. 2B umfasst der zweite Eingangspufferblock 170 acht Eingangspuffer, wobei nur ein Eingangspuffer in Fig. 2B dargestellt ist. Der Eingangspuffer umfasst ein NOR-Gatter G2, einen Inverter INV2 und ein D-Flip-Flop DFF. Ein erster Eingangsanschluss des NOR-Gatters G1 ist mit einem zugehörigen Eingabe-/Ausgabeanschluss I/Oi (i = 8 bis 15) verbunden und ein zweiter Eingangsanschluss ist so angeschlossen, dass er das Steuersignal /CE empfängt. Ein Ausgangssignal des NOR-Gatters G2 wird über den Inverter INV2 an einen Eingangsanschluss D des D-Flip-Flops DFF übertragen. Das Steuersignal WE beaufschlagt einen Taktanschluss des D- Flip-Flops DFF. Wenn das Steuersignal /CE auf einem niedrigen Pegel ist, puffert das D-Flip-Flop DFF, synchronisiert mit einem Übergang des Steuersignals WE von einem niedrigen Pegel auf einen hohen Pegel, die an dem zugehörigen Eingabe-/Ausgabeanschluss I/Oi anliegenden Daten.
  • Fig. 3 zeigt ein Schaltbild eines Ausführungsbeispiels für das Adressenregister 150. Im dargestellten Ausführungsbeispiel von Fig. 1 ist der NAND-Flash-Speicherbaustein 100 ein 32M×16 Bit NAND-Flash- Speicherbaustein, der 25-Bit-Adressen benutzt. Das Adressenregister 150 umfasst fünfundzwanzig D-Flip-Flops DFF, um fünfundzwanzig Adressenbits zwischenzuspeichern. Die D-Flip-Flops DFF sind in vier Gruppen eingeteilt. Die D-Flip-Flops DFF einer ersten Gruppe werden synchronisiert mit dem ersten Adressenladesignal ADDLOAD1 betrieben und puffern jeweils Signale, die über die zugehörigen internen Busleitungen IN0 bis IN7 übertragen werden. Die D-Flip-Flops DFF einer zweiten Gruppe werden synchronisiert mit dem zweiten Adressenladesignal ADDLOAD2 betrieben und puffern jeweils Signale, die über die zugehörigen internen Busleitungen IN0 bis IN7 übertragen werden. Die D-Flip- Flops DFF einer dritten Gruppe werden synchronisiert mit dem dritten Adressenladesignal ADDLOAD3 betrieben und puffern jeweils Signale, die über die zugehörigen internen Busleitungen IN0 bis IN7 übertragen werden. Das D-Flip-Flop DFF einer vierten Gruppe wird synchronisiert mit dem vierten Adressenladesignal ADDLOAD1 betrieben und puffert jeweils ein Signal, das über die interne Busleitung IN0 übertragen wird. Wenn das erste Adressenladesignal ADDLOAD1 aktiviert ist, werden die auf den internen Busleitungen IN0 bis IN7 liegenden Signale in den D-Flip-Flops DFF der ersten Gruppe zwischengespeichert. Wenn das zweite Adressenladesignal ADDLOAD2 aktiviert ist, werden die auf den internen Busleitungen IN0 bis IN7 liegenden Signale in den D-Flip-Flops DFF der zweiten Gruppe zwischengespeichert. Wenn das dritte Adressenladesignal ADDLOAD3 aktiviert ist, werden die auf den internen Busleitungen IN0 bis IN7 liegenden Signale in den D-Flip-Flops DFF der dritten Gruppe zwischengespeichert. Wenn das vierte Adressenladesignal ADDLOAD4 aktiviert ist, wird das auf der internen Busleitung IN0 liegende Signal in dem D-Flip-Flop DFF der vierten Gruppe zwischengespeichert.
  • Weil, wie oben beschrieben, die Adressenladesignale ADDLOAD1 bis ADDLOAD4 synchronisiert mit einem Übergang des Steuersignals /WE von einem niedrigen auf einen hohen Pegel aktiviert werden, werden vier Umschaltübergänge des Steuersignals /WE benötigt, um alle fünf- undzwanzig Adressenbits zwischenzuspeichern.
  • Fig. 4 zeigt ein Schaltbild eines Ausführungsbeispiels für das Befehlsregister 180. Wie aus Fig. 4 ersichtlich ist, umfasst das Befehlsregister 180 acht D-Flip-Flops DFF. Jedes D-Flip-Flop DFF puffert Signale einer zugehörigen Busleitung IN0 bis IN7 in Abhängigkeit von einem Übergang des Befehlsladesignals COMMANDLOAD von einem niedrigen auf einen hohen Pegel. Als ein 8-Bit-Befehl werden die zwischengespeicherten Signale CMD0 bis CMD7 zur Steuerlogik 200 übertragen.
  • Fig. 5 zeigt ein Schaltbild eines Ausführungsbeispiels für das Eingangsdatenregister 190. Wie aus Fig. 5 ersichtlich ist, umfasst das Eingangsdatenregister 190 sechzehn D-Flip-Flops DFF. Acht D-Flip-Flops sind jeweils mit einer der Busleitungen IN0 bis IN7 verbunden, die den ersten internen Datenbus bilden, und acht D-Flip-Flops sind jeweils mit einer der Busleitungen IN8 bis IN15 verbunden, clie den zweiten internen Datenbus bilden. Die D-Flip-Flops DFF puffern jeweils ein Signal der zugehörigen Busleitung IN0 bis IN15 in Abhäncligkeit von einem Übergang des Datenladesignals DATALOAD von einem niedrigen Pegel auf einen hohen Pegel. Die zwischengespeicherten Signale werden als 16-Bit- Daten auf den Datenbus Din0 bis Din15 gelegt und über den Spaltendekoder- und Schalterblock 140 in den Abtast- und Zwischenspeicherblock 130 übertragen.
  • Fig. 6 zeigt ein Schaltbild eines Ausführungsbeispiels für den Ausgangsdatenpufferblock 210. Der Ausgangsdatenpufferblock 210 umfasst sechzehn Ausgangsdatenpuffer, die jeweils zu einer der Datenbusleitungen Dout0 bis Dout15 gehören, wobei in Fig. 6 stellvertretend nur ein Ausgangsdatenpuffer dargestellt ist. Jeder Ausgangsdatenpuffer umfasst vier Inverter INV3 bis INV6, ein Transmissionsgatter TG, einen Zwischenspeicher LAT, der aus zwei Invertern INV7 und INV8 gebildet ist, ein NAND-Gatter G3, ein NOR-Gatter 04, einen PMOS-Transistor MP1 und einen NMOS-Transistor MN1. Wenn ein Steuersignal LATCHEN auf einem hohen Pegel ist, wird ein Signal auf der Datenleitung Douti über das Transmissionsgatter TG im Zwischenspeicher LAT zwischengespeichert. Wenn ein Steuersignal DOUTEN auf einem hohen Pegel ist, treibt ein Pull-up-Treiber bzw. der PMOS-Transistor MP1 oder ein Pull-down-Treiber bzw. der NMOS-Transistor MN1 den zugehörigen Eingabe-/Ausgabeanschluss I/Oi in Abhängigkeit von dem im Zwischenspeicher LAT zwischengespeicherten Wert.
  • Fig. 7 zeigt ein Zeitablaufdiagramm eines Programmiervorgangs für den erfindungsgemäßen NAND-Flash-Speicherbaustein 100 von Fig. 1. Wie oben beschrieben, hat der NAND-Flash-Speicherbaustein 100 für Daten eine andere Schnittstellenstruktur als für Adressen und Befehle. So wird beispielsweise eine Adresse oder ein Befehl als eine 8-Bit-Einheit übertragen und Daten werden als eine 16-Bit-Einheit übertragen. Zudem verwendet der NAND-Flash-Speicherbaustein 100 Adressen- und Befehls-Voreinstellmethoden. Das bedeutet, dass die Befehls- Voreinstellmethode darin besteht, einen Verfahrensablauf voreinzustellen, der nach einer Eingabe einer vorbestimmten Datenkombination (z. B. Hexadezimalkode "00h", "60h", "70h", "80h", "FFh" usw.) in den Speicherbaustein über Eingabe-/Ausgabeanschlüsse ausgeführt wird. Die Adressen-Voreinstellmethode besteht darin, eine Adresse voreinzustellen, die zum Schreiben bzw. zum Auslesen von Daten in den bzw. aus dem Speicherbaustein benötigt wird. Nachfolgend wird der Programmiervorgang für den erfindungsgemäßen NAND-Flash-Speicherbaustein 100 im Detail beschrieben.
  • Zuerst wird von außerhalb ein 8-Bit-Befehl an den Speicherbaustein angelegt, beispielsweise von einer Speichersteuerung. Weil ein 8-Bit- Befehl an sechzehn Eingabe-/Ausgabeansclhlüsse I/O0 bis I/O15 angelegt wird, liegen nur an den acht niederwertigsten Bits der Eingabe- /Ausgabeanschlüsse I/O0 bis I/O7 die gültigen Daten des 8-Bit-Befehls. Daten, die an die acht höchstwertigen Bits der Eingabe-/Ausgabeanschlüsse I/O8 bis I/O15 angelegt werden, sind ungültig. Der erste Eingangspufferblock 160 puffert die an den niederwertigsten Bits der Eingabe-/Ausgabeanschlüsse I/O0 bis I/O7 anliegenden Daten des 8- Bit-Befehls (80h: ein Programmierbefehl) abhängig von einem Übergang des Signals WE von einem niedrigen Pegel auf einen hohen Pegel. Das Ausgangssignal des ersten Eingangspufferblocks 160 wird als 8-Bit- Befehl CMD0 bis CMD7 über den ersten internen Datenbus IN0 bis IN7 an das Befehlsregister 180 übertragen, wenn das von der Steuerlogik 200 ausgegebene Befehlsladesignal COMMANDLOAD von einem niedrigen Pegel auf einen hohen Pegel übergeht.
  • Als nächstes wird, wenn das Steuersignal GLE auf einem niedrigen Pegel ist und das Steuersignal ALE auf einem hohen Pegel ist, die 25-Bit Adresse im Adressenregister 150, synchronisiert mit einem Übergang des Steuersignals /WE von einem hohen Pegel auf einen niedrigen Pegel, zwischengespeichert. Das bedeutet, dass bei Aktivierung des Adressenladesignals ADDLOAD1 die 8-Bit-Daten, die an den Eingabe- /Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der ersten Gruppe des Adressenregisters 150 gemäß Fig. 3 zwischengespeichert werden. Wenn das Adressenladesignal ADDLOAD2 aktiviert wird, werden die 8-Bit-Daten, die an den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der zweiten Gruppe des Adressenregisters 150 zwischengespeichert. Wenn das Adressenladesignal ADDLOAD3 aktiviert wird, werden die 8-Bit-Daten, die an den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der dritten Gruppe des Adressenregisters 150 zwischengespeichert.
  • Wenn das Adressenladesignal ADDLOAD4 aktiviert wird, wird die 1-Bit- Dateninformation, die an dem Eingabe-/Ausgabeanschluss I/O0 anliegt, in dem D-Flip-Flop der vierten Gruppe des Adressenregisters 150 zwischengespeichert. Demgemäß werden die Adressendaten und die Befehlsdaten jeweils als 8-Bit-Einheiten in den zugehörigen Registern 150 bzw. 180 zwischengespeichert.
  • Wie aus der Fig. 7 ersichtlich ist, werden Programmierdaten im Abtast- und Zwischenspeicherblock 130 gemäß Fig. 1, wenn die Steuersignale CLE und ALE einen niedrigen Pegel haben, synchronisiert mit dem Steuersignal /WE zwischengespeichert. Anders ausgedrückt werden, wenn die 16-Bit-Daten an den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O15 anliegen, Datenbits, die an den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O7 anliegen, d. h. ein niederwertigeres Datenbyte DL0, über den ersten Eingangspufferblock 160 auf den ersten internen Datenbus IN0 bis IN7 übertragen. Zeitgleich werden Datenbits, die an den Eingabe-/Ausgabeanschlüssen I/O7 bis I/O15 anliegen, d. h. ein höherwertiges Datenbyte DUO, über den zweiten Eingangspufferblock 170 auf den zweiten internen Datenbus IN8 bis IN15 übertragen. Sobald das Datenladesignal DATALOAD aktiviert ist, puffert das Eingangsdatenregister 190 gemäß Fig. 5, synchronisiert mit dem Steuersignal /WE, die 16-Bit- Daten DL0 und DU0, die auf dem ersten und dem zweiten internen Datenbus IN0 bis IN15 anliegen. Die zwischengespeicherten 16-Bit-Daten werden auf den Datenbus Din0 bis Din15 gelegt und über den Spaltendekoder- und Schalterblock 140 in den Abtast- und Zwischenspeicherblock 130 übertragen. Der Datenladevorgang wird solange wiederholt, bis alle zu programmierenden Daten geladen sind.
  • Schließlich werden, wenn ein Hexadezimalkode 10h als Befehlsdaten, die über einen aktuellen Programmiervorgang informieren, in der oben beschriebenen Weise an die Steuerlogik 200 übertragen wird, die im Abtast- und Zwischenspeicherblock 130 zwischengespeicherten Daten in den Speicherzellenbereich 110 programmiert. Dieser Programmiervorgang wird auf eine dem Fachmann bekannte Weise ausgeführt und wird daher hier nicht näher erläutert.
  • Fig. 8 zeigt ein Zeitablaufdiagramm eines Lesevorgangs für den erfindungsgemäßen NAND-Flash-Speicherbaustein.
  • Zuerst wird von außerhalb ein 8-Bit-Befehl an den Speicherbaustein angelegt. Weil ein 8-Bit-Befehl an sechzehn Eingabe-/Ausgabeanschlüsse I/O0 bis I/O15 angelegt wird, liegen nur an den acht niederwertigsten Bits der Eingabe-/Ausgabeanschlüsse I/O0 bis I/O7 die gültigen Daten des 8-Bit-Befehls. Daten, die an die acht höchstwertigen Bits der Eingabe-/Ausgabeanschlüsse I/I8 bis I/O15 angelegt werden, sind ungültig. Der erste Eingangspufferblock 160 puffert die an den niederwertigsten Bits der Eingabe-/Ausgabeanschlüsse I/O0 bis I/O7 anliegenden Daten des 8-Bit-Befehls (00h: ein Lesebefehl) abhängig von einem Übergang des Signals WE von einem niedrigen Pegel auf einen hohen Pegel. Das Ausgangssignal des ersten Eingangspufferblocks 160 wird als 8-Bit- Befehl CMD0 bis CMD7 über den ersten internen Datenbus IN0 bis IN7 an das Befehlsregister 180 gemäß Fig. 4 übertragen, wenn das Befehlsladesignal COMMANDLOAD von einem niedrigen Pegel auf einen hohen Pegel übergeht.
  • Als nächstes wird, wenn das Steuersignal CLE auf einem niedrigen Pegel ist und das Steuersignal ALE auf einem hohen Pegel ist, die 25-Bit Adresse im Adressenregister 150, synchronisiert mit einem Übergang des Steuersignals /WE von einem hohen Pegel auf einen niedrigen Pegel, zwischengespeichert. Das bedeutet, dass bei Aktivierung des Adressenladesignals ADDLOAD1 die 8-Bit-Daten, die an den Eingabe- /Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der ersten Gruppe des Adressregisters 150 gemäß Fig. 3 zwischengespeichert werden. Wenn das Adressenladesignal ADDLOAD2 aktiviert wird, werden die 8-Bit-Daten, die an den Eingabe-/Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der zweiten Gruppe des Adressenregisters 150 zwischengespeichert. Wenn das Adressenladesignal ADDLOAD3 aktiviert wird, werden die 8-Bit-Daten, die an den Eingabe/Ausgabeanschlüssen I/O0 bis I/O7 anliegen, in den D-Flip-Flops der dritten Gruppe des Adressenregisters 150 zwischengespeichert. Wenn das Adressenladesignal ADDLOAD4 aktiviert wird, wird die 1-Bit- Dateninformation, die an dem Eingabe-/Ausgabeanschluss I/O0 anliegt, in das D-Flip-Flop der vierten Gruppe des Adressenregisters 150 zwischengespeichert. Durch die vorstehend beschriebenen Schritte wird eine 25-Bit Adresse im Adressenregister 150 zwischengespeichert. Demgemäß werden die Adressendaten und die Befehlsdaten jeweils als 8-Bit-Einheiten in den zugehörigen Registern 150 bzw. 180 zwischengespeichert.
  • Danach werden Seitendaten im Abtast- und Zwischenspeicherblock 130 durch ein bekanntes Abtastverfahren zwischengespeichert. Als nächstes werden die im Abtast- und Zwischenspeicherblock 130 zwischengespeicherten Daten in 16-Bit-Einheiten an die Eingabe-/Ausgabeanschlüsse I/O0 bis I/O15 ausgegeben. Genauer gesagt, werden die 16-Bit-Daten zuerst über den Spaltendekoder- und Schalterblock 140 auf den Datenbus Dout0 bis Dout15 gelegt. Die 16-Bit-Daten auf dem Datenbus werden im Ausgangsdatenpufferblock 210 bei einem Übergang des Steuersignals LATCHEN von einem niedrigen Pegel auf einen hohen Pegel zwischengespeichert. Wie in Fig. 8 dargestellt, werden zwischengespeicherte 16-Bit-Daten DOL0 und DOU0 über die Eingabe-/Ausgabeanschlüsse I/O0 bis I/O15 bei einem Übergang des Steuersignals DOUTEN von einem niedrigen Pegel auf einen hohen Pegel oder bei einem Übergang des Steuersignals /RE von einem hohen Pegel auf einen niedrigen Pegel aus dem Speicherbaustein nach außen ausgegeben. Der Ladevorgang wird solange wiederholt, bis alle Daten, die gelesen werden sollen, geladen sind.
  • Aus der obigen Beschreibung ergibt sich, dass beim erfindungsgemäßen NAND-Flash-Speicherbaustein 100 ein Befehl oder eine Adresse im 8-Bit-Schnittstellenbetrieb behandelt wird und Daten im 16-Bit- Schnittstellenbetrieb behandelt werden.

Claims (23)

1. Speicherbaustein (100), insbesondere NAND-Flash-Speicherbaustein, mit
sreinem Speicherzellenbereich (110) zum Speichern von Dateninformationen,
einer vorbestimmten Anzahl von Eingabe-/Ausgabe-Anschlusskontakten (I/O0 bis I/O15) zur Ein- und/oder Ausgabe von Daten,
einer Steuerlogik (200), die zum Erzeugen eines Befehlsladesignals (COMMANDLOAD), einer Mehrzahl von Adressenladesignalen (ADDLOADJ) und eines Datenladesignals (DATALOAD) externe Steuersignale (ICE, /WE, /RE, ALE, CLE) empfängt,
gekennzeichnet durch
einen ersten Eingangspufferblock (160), der an einen ersten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) sowie an ein Adressenregister (150), ein Befehlsregister (180) und ein Eingangsdatenregister (190) angekoppelt ist, und
einen zweiten Eingangspufferblock (170), der an einen zweiten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) sowie an das Eingangsdatenregister (190) angekoppelt ist.
2. Speicherbaustein nach Anspruch 1, gekennzeichnet durch einen Ausgangsdatenpuffer- oder Ausgangsdatenregisterblock (210), der an alle Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) angekoppelt ist.
3. Speicherbaustein nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass bei jeder Betriebsart, bei der ein Befehl, eine Adresse und Daten seriell empfangen werden, clie Daten über alle Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) eingegeben oder ausgegeben werden, wobei jeder Befehl und jede Adresse nur über den ersten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) eingegeben werden.
4. Speicherbaustein nach Anspruch 3, dadurch gekennzeichnet, dass bei der Eingabe eines Befehls oder einer Adresse Signale, die am zweiten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) anstehen, ungültig sind.
5. Speicherbaustein nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass ein Adressen-Ausgangssignal des ersten Eingangspufferblocks (160) zum Adressenregister über einen ersten internen Datenbus (IN0 bis IN7) übertragen wird, und/oder das Ausgangssignal des zweiten Eingangspufferblocks (170) über einen zweiten internen Datenbus (IN8 bis IN15) zum Eingangsdatenregister übertragen wird.
6. Speicherbaustein nach Anspruch 5, dadurch gekennzeichnet, dass der erste interne Datenbus (IN0 bis IN7) und der zweite interne Datenbus (IN8 bis IN15) die gleiche Busbreite haben.
7. Speicherbaustein nach einem der Ansprüche 1 bis 6, gekennzeichnet durch einen dritten internen Datenbus (Din0 bis Din15), dessen Bitbreite der vorbestimmten Anzahl der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) entspricht und der an den Speicherzellenbereich (110) und an das Eingangsdatenregister (190) angekoppelt ist, um vom Eingangsdatenregister (190) ausgegebene Daten zu übertragen.
8. Speicherbaustein nach einem der Ansprüche 1 bis 7, gekennzeichnet durch einen vierten internen Datenbus (Dout0 bis Dout15), dessen Bitbreite der vorbestimmten Anzahl der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) entspricht und der an den Speicherzellenbereich (110) und an den Ausgangsdatenregisterblock (210) angekoppelt ist, um Daten vom Speicherzellenbereich über den Ausgangsdatenregisterblock zu übertragen.
9. Speicherbaustein nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das Adressenregister (150) in Abhängigkeit von den Adressenladesignalen (ADDLOAD_j) ein Ausgangssignal des ersten Eingangspufferblocks (160) als eine Adresse empfängt, wobei die Adressenladesignale (ADDLOAD_j) seriell aktiviert werden.
10. Speicherbaustein nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass das Befehlsregister (180) in Abhängigkeit vom Befehlsladesignal (COMMANDLOAD) ein Ausgangssignal des ersten Eingangspufferblocks (160) als einen Befehl empfängt.
11. Speicherbaustein nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Eingangsdatenregister (190) in Abhängigkeit des Datenladesignals (DATALOAD) gleichzeitig Ausgangssignale des ersten Eingangspufferblocks (160) und des zweiten Eingangspufferblocks (170) als Programmierdaten empfängt.
12. Speicherbaustein nach einem der Ansprüche 1 bis 11, gekennzeichnet durch einen Zeilendekoder- und Schalterblock (120), der in Abhängigkeit von einer vom Adressenregister (150) ausgegebenen Zeilenauswahlinformation (RA) eine Zeile des Speicherzellenbereichs (110) auswählt.
13. Speicherbaustein nach einem der Ansprüche 1 bis 12, gekennzeichnet durch einen Spaltendekoder- und Schalterblock (140), der in Abhängigkeit von einer vom Adressenregister (150) ausgegebenen Spaltenauswahlinformation (CA) eine Spalte des Speicherzellenbereichs (110) auswählt.
14. Speicherbaustein nach Anspruch 12 oder 13, gekennzeichnet durch einen Abtast- und Zwischenspeicherblock (130) zum Abtasten von Daten aus den Speicherzellen der ausgewählten Zeile bei einem Lesevorgang und zum Zwischenspeichern der Daten bei einem Programmiervorgang.
15. Speicherbaustein nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Anzahl des ersten Teils der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) gleich der Anzahl des zweiten Teils der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) ist.
16. Speicherbaustein nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass der erste Teil der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) die niederwertigsten Bits der Daten empfängt.
17. Speicherbaustein nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass der zweite Teil der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) die höchstwertigen Bits der Daten empfängt.
18. Speicherbaustein nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die vorbestimmte Anzahl der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) sechzehn ist und die Anzahl des ersten Teils der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) acht ist.
19. Verfahren zum Betrieb eines Speicherbausteins, insbesondere eines NAND-Flash-Speicherbausteins, mit einer vorgegebenen Anzahl von Eingabe/Ausgabe-Anschlusskontakten (I/O0 bis I/O15), gekennzeichnet durch folgende Schritte:
- Annehmen eines Befehls an einem ersten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15),
- Speichern des Befehls in einem Befehlsregister (180),
- Annehmen einer Adresse an dem ersten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15),
- Speichern der Adresse in einem Adressenregister (150) und
- Annehmen von Daten an dem ersten Teil und an einem zweiten, restlichen Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15).
20. Verfahren nach Anspruch 19, weiter dadurch gekennzeichnet, dass Daten, die an einem zweiten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) anliegen, ungültig sind, wenn ein Befehl oder eine Adresse vom Speicherbaustein (110) angenommen wird.
21. Verfahren nach Anspruch 19 oder 20, weiter dadurch gekennzeichnet, dass der über den ersten Teil der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) angenommene Befehl in einem ersten Eingangspufferblock gespeichert (160) wird.
22. Verfahren nach einem der Ansprüche 19 bis 21, weiter dadurch gekennzeichnet, dass die über den ersten Teil der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) angenommene Adresse in einem ersten Eingangspufferblock (160) gespeichert wird.
23. Verfahren nach einem der Ansprüche 19 bis 22, weiter dadurch gekennzeichnet, dass die über den ersten Teil der Eingabe/Ausgabe- Anschlusskontakte (I/O0 bis I/O15) angenommenen Daten in dem ersten Eingangspufferblock (160) und die über den zweiten Teil der Eingabe/Ausgabe-Anschlusskontakte (I/O0 bis I/O15) angenommenen Daten in einem zweiten Eingangspufferblock (160) gespeichert werden.
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