KR100508041B1 - 동기식 플래시 메모리에서의 인터페이스 커맨드 아키텍쳐 - Google Patents
동기식 플래시 메모리에서의 인터페이스 커맨드 아키텍쳐 Download PDFInfo
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- G11C2216/22—Nonvolatile memory in which reading can be carried out from one memory bank or array whilst a word or sector in another bank or array is being erased or programmed simultaneously
Abstract
Description
명칭(함수) | CS# | RAS# | CAS# | WE# | DQM | ADDR | DQ |
COMMNAD INHIBIT(NOP) | H | X | X | X | X | X | X |
NO OPERATOIN(NOP) | L | H | H | H | X | X | X |
ACTIVE(뱅크 선택 및 행 활성화) | L | L | H | H | X | 뱅크/행 | X |
READ(뱅크, 열 선택 및 READ 버스트 개시) | L | H | L | H | X | 뱅크/열 | X |
WRITE(뱅크, 열 선택 및 WRITE 개시) | L | H | L | L | X | 뱅크/열 | 유효 |
BURST TERMINATE | L | H | H | L | X | X | 액티브 |
ACTIVE TERMINATE | L | L | H | L | X | X | X |
LOAD COMMAND REGISTER | L | L | L | H | X | Com 코드 | X |
LOAD MODE REGISTER | L | L | L | L | X | Op 코드 | X |
기록 인에이블/출력 인에이블 | - | - | - | - | L | - | 액티브 |
기록 금지/출력 High-Z | - | - | - | - | H | - | High-Z |
Claims (22)
- 동기식 플래시 메모리 디바이스에 있어서,비휘발성 메모리 셀 어레이; 및플래시 메모리 동작을 제어하는데 사용되는 커맨드 데이터를 저장하기 위한 커맨드 레지스터 - 상기 커맨드 레지스터는 로드 커맨드 레지스터 동작 모드 동안 메모리 어드레스 커넥션을 통해 커맨드 데이터를 수신하도록 결합됨 -를 포함하는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제1항에 있어서,상기 로드 커맨드 레지스터 동작 모드는 열 어드레스 스트로브(CAS#) 신호, 행 어드레스 스트로브(RAS#) 신호, 및 기록 인에이블(WE#) 신호의 선정된 조합을 이용하여 초기화되는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제2항에 있어서,상기 로드 커맨드 레지스터 동작 모드는 상기 CAS# 신호, 상기 RAS# 신호, 및 상기 WE# 신호가 하이일 때 초기화되는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제1항에 있어서, 상기 플래시 메모리 동작은메모리 디바이스 구성 레지스터를 판독하는 단계;상기 메모리 디바이스의 상태 레지스터를 판독하는 단계;상기 상태 레지스터를 클리어하는 단계;소거 셋업 동작을 실행하는 단계;기록 셋업 동작을 실행하는 단계;메모리 셀 어레이의 블럭을 보호하는 단계;메모리 셀 디바이스 기록 보호 동작을 제공하는 단계;메모리 셀 어레이의 블럭을 방치하는 단계;상기 메모리 디바이스의 모드 레지스터에 데이터를 기록하는 단계; 및상기 모드 레지스터로부터 데이터를 소거하는 단계를 포함하는 그룹으로부터 선택된 적어도 하나의 동작을 포함하는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 동기식 플래시 메모리 디바이스에 있어서,어드레스가능한 블럭에 배열된 비휘발성 메모리 셀 어레이;외부적으로 제공된 어드레스 데이터를 수신하기 위한 외부 어드레스 커넥션;메모리 디바이스 상태 데이터를 저장하기 위한 상태 레지스터;상기 동기식 플래시 메모리 디바이스의 모드를 설정하는데 이용되는 모드 데이터를 저장하기 위한 모드 레지스터; 및플래시 메모리 동작을 제어하는데 사용되는 커맨드 데이터를 저장하기 위한 커맨드 레지스터 - 상기 커맨드 레지스터는 로드 커맨드에 응답하여 메모리 어드레스 커넥션을 통해 커맨드 데이터를 수신하도록 결합됨 -를 포함하는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제5항에 있어서,상기 로드 커맨드는 열 어드레스 스트로브(CAS#) 신호, 행 어드레스 스트로브(RAS#) 신호, 및 기록 인에이블(WE#) 신호의 선정된 조합인 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제5항에 있어서,상기 로드 커맨드는 어써트된 열 어드레스 스트로브(CAS#) 신호, 어써트된 행 어드레스 스트로브(RAS#) 신호, 및 어써트된 기록 인에이블(WE#) 신호의 조합인 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제5항에 있어서,상기 로드 커맨드는 SDRAM의 리프레시 커맨드와 등가인 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제5항에 있어서, 상기 플래시 메모리 동작은상기 상태 레지스터의 판독 동작을 실행하는 단계;상기 상태 레지스터를 클리어하는 단계;소거 셋업 동작을 실행하는 단계;기록 셋업 동작을 실행하는 단계;비휘발성 메모리 셀 어레이의 기록 보호를 제어하는 단계; 및모드 레지스터를 제어하는 단계를 포함하는 그룹으로부터 선택된 적어도 하나의 동작을 포함하는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 동기식 플래시 메모리 디바이스에 있어서,비휘발성 메모리 셀 어레이; 및플래시 메모리 동작을 제어하는데 사용되는 데이터 커맨드를 저장하기 위한 커맨드 레지스터 - 상기 커맨드 레지스터는 SDRAM의 리프레시 커맨드와 등가인 로드 커맨드에 응답하여 상기 커맨드 데이터를 수신하도록 결합됨 -를 포함하는 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 제10항에 있어서,상기 로드 커맨드는 어써트된 열 어드레스 스트로브(CAS#) 신호, 어써트된 행 어드레스 스트로브(RAS#) 신호, 및 어써트된 기록 인에이블(WE#) 신호의 조합인 것을 특징으로 하는 동기식 플래시 메모리 디바이스.
- 동기식 데이터 시스템에 있어서,메모리 콘트롤러; 및상기 메모리 콘트롤러에 접속된 동기식 플래시 메모리 디바이스 - 상기 디바이스는 비휘발성 메모리 셀 어레이, 및 상기 메모리 콘트롤러에 의해 제공되는 커맨드 데이터를 저장하고 플래시 메모리 동작을 제어하는데 사용되는 커맨드 레지스터를 포함함 -를 포함하는 것을 특징으로 하는 동기식 데이터 시스템.
- 제12항에 있어서,상기 커맨드 레지스터는 상기 메모리 콘트롤러에 결합된 메모리 어드레스 커넥션을 통해 상기 커맨드 데이터를 수신하도록 결합되고, 상기 커맨드 데이터는 상기 메모리 콘트롤러로부터의 로드 커맨드에 응답하여 로드되는 것을 특징으로 하는 동기식 데이터 시스템.
- 제13항에 있어서,상기 로드 커맨드는 어써트된 열 어드레스 스트로브(CAS#) 신호, 어써트된 행 어드레스 스트로브(RAS#) 신호, 및 어써트된 기록 인에이블(WE#) 신호의 조합인 것을 특징으로 하는 동기식 데이터 시스템.
- 제12항에 있어서, 상기 동기식 플래시 메모리는상기 메모리 콘트롤러에 의해 제공된 어드레스 데이터를 수신하기 위한 외부 어드레스 커넥션;메모리 디바이스 상태 데이터를 저장하기 위한 상태 레지스터; 및상기 동기식 플래시 메모리 디바이스의 모드를 설정하는데 이용되는 모드 데이터를 저장하기 위한 모드 레지스터를 더 포함하는 것을 특징으로 하는 동기식 데이터 시스템.
- 제15항에 있어서, 상기 플래시 메모리 동작은상기 상태 레지스터의 판독 동작을 실행하는 단계;상기 상태 레지스터를 클리어하는 단계;소거 셋업 동작을 실행하는 단계;기록 셋업 동작을 실행하는 단계;비휘발성 메모리 셀 어레이의 기록 보호를 제어하는 단계; 및모드 레지스터를 제어하는 단계를 포함하는 그룹으로부터 선택된 적어도 하나의 동작을 포함하는 것을 특징으로 하는 동기식 데이터 시스템.
- 동기식 플래시 메모리에 커맨드를 제공하는 방법에 있어서,열 어드레스 스트로브(CAS#) 신호, 행 어드레스 스트로브(RAS#) 신호, 및 기록 인에이블(WE#) 신호의 선정된 조합을 이용하여 커맨드 레지스터 로드 동작을 초기화하는 단계; 및상기 커맨드 레지스터 로드 모드에 응답하여 상기 동기식 플래시 메모리의 어드레스 커넥션을 이용하여 상기 커맨드 레지스터에 커맨드 데이터를 로딩하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제17항에 있어서,상기 커맨드 레지스터는 상기 CAS# 신호가 어써트되고, 상기 WE# 신호가 디어써트될 때 로드되는 것을 특징으로 하는 방법.
- 제17항에 있어서,상기 선정된 조합은 SDRAM의 리프레시 동작을 실행하는데 사용되는 상기 RAS#, CAS# 및 WE# 조합과 등가인 것을 특징으로 하는 방법.
- 제17항에 있어서,상기 커맨드 데이터에 응답하여 메모리 동작을 실행하는 단계를 더 포함하고, 상기 메모리 동작은상기 메모리 상태 레지스터의 판독 동작을 실행하는 단계;상기 상태 레지스터를 클리어하는 단계;소거 셋업 동작을 실행하는 단계;기록 셋업 동작을 실행하는 단계;비휘발성 메모리 셀 어레이의 기록 보호를 제어하는 단계; 및모드 레지스터를 제어하는 단계를 포함하는 그룹으로부터 선택된 것을 특징으로 하는 방법.
- 동기식 플래시 메모리를 동작시키는 방법에 있어서,어써트된 열 어드레스 스트로브(CAS#) 신호, 어써트된 행 어드레스 스트로브(RAS#) 신호, 및 어써트된 기록 인에이블(WE#) 신호의 조합을 이용하여 커맨드 레지스터 로드 동작을 초기화하는 단계;상기 커맨드 레지스터 로드 동작에 응답하여 상기 동기식 플래시 메모리의 어드레스 커넥션을 이용하여 상기 커맨드 레지스터에 커맨드 데이터를 로딩하는 단계; 및상기 커맨드 데이터에 응답하여 메모리 동작을 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제21항에 있어서, 상기 메모리 동작은메모리 디바이스 구성 레지스터를 판독하는 단계;상기 메모리 디바이스의 상태 레지스터를 판독하는 단계;상기 상태 레지스터를 클리어하는 단계;소거 셋업 동작을 실행하는 단계;기록 셋업 동작을 실행하는 단계;메모리 셀 어레이의 블럭을 보호하는 단계;메모리 셀 디바이스 기록 보호 동작을 제공하는 단계;메모리 셀 어레이의 블럭을 방치하는 단계;상기 메모리 디바이스의 모드 레지스터에 데이터를 기록하는 단계; 및상기 모드 레지스터로부터 데이터를 소거하는 단계를 포함하는 그룹으로부터 선택된 것을 특징으로 하는 방법.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US19350600P | 2000-03-30 | 2000-03-30 | |
US60/193,506 | 2000-03-30 | ||
US60704100A | 2000-06-30 | 2000-06-30 | |
US09/607,041 | 2000-06-30 | ||
PCT/US2001/010374 WO2001075898A2 (en) | 2000-03-30 | 2001-03-30 | Interface command architecture for synchronous flash memory |
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---|---|
KR20030014379A KR20030014379A (ko) | 2003-02-17 |
KR100508041B1 true KR100508041B1 (ko) | 2005-08-17 |
Family
ID=26889064
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR10-2002-7013095A KR100508041B1 (ko) | 2000-03-30 | 2001-03-30 | 동기식 플래시 메모리에서의 인터페이스 커맨드 아키텍쳐 |
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Country | Link |
---|---|
JP (1) | JP3725479B2 (ko) |
KR (1) | KR100508041B1 (ko) |
AU (1) | AU2001249686A1 (ko) |
DE (1) | DE10196001B4 (ko) |
TW (1) | TW559806B (ko) |
WO (1) | WO2001075898A2 (ko) |
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TW559806B (en) | 2003-11-01 |
JP2003529885A (ja) | 2003-10-07 |
WO2001075898A2 (en) | 2001-10-11 |
DE10196001B4 (de) | 2008-07-03 |
DE10196001T1 (de) | 2003-02-27 |
AU2001249686A1 (en) | 2001-10-15 |
KR20030014379A (ko) | 2003-02-17 |
WO2001075898A3 (en) | 2002-05-30 |
JP3725479B2 (ja) | 2005-12-14 |
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