KR100274602B1 - 동기형 메모리 장치 - Google Patents

동기형 메모리 장치 Download PDF

Info

Publication number
KR100274602B1
KR100274602B1 KR1019970061349A KR19970061349A KR100274602B1 KR 100274602 B1 KR100274602 B1 KR 100274602B1 KR 1019970061349 A KR1019970061349 A KR 1019970061349A KR 19970061349 A KR19970061349 A KR 19970061349A KR 100274602 B1 KR100274602 B1 KR 100274602B1
Authority
KR
South Korea
Prior art keywords
signal
delay
circuit
write
control
Prior art date
Application number
KR1019970061349A
Other languages
English (en)
Other versions
KR19990040859A (ko
Inventor
정우섭
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970061349A priority Critical patent/KR100274602B1/ko
Priority to TW087113157A priority patent/TW408329B/zh
Priority to US09/134,586 priority patent/US6151270A/en
Priority to FR9810764A priority patent/FR2771209B1/fr
Priority to DE19839570A priority patent/DE19839570B4/de
Priority to JP33167798A priority patent/JP3803203B2/ja
Priority to GB9825369A priority patent/GB2331609B/en
Publication of KR19990040859A publication Critical patent/KR19990040859A/ko
Application granted granted Critical
Publication of KR100274602B1 publication Critical patent/KR100274602B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 동기형 메모리 장치, 특히 동기형 다이나믹 랜덤 액세스 메모리 장치는 독출 동작 동안에 캐스 레이턴시에 대응하는 값에 따라 열 선택 신호의 활성화/비활성화 시점을 다르게 제어할 수 있는 CSL 제어 회로를 제공한다. 이로써, 캐스 레이턴시의 값이 적어도 3 이상일 때 발생되는 열 선택 신호의 활성화/비활성화 시점이 캐스 레이턴시의 값이 2일 때 발생되는 열 선택 신호의 그것에 비해서 상대적으로 늦어진다.

Description

동기형 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 독출 동작 동안에 캐스 레이턴시 (CAS latency)의 값에 따라 열 선택 신호의 활성화/비활성화 시점을 제어할 수 있는 동기형 메모리 장치에 관한 것이다.
최근 (recently), 반도체 메모리 장치는 큰 밴드폭 (high bandwidth)으로 동작하도록 요구되고 있다. 다시말해서, 동일한 밴드폭을 갖는 경우, 높은 동작 주파수에서 반도체 메모리 장치가 동작되길 원한다. 그러한 요구를 만족시키기 위한 반도체 메모리 장치 중 외부 클럭 신호 (external clock signal)에 동기되어 동작하는 반도체 메모리 장치인 동기형 메모리 장치(synchronous memory device) (예를 들면, 동기형 DRAM)이 제안되어 왔다.
동기형 디램 (Synchronous Dynamic Random Access : 이하 SDRAM이라 칭함) 장치는 독출 명령 (read command)가 디램 장치에 제공된 후 데이터를 가져가기 (fetch) 까지 클럭 사이클의 수를 나타내는 캐스 레이턴시 (CAS latency : 이하 CL로 칭함) 기능을 갖는다. 예를들면, 캐스 레이턴시 (CL)에 대응되는 값이 2(CL2)이면, 독출 명령이 제공된 클럭 사이클 이후 두 번째 클럭 사이클에서 데이터를 가져갈 수 있음을 의미한다. 그리고, 캐스 레이턴시 (CL)에 대응하는 값이 3(CL3)이면 독출 명령이 제공된 클럭 사이클 이후 세 번째 클럭 사이클에서 데이터를 가져갈 수 있음을 의미한다.
일반적으로, 반도체 메모리 장치에 제공되는 열 디코더 회로 (column decoder circuit)는 외부로부터 어드레스 신호를 받아들여서 메모리 셀 어레이 (도 4 참조)의 열을 선택하기 위한 열 선택 신호 (column selecting signal : 이하 CSL이라 칭함)를 발생한다. 도 1a 및 도 1b은 종래 기술에 따른 열 디코더 회로 및 그것을 제어하기 위한 회로를 보여주는 회로도이다. 도 2는 종래 기술에 따른 펄스 신호 (PCLK), 제어 신호들 (
Figure kpo00001
및 CSLD) 및 열 선택 신호 (CSL)의 동작 타이밍을 보여주는 도면이다.
도 1a에 도시된 열 디코더 회로 (10)은 열 프리디코더 회로 (도 4의 130 참조)로부터의 프리디코딩된 어드레서 신호 (DCA)와 제어 신호들 (
Figure kpo00002
및 CSLD)에 응답하여서 열 선택 신호 (CSL)을 발생한다. 그리고, 제어 회로 (20)는 외부 클럭 신호 (CLK)의 상승 에지 (rising edge)에 동기된 펄스 신호 (PCLK)을 받아들여서 상기 제어 신호들 (
Figure kpo00003
및 CSLD)를 발생한다.
도 2에 도시된 바와 같이, 종래 기술의 열 디코더 회로 및 그 제어 회로에 의해서 발생된 열 선택 신호 (예를들면, CSL2)은 제 2 클럭 사이클 (CK2)에 동기된 펄스 신호 (PCLK)가 제어 회로 (20)에 인가되고 그리고 소정 시간이 경과한 후 발생된 액티브 로우 펄스 (active low pulse)의 제어 신호 (
Figure kpo00004
)에 의해서 활성화된다. 그리고, 상기 활성화된 열 선택 신호 (CSL2)은 독출 명령 (Read command)가 인가되는 클럭 사이클 (예를들면, CK2)의 다음 클럭 사이클 (CK3)에 동기된 펄스신호 (PCLK)에 동기된 제어 신호 (CSLD)에 의해서 비활성화된다.
도 3은 캐스 레이턴시 (CL)에 대응하는 값이 3일 때 종래 기술의 열 선택 신호 (CSL) 및 펄스 신호들 (PCLK, FRP 및 CLKDQ)의 동작 타이밍을 보여주는 도면이다. 도 3을 참조하면, 참조 부호 (CSL)은 외부로부터 인가되는 어드레스 신호에 대응하는 열을 선택하기 위한 신호이고, 참조 부호 (FRP)는 독출 명령 (CMD : Read)이 입력(제 1 클럭 사이클 : CK1)된 후 첫 번째 클럭 사이클 (제 2 클럭 사이클 : CK2)에 동기된 신호로서, 데이터 라인 (DI0)을 통해서 비트 라인 감지 증폭기(도 4의 150 참조)로부터 제공된 데이터를 래치하기 위한 신호이다. 그리고 참조부호 (CLKDQ)는 독출 명령이 입력된 후 두 번째 사이클 (CK3)에 동기된 신호로서, 데이터 라인 (D0)을 통해서 입출력 감지 증폭기 (도 4의 210 참조)로부터 제공된 데이터를 래치하기 위한 신호이다.
참조 도면들 1a 및 1b을 참조하면, 열 선택 신호 (CSL)은 앞서 설명한 캐스 레이턴시 (CL)의 값과 독출/기입 동작에 관계없이 외부 클럭 신호 (CLK)에 동기된 펄스 신호 (PCLK)가 인가되고 그리고 소정 시간이 경과한 이후 발생된 제어 신호들 (
Figure kpo00005
및 CSLD)에 의해서 활성화/비활성화 시점이 결정된다.
하지만, 캐스 레이턴시 (CL) 및 기입/독출 동작에 관계없이 펄스 신호(PCLK)에 따라 열 선택 신호 (CSL)를 발생하고, 그리고 캐스 레이턴시 (CL)에 대응하는 값이 3(또는 그 보다 큰 값)일 경우, 도 3에 도시된 바와 같이, 신호 (FRP)에 의해서 래치(입출력 감지 증폭기 또는 다른 래치 수단)될 데이터는 첫 번째 클럭사이클 (CK1)에 대응하는 데이터 (D1)임에도 불구하고, 두 번째 클럭 사이클 (CK2)에 대응하는 데이터 (D2)가 래치된다.
다시말해서, 신호 (FRP)가 활성화되는 동안에 첫 번째 클럭 사이클 (CK1)에 대응하는 데이터 (D1)이 래치(입출력 감지 증폭기 또는 다른 래치 수단에)될 뿐만 아니라, 두 번째 클럭 사이클 (CK2)에 대응하는 데이터 (D2) 역시 래치된다. 결국, 신호 (CLKDQ)에 의해서 데이터 출력 버퍼 (도 4 참조)에 래치되는 데이터는, 도 3에 도시된 바와 같이, 두 번째 클럭 사이클 (CK2)에 대응하는 무효한 데이터(invalid data)가 래치되어 데이터 페일 (data fail)이 유발될 수 있다. 캐스 레이턴시 (CL)의 값이 3(또는 그 보다 큰 정수)일 때 데이터 페일이 발생하는 원인은 데이터 (D2)가 시간 (T1) 만큼 빠르게 전달되기 때문이다.
이를 개선하기 위해, 첫번째 캐스 레이턴시 (CL)의 값이 3일 때 신호 (FRP)의 활성화 시점을 빠르게 함으로써 앞서 언급된 문제점을 개선할 수 있지만, 불행하게도 상기 신호 (FRP)의 시점은 외부 클럭 사이클 (CLK)에 제어되기 때문에 더이상 빠르게 할 수 없다. 둘째로, 캐스 레이턴시 (CL)의 값이 3일 때 열 선택 신호 (CSL)가 늦게 활성화되도록 상기 신호 (CSL)을 제어할 경우, 앞서 언급된 문제점은 개선될 수 있다. 그러나, 열 선택 신호 (CSL)의 시점이 늦어질 경우 캐스 레이턴시 (CL)에 대응하는 값이 2일 때 고속 동작을 보장할 수 없게 된다.
따라서 본 발명의 목적은 독출 동작 동안에 캐스 레이턴시 (CAS latency)에 대응하는 값에 따라 열 선택 신호의 활성화/비활성화 시점이 제어되는 동기형 메모리 장치를 제공하는 것이다.
도 1a 및 도 1b는 종래 기술에 따른 열 디코더 회로 및 그것을 제어하기 위한 회로를 보여주는 회로도;
도 2는 종래 기술에 따른 펄스 신호 (PCLK), 제어 신호들 (CSLEB 및 CSLD) 및 열 선택 신호 (CSL)의 동작 타이밍을 보여주는 도면;
도 3은 캐스 레이턴시 (CL)에 대응하는 값이 3일 때 종래 기술의 열 선택 신호 (CSL) 및 펄스 신호들 (PCLK, FRP 및 CLKDQ)의 동작 타이밍을 보여주는 도면;
도 4는 본 발명의 바람직한 실시예에 따른 동기형 메모리 장치의 구성을 보여주는 블럭도;
도 5는 본 발명의 바람직한 실시예에 따른 기입 활성화 버퍼 회로를 보여주는 회로도;
도 6은 본 발명에 따른 CSL 제어 회로를 보여주는 회로도;
도 7은 도 4의 열 메인 디코더 회로를 보여주는 회로도;
도 8은 캐스 레이턴시 (CL)의 값이 각각 2와 3일 때 본 발명에 따른 열 선택 신호의 동작 파형을 보여주는 도면;
도 9는 본 발명의 바람직한 실시예에 따른 동기형 메모리 장치의 동작 타이밍;
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이 110 : 모드 레지스터 세트 회로
120 : 어드레스 버퍼 회로 130 : 열 프리디코더 회로
140 : 열 메인 디코더 회로
150 : 비트라인 감지 증폭기 및 입출력 게이트 회로
160 : 기입 활성화 버퍼 회로 170, 180, 190 : 펄스 발생 회로
200 : CLS 제어 회로 210 : 입출력 감지 증폭기 회로
220 : 데이터 출력 버퍼 회로
[구성]
상술한 바와같이 목적을 달성하기 위한 본 발명의 일특징에 의하면, 동기형 반도체 메모리 장치는 상승 에지 및 하강 에지를 갖는 열 선택 신호를 발생하는 열선택 신호 발생기 및; 상기 열 선택 신호 발생기에 연결되며, 적어도 하나의 레이턴시 신호에 응답하여 상기 열 선택 신호의 하강 에지 및 상승 에지 중 적어도 하나의 시점을 조정하는 제어 회로를 포함하며, 상기 제어 회로는 내부 펄스 신호에 응답하여 제 1 및 제 2 제어 신호들을 발생하되, 상기 제 1 제어 신호는 상기 내부 펄스 신호와 비교하여 제 1 지연 시간만큼 지연되고 상기 제 2 제어 신호는 상기 내부 펄스 신호와 비교하여 상기 제 1 지연 시간보다 적은 제 2 지연 시간만큼 지연되며; 상기 열 선택 신호 발생기는 상기 제 1 및 제 2 제어 신호들에 응답하고; 그리고 상기 제어 회로는 상기 적어도 하나의 레이턴시 신호의 값의 함수로서 상기 제 1 및 제 2 지연 시간들의 값들을 조정함으로써 상기 열 선택 신호의 상승 및 하강 에지들 중 적어도 하나의 시점을 조정한다.
이 실시예에 있어서, 상기 제 1 제어 신호는 상기 내부 펄스 신호가 지연되고 반전된 신호이다.
이 실시에에 있어서, 기입 활성화 신호 및 상기 내부 펄스 신호에 응답하여 기입 상태 및 독출 상태를 나타내는 신호를 발생하는 기입 활성화 버퍼를 부가적으로 포함하며, 상기 제어 회로는 기입 상태 및 독출 상태를 나타내는 신호에 응답한다.
이 실시예에 있어서, 상기 제어 회로는 상기 기입 상태 및 독출 상태를 나타내는 신호가 제 1 로직 상태이면 상기 적어도 하나의 레이턴시 신호의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하는 반면에, 상기 기입 상태 및 독출 상태를 나타내는 신호가 상기 제 1 로직 상태와 반대의 제 2 로직 상태이면 상기 적어도 하나의 레이턴시 신호의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하지 않는다.
이 실시예에 있어서, 상기 제어 회로는 상기 내부 펄스 신호에 응답하는 제 1 지연 회로와; 상기 제 1 지연 회로의 출력, 상기 적어도 하나의 레이턴시 신호 그리고 상기 기입 상태 및 독출 상태를 나타내는 신호에 응답하는 제 2 지연 회로 및; 상기 제 2 지연 회로의 출력에 응답하여 상기 제 1 및 제 2 제어 신호들을 발생하는 제 3 지연 회로를 포함한다.
이 실시에에 있어서, 상기 제 3 지연 회로는 상기 제 2 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시킨 신호로서 상기 제 1 제어 신호를 발생하는 북수 개의 직렬 연결된 제 1 인버터들 및; 상기 제 2 지연 회로의 출력 신호를 소정 시간 지연시킨 신호로서 상기 제 2 제어 신호를 발생하는 복수 개의 직렬 연결된 제 2 인버터들을 포함한다.
이 실시예에 있어서, 상기 제 1 지연 회로는 상기 내부 펄스 신호를 소정 시간 지연시켜 출력하고; 상기 복수 개의 직렬 연결된 제 1 인버터들은 상기 제 1 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시켜 상기 제 1 제어 신호로서 출력하며; 상기 복수 개의 직렬 연결된 제 2 인버터들은 상기 제 1 지연 회로의 출력 신호를 소정 시간 지연시켜 상기 제 2 제어 신호로서 출력한다.
이와같은 장치에 의해서, 열 선택 신호의 활성화/비활성화 시점을 제어하기 위한 신호들의 지연 시간이 독출 동작 동안에 캐스 레이턴시의 값에 따라 다르게 제어된다.
[실시예]
이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 9에 의거하여 상세히 설명한다.
도 6을 참조하면, 본 발명의 신규한 동기형 메모리 장치는 CSL 제어 회로 (200)를 제공하며, 상기 CSL 제어 회로 (200)는 독출 동작 동안에 캐스 레이턴시 (CL)의 값에 따라 열 선택 신호 (CSL)의 활성화/비활성화 시점을 제어하기 위한 제어 신호들(
Figure kpo00006
) 및 (CSLD)을 발생한다. 상기 제어 신호들 (
Figure kpo00007
) 및 (CSLD)는 캐스 레이턴시 (CL)의 값이 2일 때보다 캐스 레이턴시 (CL)의 값이 3(또는 그 보다 큰 정수)일 때 더 늦게 활성화되며, 그 결과 열 선택 신호 (CSL) 역시 늦게 활성화/비활성화된다.
이와같이, 독출 동작 동안에 캐스 레이턴시(CL)의 값에 따라 열 선택 신호(CSL)의 활성화/비활성화 시점을 다르게 제어함으로써, 캐스 레이턴시 (CL)의 값이 3(또는 그 보다 큰 정수)일 경우 CL2와 동일한 타이밍을 갖는 내부 펄스 신호(FRP)에 의해서 데이터 출력 버퍼 (220)에 무효한 데이터 (invalid data)가 래치되는 것을 방지할 수 있다.
도 4를 참조하면, 본 발명의 바람직한 실시예에 따른 동기형 메모리 장치의 구성을 보여주는 블럭도가 도시되어 있다. 본 발명의 동기형 메모리 장치, 특히 SDRAM 장치는 메모리 셀 어레이 (100), 모드 레지스트 세트 회로 (Mode Register Set : MRS) (110)를 포함한다. DRAM 장치의 메모리 셀 어레이 (100)는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에, 그것에 대한 설명은 여기서 생략한다.
상기 모드 레지스트 세트 회로 (110)는 SDRAM의 여러 가지 동작 모드들을 제어하기 위한 데이터를 저장하고, 캐스 레이턴시 (
Figure kpo00008
) latency), 어드레싱 모드(addressing mode), 버스트 길이 (burst length), 테스트 모드 (test mode) 및 여러 가지 특정 옵션들 (various specific options)을 프로그램한다. 상기 모드 레지스터 세트 회로 (100)의 초기 값은 정의되지 않으며, 그러므로 SDRAM을 동작시키기 위해서 파워-업한 후 모드 레지스터 세트 회로 (110)는 프로그램 되어야 한다. 캐스 레이턴시 (CL)을 타내내는 신호 (CLx) 또는 (CLy) (x=1, 2이고, y=3, 4, …, 등)의 레벌은 상기 신호들 (
Figure kpo00009
), (
Figure kpo00010
) 및 (
Figure kpo00011
)이 모두 로우 레벨 (Low level)일 때 캐스 레이턴시 (CL)을 나타내는 정보에 따라 설정된다. 예를들면, 캐스 레이턴시 (CL)에 대응하는 값이 1일 때 단지 캐스 레이턴시 신호 (CL1)이 하이 레벨이고, 나머지 캐스 레이턴시의 값에 대응하는 신호들은 모두 로우 레벨로 유지된다.
본 발명의 SDRAM 장치는 열 어드레스 버퍼 회로 (120), 열 프리디코더 회로(130), 열 메인디코더 회로 (140), 비트 라인 감지 증폭기 및 입출력 게이트 회로(150), 기입 활성화 버퍼 (160), 제 1 내지 제 3 펄스 발생 회로 (170), (180) 및 (190), CSL 제어 회로 (200), 입출력 감지 증폭기 회로 (210) 및 데이터 출력 버퍼회로 (220)를 포함한다.
상기 열 프리디코더 회로 (130)는 열 어드레스 버퍼 회로 (120)로부터의 열어드레스 신호 (CA)을 받아들여서 프리디코딩된 열 어드레스 신호 (DCA)를 발생한다. 그리고, 상기 열 메인 디코더 회로 (140)는 상기 열 프리디코더 회로 (130)로 부터 상기 신호 (DCA)을 제공받고, 상기 CSL 제어 회로 (200)로부터 제공되는 제어신호들 (
Figure kpo00012
및 CSLD)에 의해서 제어된, 상기 어드레스 신호 (Address)에 대응하는 열 선택 신호 (CSL)을 발생한다
상기 제 1 펄스 발생 회로 (170)는 외부 클럭 신호 (CLK)을 받아들여서, 상기 신호 (CLK)의 상승 에지에 동기된 제 1 내부 펄스 신호 (PCLK)을 발생하고, 상기 제 3 펄스 발생 회로 (190) 역시 상기 신호 (CLK)에 동기된 제 2 내부 펄스 신호 (CLKDQ)을 발생한다. 여기서, 상기 제 1 및 제 3 펄스 발생 회로 (170) 및 (190)에 의해서 발생된 내부 펄스 신호들 (PCLK 및 CLKDQ)은 자동적으로 그것들의 펄스 폭이 정해지는 오토 펄스이다.
상기 제 2 펄스 발생 회로 (180)는 독출 동작 동안에 상기 제 1 내부 펄스신호 (PCLK)에 동기된 제 3 내부 펄스 신호 (FRP)를 발생하되, 캐스 레이턴시(CLy)의 값이 적어도 3 이상일 때 발생되는 펄스 신호이다. 상기 신호들 (PCLK, FRP 및 CLKDQ)의 타이밍은 도 9에 도시된 바와 같다, 상기 회로들 (170, 180 및 190)은 이 분야에서 통상적으로 사용되는 회로들로서 이 분야의 통상적인 지식을 습득한 자들에 의해서 쉽게 구현 가능하기 때문에 여기서 구체적인 회로는 도면으로 첨부하지 않았다.
상기 기입 활성화 퍼버 회로 (160)는 기입 활성화 신호 (
Figure kpo00013
)을 받아들여서, 상기 기입 활성화 신호 (
Figure kpo00014
)가 기입 동작을 나타내는 경우 즉, 로우 레벌로 인가되는 경우 상기 제 1 내부 펄스 신호(PCLK)에 동기된 하이 레벨의 펄스 신호(PWR)을 발생한다. 반면에, 상기 회로 (160)는 상기 기입 활성화 신호 (
Figure kpo00015
)가 독출 동작을 나타내는 경우 즉, 하이 레벨로 인가되는 경우 상기 제 1 내부 펄스신호 (PCLK)에 동기된 로우 레벌의 상기 펄스 신호 (PWR)을 발생한다.
상기 CSL 제어 회로 (200)는 상기 펄스 신호 (PWR), 상기 제 1 내부 펄스 신호 (PCLK) 및 상기 캐스 레이턴시의 값 (CLy)을 받아들여서, 상기 열 메인 디코더 회로 (140)로부터 발생된 상기 열 선택 신호 (CSL)의 활성화/비활성화 시점을 제어하기 위한 상기 제어 신호들 (
Figure kpo00016
) 및 (CSLD)을 발생한다. 상기 CSL 제어 회로(200)은, 상기 캐스 레이턴스 (CL)의 값이 적어도 3 개의 클럭 사이클로 설정될 때, 상기 제 1 제어 신호 (
Figure kpo00017
)에 제어된 상기 열 선택 신호 (CSL)의 활성화 시점이, 상기 캐스 레이턴스 (CL)의 값이 2 개의 클럭 사이클들로 설정될 때, 상기제 1 제어 신호(
Figure kpo00018
)에 동기된 상기 열 선택 신호 (CSL)의 활성화 시점보다 늦도록 상기 제 1 및 제 2 제어 신호들 (
Figure kpo00019
) 및 (CSLD)을 제어한다. 이에 대한 상세한 설명은 이후 설명될 것이다.
도 5는 본 발명의 바람직한 실시예에 따른 기입 활성화 버퍼 회로를 보여주는 회로도이고, 도 6은 본 발명에 따른 CSL 제어 회로를 보여주는 회로도이며, 도 7은 열 메인 디코더 회로를 보여주는 회로도이다. 도 8은 캐스 레이턴시 (CL)의 값이 각각 2와 3일 때 본 발명에 따른 열 선택 신호의 동작 파형을 보여주는 도면이고, 도 9는 본 발명의 바람직한 실시예에 따른 동기형 메모리 장치의 동작 타이밍을 보여주는 도면이다. 이하, 도 5 내지 도 9에 의거하여서, 본 발명의 회로 및 그것의 동작이 설명된다.
다시 도 5를 참조하면, 기입 활성화 버퍼 회로 (160)은 통상적으로 사용되는 차동 증폭기를 이용한 비교 회로 (162), 3 개의 인버터들 (IV1-IV3), 2 개의 전달 게이트들 (TG1 및 TG2), 그리고 한 쌍의 인버터들 (IV4 및 IV5) 및 (IV6 및 IV7)로 이루어진 래치 회로들 (164) 및 (166)을 포함한다. 기입 활성화 신호 (
Figure kpo00020
)가 기입 동작을 나타낼 때, 즉 기준 전압 (VREF)보다 낮은 레벨(예를들면, 접지 전위)일때 노드 (A)는 하이 레벨이 된다. 이와 반대로, 상기 기입 활성화 신호(
Figure kpo00021
)가 독출 동작을 나타낼 때, 즉 기준 전압 (VREF)보다 높은 레벨(예를들면, 전원 전압)일 때 노드 (A)는 로우 레벨이 된다.
게속해서, 제 1 내부 펄스 신호 (PCLK)가 로우 레벨일 때, 상기 노드 (A)의 전위는 전달 게이트 (TG1)을 통해서 제 1 래치 회로 (164)에 래치된다. 이때, 전달 게이트 (TG2)가 비도전되어 있기 때문에, 상기 제 1 래치 회로 (164)에 래치된 전위는 제 2 래치 회로 (166)로 전달되지 않는다. 이와 반대로, 상기 제 1 내부 펄스 신호 (PCLK)가 하이 레벨일 때, 상기 제 1 래치 회로 (164)에 래치된 전위는 전달 게이트 (TG2)을 통해서 상기 제 2 래치 회로 (166)에 래치된다. 즉, 기입/독출 펄스 신호(PWR)가 발생된다. 앞서 설명된 바와 같이, 기입 동작 동안에 상기 신호 (PWR)은 하이 레벨이 되고, 독출 동작 동안에 상기 신호 (PWR)은 로우 레벨이 된다. 즉, 상기 기입/독출 펄스 신호 (PWR)는 기입 상태 및 독출 상태를 나타내기 위한 신호로서 사용된다.
다시 도 6을 참조하면, 본 발명의 바람직한 실시예에 따른 CSL 제어 회로 (200)는 상기 제 1 내부 펄스 신호 (PCLK), 상기 기입/독출 펄스 신호 (PWR) 및 캐스 레이턴스의 값 (CLy)을 받아들여서, 상기 열 선택 신호 (CSL)의 활성화/비활성화 시점을 제어하기 위한 제 1 제어 신호 (
Figure kpo00022
) 및 제 2 제어 신호 (CSLD)을 발생한다. 상기 회로 (200)는 제 1 내지 제 3 지연부들(201-203), 3 개의 인버터들(IV12-IV14) 및 4 개의 낸드 게이트들 (G1-G4)을 포함한다.
상기 제 1 지연부 (201)는 상기 제 1 내부 펄스 신호 (PCLK)에 응답하는 제 1 지연 회로로서 동작하며, 상기 3 개의 인버터들 (IV12-IV14) 및 4 개의 낸드 게이트들 (G1-G4)은 상기 제 1 지연 회로의 출력, 상기 적어도 하나의 레이턴시 신호(CLy) 그리고 상기 기입/독출 펄스 신호 (PWR)에 응답하는 제 2 지연 회로로서 동작한다. 그리고, 상기 제 2 및 제 3 지연부들 (202,203)은 상기 제 2 지연 회로의 출력에 응답하여 상기 제 1 및 제 2 제어 신호들 (
Figure kpo00023
, CSLD)을 발생하는 제 3지연 회로로서 동작한다. 상기 제 2 지연부 (202)는 상기 제 2 지연 회로의 출력 신호 즉, 낸드 게이트 (G4)의 출력 신호를 반전시키고 소정 시간 지연시킨 신호로서 상기 제 1 제어 신호 (
Figure kpo00024
)를 발생하며, 상기 제 3 지연부 (203)는 상기 제 2 지연 회로의 출력 신호를 소정 시간 지연시킨 신호로서 상기 제 2 제어 신호(CSLD)를 발생한다. 이에 대한 동작은 이하 상세히 설명한다.
계속해서 도 6을 참조하면, 상기 제 1 지연부 (201)는 상기 제 1 내부 펄스 신호 (PCLK)에 응답하는 제 1 지연 회로로서 동작하며, 직렬로 접속된 4개의 인버터들 (IV8-IV11)로 구성된다. 상기 지연부 (201)는 제 1 내부 펄스 신호 (PCLK)을 받아들여서 지연된 펄스 신호 (PCLKD)을 출력한다. 상기 제 1 지연부 (201)는 상기 제 1 내부 펄스 신호 (PCLK)를 소정 시간 지연시켜 출력한다. 캐스 레이턴시 신호의 값 (CLy)가 일 입력 단자로 인가되는 낸드 게이트 (G1)은 타 단자로 인버터 (IV12)을 통해서 반전된 기입/독출 펄스 신호 (PWR)을 받아들인다.
만약, 신호 (PWR)이 독출 동작을 나타내고 캐스 레이턴시의 값 (CLy)가 적어도 3 이상일 때 즉, 캐스 레이턴시 신호(CLy)가 하이 레벨일 때, 상기 낸드 게이트 (G1)는 로우 레벨의 제 1경로 선택 신호 (PCS1)를 출력한다. 따라서, 상기 신호들 (PCLKD) 및 (PCS1)을 받아들인 낸드 게이트 (G2)의 출력은 제 1 경로 선택 신호 (PCS1)의 레벨에 따라 결정된다. 즉, 상기 제 1 경로 선택 신호 (PCS1)이 로우 레벨일 때, 낸드 게이트 (G2)의 출력은 지연된 펄스 신호 (PCLKD)의 레벨에 관계없이 일정 레벨 (예를들면, 하이 레벨)로 유지된다.
반면에, 상기 제 1 경로 선택 신호 (PCS1)이 하이 레벨일 때 즉, 신호 (PWR)이 독출 동작을 나타내고 캐스 레이턴시 신호 (CLy)가 로우 레벨일 때 (즉, 캐스 레이턴시가 1 또는 2일 때), 낸드 게이트 (G2)의 출력은 상기 지연된 펄스 신호 (PCLKD)의 레벨에 따라 결정된다.
그리고, 낸드 게이트 (G3)은 신호 (PWR)이 독출 동작을 나타내고 신호 (CLy)가 적어도 3 이상일 때 즉, 하이 레벨일 때, 인버터들 (IV3) 및 (IV4)을 통해서 상기 지연된 펄스 신호 (PCLKD)에 따라 변하는 제 2 경로 선택 신호 (PCS2)를 출력한다. 반면에, 상기 제 2 경로 선택 신호 (PCS2)는 신호 (PWR)이 독출 동작을 나타내고 신호 (CLy)가 2일 때, 즉 로우 레벨일 때, 상기 지연된 펄스 신호 (PCLKD)에 관계없이 일정 레벨로 유지된다.
이때, 일 입력 단자에 상기 낸드 게이트 (G2)의 출력이 인가되는 낸드 게이트 (G4)의 출력은 타 입력 단자로 인가되는 제 2 경로 선택 신호 (PCS2)의 레벨에 제어된다.
다시말해서, 신호 (PWR)이 독출 동작을 나타내고 캐스 레이턴시의 값 (CLy)가 적어도 3 이상일 때 즉, 하이 레벨일 때, 낸드 게이드 (G2)의 출력은 로우 레벨의 제 1 경로 선택 신호 (PCS1)에 의해서 일정 레벌 (예를들면, 하이 레벨)로 유지된다. 반면에, 낸드 게이트 (G3)는 상기 인버터들 (IV13) 및 (IV14)을 통해서 상기 지연된 펄스 신호 (PCLD)에 따라 변하는 상기 제 2 경로 선택 신호 (PCS2)을 출력한다. 이로써, 낸드 게이트 (G4)는 상기 제 2 경로 선택 신호 (PCS2) 즉, 낸드 게이트 (G2)을 통해서 지연된 시간에 비해서 상대적으로 긴 지연 시간을 갖는 제 1 내부 펄스 신호 (PCLK)에 따라 제 2 및 제 3 지연부들 (202) 및 (203)을 통해서 각각 제 1 제어 신호 (
Figure kpo00025
) 및 제 2 제어 신호 (CSLD)를 출력한다.
다시 말해서, 복수 개의 직렬 연결된 인버터들 (IV15-IV19)로 구성된 제 2 지연부 (202)는 상기 제 1 지연부 (201)의 출력 신호를 반전시키고 소정 시간 지연 시켜 상기 제 1 제어 신호 (
Figure kpo00026
)로서 출력한다. 그리고, 복수 개의 직렬 연결된 인버터들 (IV19-IV20)은 상기 제 1 지연부 (201)의 출력 신호를 소정 시간 지연시켜 상기 제 2 제어 신호 (CSLD)로서 출력한다.
이에 따라, 도 7의 열 메인 디코더 (140)는, 도 8에 도시된 바와 같이, CL3일 때 독출 명령이 입력되는 첫 번째 클럭 사이클 (CK1) 동안에 인가되는 어드레스 신호에 대응하는 열 선택 신호 (CSL1)을 발생한다. 상기 열 선택 신호 (CSL1)에 의해서 선택된 열에 대응하는 데이터 (DI01)는 제 2 펄스 발생 회로 (180)로부터의 제 2 내부 펄스 신호 (FRP)에 의해서 입출력 감지 증폭기 회로(도면에는 도시되지 않았지만 다른 래치 수단)(210)에 래치된다. 결국, 도 9에서 알 수 있듯이, 독출 동작 동안에 캐스 레이턴시의 값이 3(또는 그 보다 크 정수)일 때 두 번째 클럭 사이클 (CK2)에 대응하는 데이터 (DI02)가 첫 번째 클럭 사이클 (CK1)에 대응하는 신호 (FRP)에 의해서 래치되지 않음을 알 수 있다. 즉, 열 선택 신호 (CSL)의 활성화/비활성화 시점은 신호 (FRP)을 기준으로하여 시간 (T1)만큼 늦도록 구현함으로써, 독출 동작 동안에 캐스 레이턴시의 값이 3 또는 그 보다 큰 수일 때, 데이터 페일을 방지할 수 있게 되었다.
그리고, 신호 (PWR)이 독출 동작을 나타내고 신호 (CLy)가 로우 레벨일 때, 낸드 게이트 (G3)는 인버터들 (IV13) 및 (IV14)을 통해서 일정 레벨의 제 2 경로 선택 신호 (PCS2)를 출력한다. 반면에, 낸드 게이트 (G2)의 출력은 하이 레벨의 제 1 경로 선택 신호 (PCS1)에 의해서 상기 지연된 펄스 신호 (PCLD)에 따라 변한다. 이로써, 낸드 게이트 (G4)는 낸드 게이트 (G3) 및 인버터들 (IV13) 및 (IV14)에 의해서 지연된 시간에 비해서 상대적으로 짧은 지연 시간을 갖는 제 1 내부 펄스 신호 (PCLK)에 따라 제 2 및 제 3 지연부들 (202 및 203)을 통해서 각각 제 1 제어 신호 (
Figure kpo00027
) 및 제 2 제어 신호 (CSLD)를 출력한다.
결국, 도 8에서 알 수 있듯이, 독출 동작 동안에 캐스 레이턴시의 값이 2일 때 발생되는 열 선택 신호의 활성화/비활성화 시점은 캐스 레이턴스의 값이 3(또는 그 보다 큰 정수)일 때 발생되는 열 선택 신호의 그것보다 시간 (T2)만큼 빠르다는 것을 알 수 있다. 반대로, 독출 동작 동안에 캐스 레이턴시의 값이 3(또는 그 보다 큰 정수)일 때 발생되는 열 선택 신호의 활성화/비활성화 시점은 캐스 레이턴스의 값이 2일 때 발생되는 열 선택 신호의 그것보다 시간 (T2)만큼 느리다는 것을 알 수 있다.
상기한 바와같이, 독출 동작 동안에 캐스 레이턴시의 값에 따라 열 선택 신호의 활성화/비활성화 시점을 제어하기 위한 신호들의 지연 시간을 다르게 구현함으로써, 캐스 레이턴시의 값 (CL)이 적어도 3 이상일 때 발생되는 데이터 페일을 방지할 수 있다. 아울러, CL2일 때 열 선택 신호를 제어하는 신호들의 지연 시간을 CL3에 비해서 상대적으로 빠르게 함으로써 동기형 메모리 장치의 고속 동작을 보장할 수 있다.

Claims (14)

  1. 상승 에지 및 하강 에지를 갖는 열 선택 신호(CSL)를 발생하는 열 선택 신호 발생기 (140)및; 상기 열 선택 신호 발생기 (140)에 연결되며, 적어도 하나의 레이턴시 신호(CLy)에 응답하여 상기 열 선택 신호 (CSL)의 하강 에지 및 상승 에지 중 적어도 하나의 시점을 조정하는 제어 회로 (200)를 포함하며, 상기 제어 회로 (200)는 내부 펄스 신호 (PCLK)에 응답하여 제 1 및 제 2 제어 신호들 (
    Figure kpo00028
    , CSLD)을 발생하되, 상기 제 1 제어 신호 (
    Figure kpo00029
    )는 상기 내부 펄스 신호 (PCLK)와 비교하여 제 1 지연 시간만큼 지연되고 상기 제 2 제어 신호(CSLD)는 상기 내부 펄스 신호 (PCLK)와 비교하여 상기 제 1 지연 시간보다 적은 제 2 지연 시간만큼 지연되며; 상기 열 선택 신호 발생기 (140)는 상기 제 1 및 제 2 제어 신호들 (
    Figure kpo00030
    , CSLD)에 응답하고; 그리고 상기 제어 회로 (200)는 상기 적어도 하나의 레이턴시 신호의 값의 함수로서 상기 제 1 및 제 2 지연 시간들의 값들을 조정함으로써 상기 열 선택 신호 (CSL)의 상승 및 하강 에지들 중 적어도 하나의 시점을 조정하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 제 1 제어 신호 (
    Figure kpo00031
    )는 상기 내부 펄스 신호 (PCLK)가 지연되고 반전된 신호인 반도체 메모리 장치.
  3. 제 1 항에 있어서, 기입 활성화 신호 (
    Figure kpo00032
    ) 및 상기 내부 펄스 신호 (PCLK)에 응답하여 기입 상태 및 독출 상태를 나타내는 신호 (PWR)를 발생하는 기입 활성화 버퍼 (160)를 부가적으로 포함하며, 상기 제어 회로 (200)는 기입 상태 및 독출 상태를 나타내는 신호 (PWR)에 응답하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제어 회로 (200)는 상기 기입 상태 및 독출 상태를 나타내는 신호(PWR)가 제 1 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하는 반면에, 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)가 상기 제 1 로직 상태와 반대의 제 2 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하지 않는 반도체 메모리 장치.
  5. 제 2 항에 있어서, 기입 활성화 신호 (
    Figure kpo00033
    ) 및 상기 내부 펄스 신호 (PCLK)에 응답하여 기입 상태 및 독출 상태를 나타내는 신호 (PWR)를 발생하는 기입 활성화 버퍼 (160)를 부가적으로 포함하며, 상기 제어 회로 (200)는 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)에 응답하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 제어 회로 (200)는 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)가 제 1 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하는 반면에, 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)가 상기 제 1 로직 상태와 반대의 제 2 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하지 않는 반도체 메모리 장치.
  7. 제 3 항에 있어서, 상기 제어 회로 (200)는 상기 내부 펄스 신호 (PCLK)에 응답하는 제 1 지연 회로와; 상기 제 1 지연 회로의 출력, 상기 적어도 하나의 레이턴시 신호 (CLy) 그리고 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)에 응답하는 제 2 지연 회로 및; 상기 제 2 지연 회로의 출력에 응답하여 상기 제 1 및 제 2 제어 신호들 (
    Figure kpo00034
    , CSLD)을 발생하는 제 3 지연 회로를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 제 3 지연 회로는 상기 제 2 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시킨 신호로서 상기 제 1 제어 신호 (
    Figure kpo00035
    )를 발생하는 복수 개의 직렬 연결된 제 1 인버터들 및; 상기 제 2 지연 회로의 출력 신호를 소정 시간 지연시킨 신호로서 상기 제 2 제어 신호 (CSLD)를 발생하는 복수 개의 직렬 연결된 제 2 인버터들을 포함하는 반도체 메모리 장칭.
  9. 제 8 항에 있어서, 상기 제 1 지연 회로는 상기 내부 펄스 신호를 소정 시간 지연시켜 출력하고; 상기 복수 개의 직렬 연결된 제 1 인버터들은 상기 제 1 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시켜 상기 제 1 제어 신호로서 출력하며; 상기 복수 개의 직렬 연결된 제 2 인버터들은 상기 제 1 지연 회로의 출력 신호를 소정 시간 지연시켜 상기 제 2 제어 신호로서 출력하는 반도체 메모리 장치.
  10. 상승 에지 및 하강 에지를 갖는 열 선택 신호(CSL)를 발생하는 열 선택 신호 발생기 (140)와; 기입 활성화 신호 (
    Figure kpo00036
    ) 및 내부 펄스 신호 (PCLK)에 응답하여 기입 상태 및 독출 상태를 나타내는 신호 (PWR)를 발생하는 쓰기 인에이블 버퍼 (160) 및; 상기 열 선택 신호 발생기 (140)에 연결되며, 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)와 적어도 하나의 레이턴시 신호 (CLy)에 응답하여 상기 적어도 하나의 레이턴시 신호의 값의 함수로서 상기 열 선택 신호 (CSL)의 하강 에지 및 상승 에지 중 적어도 3하나의 타이밍을 조정하는 제어 회로 (200)를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 제어 회로 (200)는 상기 기입 상태 및 독출 상태를 나타내는 신호(PWR)가 제 1 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하는 반면에, 상기 쓰기 상태 신호 (PWR)가 상기 제 1 로직 상태와 반대의 제 2 로직 상태이면 상기 적어도 하나의 레이턴시 신호 (CLy)의 값의 함수로서 상기 제 1 및 제 2 지연 시간을 조정하지 않는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제어 회로 (200)는 상기 내부 펄스 신호 (PCLK)에 응답하여 제 1 지연 회로와; 상기 제 1 지연 회로의 출력, 상기 적어도 하나의 레이턴시 신호 (CLy) 그리고 상기 기입 상태 및 독출 상태를 나타내는 신호 (PWR)에 응답하는 제 2 지연 회로 및; 상기 제 2 지연 회로의 출력에 응답하여 상기 제 1 및 제 2 제어 신호들 (
    Figure kpo00037
    , CSLD)을 발생하는 제 3 지연 회로를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 제 3 지연 회로는 상기 제 2 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시킨 신호로서 상기 제 1 제어 신호 (
    Figure kpo00038
    )를 발생하는 복수 개의 직렬 연결된 제 1 인버터들 및; 상기 제 2 지연 회로의 출력 신호를 소정 시간 지연시키 신호로서 상기 제 2 제어 신호 (CSLD)를 발생하는 복수 개의 직렬 연결된 제 2 인버터들을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 제 1 지연 회로는 상기 내부 펄스 신호 (PCLK)를 소정 시간 지연시켜 출력하고; 상기 복수 개의 직렬 연결된 제 1 인버터들은 상기 제 1 지연 회로의 출력 신호를 반전시키고 소정 시간 지연시켜 상기 제 1 제어 신호(
    Figure kpo00039
    )로서 출력하며; 상기 복수 개의 직렬 연결된 제 2 인버터들은 상기 제 1 지연 회로의 출력 신호를 소정 시간 지연시켜 상기 제 2 제어 신호 (CSLD)로서 출력하는 반도체 메모리 장치.
KR1019970061349A 1997-11-20 1997-11-20 동기형 메모리 장치 KR100274602B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019970061349A KR100274602B1 (ko) 1997-11-20 1997-11-20 동기형 메모리 장치
TW087113157A TW408329B (en) 1997-11-20 1998-08-11 Synchronous semiconductor memory device with programmable latency period
US09/134,586 US6151270A (en) 1997-11-20 1998-08-14 Integrated circuit memory devices having programmable latency periods and methods of operating same
FR9810764A FR2771209B1 (fr) 1997-11-20 1998-08-27 Dispositif de memoire a semiconducteur synchrone avec periode de latence programmable
DE19839570A DE19839570B4 (de) 1997-11-20 1998-08-31 Synchrones Halbleiterspeicherbauteil mit programmierbarer Latenzzeit
JP33167798A JP3803203B2 (ja) 1997-11-20 1998-11-20 同期型メモリ装置
GB9825369A GB2331609B (en) 1997-11-20 1998-11-20 Synchronous semiconductor memory device with programmable latency period

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970061349A KR100274602B1 (ko) 1997-11-20 1997-11-20 동기형 메모리 장치

Publications (2)

Publication Number Publication Date
KR19990040859A KR19990040859A (ko) 1999-06-15
KR100274602B1 true KR100274602B1 (ko) 2000-12-15

Family

ID=19525131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970061349A KR100274602B1 (ko) 1997-11-20 1997-11-20 동기형 메모리 장치

Country Status (7)

Country Link
US (1) US6151270A (ko)
JP (1) JP3803203B2 (ko)
KR (1) KR100274602B1 (ko)
DE (1) DE19839570B4 (ko)
FR (1) FR2771209B1 (ko)
GB (1) GB2331609B (ko)
TW (1) TW408329B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287184B1 (ko) * 1999-02-23 2001-04-16 윤종용 동기식 디램 반도체 장치의 내부 클럭 지연 회로 및 그 지연 방법
JP3959211B2 (ja) 1999-09-22 2007-08-15 株式会社東芝 半導体記憶装置
KR100336838B1 (ko) * 1999-06-17 2002-05-16 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
KR100324820B1 (ko) * 1999-06-29 2002-02-28 박종섭 싱크로너스 메모리 소자
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP3535788B2 (ja) * 1999-12-27 2004-06-07 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
WO2001075898A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Interface command architecture for synchronous flash memory
US6785764B1 (en) 2000-05-11 2004-08-31 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
WO2001075890A2 (en) * 2000-03-30 2001-10-11 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
JP4345204B2 (ja) 2000-07-04 2009-10-14 エルピーダメモリ株式会社 半導体記憶装置
JP2002025272A (ja) 2000-07-10 2002-01-25 Sharp Corp 半導体記憶装置およびその評価方法
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6807613B1 (en) * 2000-08-21 2004-10-19 Mircon Technology, Inc. Synchronized write data on a high speed memory bus
KR100374637B1 (ko) * 2000-10-24 2003-03-04 삼성전자주식회사 Ｊｅｄｅｃ 규격의 포스티드 카스 기능을 가지는 동기식반도체 메모리 장치
US6763444B2 (en) * 2001-05-08 2004-07-13 Micron Technology, Inc. Read/write timing calibration of a memory array using a row or a redundant row
KR100428759B1 (ko) * 2001-06-25 2004-04-28 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 리드 방법
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
US6934899B2 (en) * 2002-01-30 2005-08-23 Etron Technology, Inc. Variable self-time scheme for write recovery by low speed tester
JP2003257200A (ja) * 2002-03-01 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
KR100416622B1 (ko) * 2002-04-27 2004-02-05 삼성전자주식회사 동기식 반도체 메모리장치의 컬럼 디코더 인에이블 타이밍제어방법 및 장치
KR100626375B1 (ko) 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
KR100546389B1 (ko) * 2003-10-22 2006-01-26 삼성전자주식회사 카스 레이턴시에 따라 동기되는 타이밍이 변하는 반도체메모리 장치
US20050102476A1 (en) * 2003-11-12 2005-05-12 Infineon Technologies North America Corp. Random access memory with optional column address strobe latency of one
US7065666B2 (en) * 2003-11-13 2006-06-20 Micron Technology, Inc. Apparatus and method for generating a delayed clock signal
KR100568253B1 (ko) * 2003-12-01 2006-04-07 삼성전자주식회사 반도체 메모리 장치 및 그의 기입 제어 방법
KR100546215B1 (ko) * 2003-12-05 2006-01-24 주식회사 하이닉스반도체 펄스 폭 제어 회로
US7224637B2 (en) * 2004-09-23 2007-05-29 Promos Technologies Inc. Tri-mode clock generator to control memory array access
KR100632626B1 (ko) * 2005-10-14 2006-10-09 주식회사 하이닉스반도체 데이터 입출력 동작시 소비 전류를 감소시키는 클럭 제어회로와 이를 포함하는 반도체 메모리 장치 및 그 데이터입출력 동작 방법
KR100821573B1 (ko) * 2006-04-05 2008-04-15 주식회사 하이닉스반도체 반도체 메모리의 컬럼 선택신호 생성장치
US7849302B2 (en) 2006-04-10 2010-12-07 Apple Inc. Direct boot arrangement using a NAND flash memory
KR100746229B1 (ko) 2006-07-07 2007-08-03 삼성전자주식회사 반도체 메모리 장치
KR100818102B1 (ko) * 2006-12-15 2008-03-31 주식회사 하이닉스반도체 컬럼 어드레스 선택 신호 발생 회로
JP2013097850A (ja) * 2011-11-07 2013-05-20 Elpida Memory Inc 半導体装置
US10163474B2 (en) * 2016-09-22 2018-12-25 Qualcomm Incorporated Apparatus and method of clock shaping for memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
US5424983A (en) * 1993-12-16 1995-06-13 Mosaid Technologies Incorporated Output buffer and synchronizer
JP2697634B2 (ja) * 1994-09-30 1998-01-14 日本電気株式会社 同期型半導体記憶装置
US5544124A (en) * 1995-03-13 1996-08-06 Micron Technology, Inc. Optimization circuitry and control for a synchronous memory device with programmable latency period
US5655105A (en) * 1995-06-30 1997-08-05 Micron Technology, Inc. Method and apparatus for multiple latency synchronous pipelined dynamic random access memory
EP0864086A4 (en) * 1995-10-02 2001-05-02 Univ Columbia BIOCHEMICAL MARKERS OF THE ISCHEMY
JP2940457B2 (ja) * 1996-01-23 1999-08-25 日本電気株式会社 半導体メモリ
JP3183159B2 (ja) * 1996-03-29 2001-07-03 日本電気株式会社 同期型ｄｒａｍ
JPH10228772A (ja) * 1997-02-18 1998-08-25 Mitsubishi Electric Corp 同期型半導体記憶装置

Also Published As

Publication number Publication date
FR2771209B1 (fr) 2003-10-17
GB9825369D0 (en) 1999-01-13
JP3803203B2 (ja) 2006-08-02
JPH11224486A (ja) 1999-08-17
FR2771209A1 (fr) 1999-05-21
US6151270A (en) 2000-11-21
DE19839570B4 (de) 2004-09-16
GB2331609A (en) 1999-05-26
TW408329B (en) 2000-10-11
GB2331609B (en) 2000-01-19
KR19990040859A (ko) 1999-06-15
DE19839570A1 (de) 1999-05-27

Similar Documents

Publication Publication Date Title
KR100274602B1 (ko) 동기형 메모리 장치
US5880998A (en) Synchronous semiconductor memory device in which current consumed by input buffer circuit is reduced
US6847582B2 (en) Low skew clock input buffer and method
US6424590B1 (en) Semiconductor device
US10825495B2 (en) Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
US6205046B1 (en) Synchronous dynamic random-access memory
US6198674B1 (en) Data strobe signal generator of semiconductor device using toggled pull-up and pull-down signals
US6504789B2 (en) Semiconductor memory device
KR100377840B1 (ko) 반도체 기억 장치
US7230864B2 (en) Circuit for generating data strobe signal of semiconductor memory device
KR20040042792A (ko) 원하는 디엘엘 클록을 선택하는 구성을 갖는 반도체기억장치
US20210201978A1 (en) Apparatuses and methods for wide clock frequency range command paths
US6480033B2 (en) Semiconductor device
US6850459B2 (en) Synchronous semiconductor memory device allowing adjustment of data output timing
JP2005302252A (ja) 同期および非同期併用ｍｒｓを含むｐｓｒａｍ
US7280410B2 (en) System and method for mode register control of data bus operating mode and impedance
US20030031081A1 (en) Semiconductor memory device operating in synchronization with data strobe signal
US6256260B1 (en) Synchronous semiconductor memory device having input buffers and latch circuits
US20050097292A1 (en) Synchronous memory device capable of controlling write recovery time
KR100363481B1 (ko) 입력 버퍼 제어 장치
JP3447640B2 (ja) 半導体記憶装置
US6301189B1 (en) Apparatus for generating write control signals applicable to double data rate SDRAM
US8248863B2 (en) Data buffer control circuit and semiconductor memory apparatus including the same
KR0158492B1 (ko) 반도체 메모리 장치
US7701799B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110830

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee