JP2003257200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003257200A JP2003257200A JP2002055235A JP2002055235A JP2003257200A JP 2003257200 A JP2003257200 A JP 2003257200A JP 2002055235 A JP2002055235 A JP 2002055235A JP 2002055235 A JP2002055235 A JP 2002055235A JP 2003257200 A JP2003257200 A JP 2003257200A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、ウェハテストにおいて、テ
ストの読出データの不良判定の結果を早期に判定するこ
とが可能である半導体記憶装置を提供することである。 【解決手段】 テストモードにおいて、出力回路のＮ個
のラッチ回路の各々をレイテンシ設定回路で制御して動
作状態とし、メモリアレイから読出データを出力するこ
とによりデータ伝達期間を通常のデータ読出動作時より
も短く設定することができ、テストモードにおける読出
データのテスト時間を短縮することができる。
ストの読出データの不良判定の結果を早期に判定するこ
とが可能である半導体記憶装置を提供することである。 【解決手段】 テストモードにおいて、出力回路のＮ個
のラッチ回路の各々をレイテンシ設定回路で制御して動
作状態とし、メモリアレイから読出データを出力するこ
とによりデータ伝達期間を通常のデータ読出動作時より
も短く設定することができ、テストモードにおける読出
データのテスト時間を短縮することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロック信号
に同期して、アドレス信号、タイミング信号および入力
データなどの外部信号を取込む同期型半導体記憶装置に
関し、特にクロック信号と同期して複数のデータを順次
連続して読み出す構成の半導体記憶装置に関する。
に同期して、アドレス信号、タイミング信号および入力
データなどの外部信号を取込む同期型半導体記憶装置に
関し、特にクロック信号と同期して複数のデータを順次
連続して読み出す構成の半導体記憶装置に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ（Micro Pro
cessor Unit）の進展により、メインフレームのみなら
ずワークステーションやパーソナルコンピュータなどの
コンピュータシステム全体が高速化しており、さらに、
ＲＩＳＣプロセッサ（Restricted Instruction Set
Computer）の出現により動作周波数が１００ＭＨｚを超
えるシステムも登場してきた。これらコンピュータシス
テムの主記憶部やグラフィックス等に用いられるＤＲＡ
Ｍ（Dynamic Random Access Memory）は、その微細
化とともに年々高速化が図られてきたが、それをはるか
に上回る勢いでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
ＤＲＡＭの高速化への対応として、データ転送能力も飛
躍的に高めたシンクロナスＤＲＡＭが開発されるに至っ
た。
cessor Unit）の進展により、メインフレームのみなら
ずワークステーションやパーソナルコンピュータなどの
コンピュータシステム全体が高速化しており、さらに、
ＲＩＳＣプロセッサ（Restricted Instruction Set
Computer）の出現により動作周波数が１００ＭＨｚを超
えるシステムも登場してきた。これらコンピュータシス
テムの主記憶部やグラフィックス等に用いられるＤＲＡ
Ｍ（Dynamic Random Access Memory）は、その微細
化とともに年々高速化が図られてきたが、それをはるか
に上回る勢いでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
ＤＲＡＭの高速化への対応として、データ転送能力も飛
躍的に高めたシンクロナスＤＲＡＭが開発されるに至っ
た。
【０００３】このシンクロナスＤＲＡＭは、入力される
クロック信号の立上がりエッジに同期して、コマンドの
ラッチやデータの入出力を行なう同期型ＤＲＡＭであ
る。この同期型ＤＲＡＭは、システムクロックと同期さ
せることにより高速の動作制御が可能となっており、一
般的に、パイプライン回路方式が採用されている。
クロック信号の立上がりエッジに同期して、コマンドの
ラッチやデータの入出力を行なう同期型ＤＲＡＭであ
る。この同期型ＤＲＡＭは、システムクロックと同期さ
せることにより高速の動作制御が可能となっており、一
般的に、パイプライン回路方式が採用されている。
【０００４】パイプライン回路方式とは、アドレス入力
からデータ出力までの一連の読出動作をする回路をブロ
ック毎に分割し、分割した各ブロックをクロックに応じ
て多重動作させることによって高速動作を実現する方式
である。
からデータ出力までの一連の読出動作をする回路をブロ
ック毎に分割し、分割した各ブロックをクロックに応じ
て多重動作させることによって高速動作を実現する方式
である。
【０００５】一例として３段パイプライン回路方式につ
いて説明する。たとえば、アドレス信号の入力からカラ
ムスイッチの選択までを第１段、カラムスイッチの選択
から読出データのラッチまでを第２段、読出データが出
力バッファ回路から出力端子に伝達され、そのレベルが
確定するまでを第３段とし、これらをクロック信号によ
って区切り内部動作を多重化している。
いて説明する。たとえば、アドレス信号の入力からカラ
ムスイッチの選択までを第１段、カラムスイッチの選択
から読出データのラッチまでを第２段、読出データが出
力バッファ回路から出力端子に伝達され、そのレベルが
確定するまでを第３段とし、これらをクロック信号によ
って区切り内部動作を多重化している。
【０００６】たとえば、１００ＭＨｚのクロック信号に
より動作させた場合には、３クロック分の３０ｎｓまで
の時間で最初のデータが得られる。これ以降は、多重化
しているので、各サイクルごとに順次、１０ｎｓ毎にデ
ータが出力される。このように、最初のアクセス時間は
従来の通常のＤＲＡＭと変わらないものの、以降のアク
セスが通常のＤＲＡＭより格段に高速化されるのでデー
タ転送速度が大幅に向上する。上記の３段パイプライン
回路方式では、カラムアドレスの入力からその指定アド
レスのデータの出力まで３サイクル必要であり、一般的
にこれをＣＡＳレイテンシ３という。
より動作させた場合には、３クロック分の３０ｎｓまで
の時間で最初のデータが得られる。これ以降は、多重化
しているので、各サイクルごとに順次、１０ｎｓ毎にデ
ータが出力される。このように、最初のアクセス時間は
従来の通常のＤＲＡＭと変わらないものの、以降のアク
セスが通常のＤＲＡＭより格段に高速化されるのでデー
タ転送速度が大幅に向上する。上記の３段パイプライン
回路方式では、カラムアドレスの入力からその指定アド
レスのデータの出力まで３サイクル必要であり、一般的
にこれをＣＡＳレイテンシ３という。
【０００７】ＣＡＳレイテンシとはデータの読出指示で
あるカラムアドレスの入力が与えられてから有効データ
の出力が可能となるまでのクロックサイクル数を示す。
基準となるタイミング信号としては、カラムアドレスス
トローブ信号／ＣＡＳが用いられる。なお、ロウアドレ
スストローブ信号／ＲＡＳを基準とすることも可能であ
る。
あるカラムアドレスの入力が与えられてから有効データ
の出力が可能となるまでのクロックサイクル数を示す。
基準となるタイミング信号としては、カラムアドレスス
トローブ信号／ＣＡＳが用いられる。なお、ロウアドレ
スストローブ信号／ＲＡＳを基準とすることも可能であ
る。
【０００８】
【発明が解決しようとする課題】シンクロナスＤＲＡＭ
においては、高速なデータ読出を可能とするためにクロ
ック信号の高周波数化が図られる。しかし、カラムアド
レスの入力から有効データが出力されるまでには、カラ
ム選択動作や増幅動作等のためにクロック周波数に関わ
りなく一定時間を要する。
においては、高速なデータ読出を可能とするためにクロ
ック信号の高周波数化が図られる。しかし、カラムアド
レスの入力から有効データが出力されるまでには、カラ
ム選択動作や増幅動作等のためにクロック周波数に関わ
りなく一定時間を要する。
【０００９】したがって、高速クロックを用いてデータ
読出を行なうためには、ＣＡＳレイテンシを大きくしな
ければならない。
読出を行なうためには、ＣＡＳレイテンシを大きくしな
ければならない。
【００１０】一方、ウェハテスト時においては、コスト
面から低速クロックのテスタが一般的に試験に用いられ
る。このような低速クロックのテスタを用いて、高速ク
ロックに対応して設計される、すなわちＣＡＳレイテン
シの大きいシンクロナスＤＲＡＭをテストした場合、ク
ロック同期系であるので、データの読出指示が与えられ
てからデータが出力されるまでに長時間を必要としてし
まう。すなわち、ウェハテストにおけるテストデータの
不良判定の結果に長時間を要してしまうという問題が発
生する。
面から低速クロックのテスタが一般的に試験に用いられ
る。このような低速クロックのテスタを用いて、高速ク
ロックに対応して設計される、すなわちＣＡＳレイテン
シの大きいシンクロナスＤＲＡＭをテストした場合、ク
ロック同期系であるので、データの読出指示が与えられ
てからデータが出力されるまでに長時間を必要としてし
まう。すなわち、ウェハテストにおけるテストデータの
不良判定の結果に長時間を要してしまうという問題が発
生する。
【００１１】本発明の目的は、ウェハテストにおいて、
テストデータの不良判定の結果を早期に判定することが
可能である半導体記憶装置を提供することである。
テストデータの不良判定の結果を早期に判定することが
可能である半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリアレイから出力された読出データをデータ出
力ノードへ伝達するためのデータ出力回路と、データ読
出動作が指示されてから、読出データがデータ出力ノー
ドへ伝達されるまでのデータ伝達期間を調整するため
に、データ出力回路の動作タイミングを制御するための
レイテンシ設定回路とを備え、レイテンシ設定回路は、
テストモードにおいて、データ伝達期間を通常のデータ
読出動作時よりも短く設定する。
は、メモリアレイから出力された読出データをデータ出
力ノードへ伝達するためのデータ出力回路と、データ読
出動作が指示されてから、読出データがデータ出力ノー
ドへ伝達されるまでのデータ伝達期間を調整するため
に、データ出力回路の動作タイミングを制御するための
レイテンシ設定回路とを備え、レイテンシ設定回路は、
テストモードにおいて、データ伝達期間を通常のデータ
読出動作時よりも短く設定する。
【００１３】好ましくは、データ出力回路は、メモリア
レイからの読出データを伝達するために、直列に接続さ
れた第１段から第Ｎ段（Ｎ：自然数）までのＮ個のラッ
チ回路と、Ｎ個のラッチ回路のうちの最終段のラッチ回
路の出力に応答して、データ出力ノードの電圧レベルを
設定するための出力バッファとを含み、Ｎ個のラッチ回
路は、所定タイミングにおいて、それぞれが動作状態に
設定され、各Ｎ個のラッチ回路は、動作状態において、
前段側から伝達された読出データを後段側へ伝達する。
レイからの読出データを伝達するために、直列に接続さ
れた第１段から第Ｎ段（Ｎ：自然数）までのＮ個のラッ
チ回路と、Ｎ個のラッチ回路のうちの最終段のラッチ回
路の出力に応答して、データ出力ノードの電圧レベルを
設定するための出力バッファとを含み、Ｎ個のラッチ回
路は、所定タイミングにおいて、それぞれが動作状態に
設定され、各Ｎ個のラッチ回路は、動作状態において、
前段側から伝達された読出データを後段側へ伝達する。
【００１４】特に、メモリアレイは、テストモードにお
いて、出力回路のＮ個のラッチ回路の各々が動作状態に
設定された下で、読出データをデータ出力回路に出力す
る。
いて、出力回路のＮ個のラッチ回路の各々が動作状態に
設定された下で、読出データをデータ出力回路に出力す
る。
【００１５】好ましくは、クロック信号に同期してデー
タ読出動作し、レイテンシ設定回路によって設定される
データ伝達期間は、クロック信号の周期の整数倍に相当
する。
タ読出動作し、レイテンシ設定回路によって設定される
データ伝達期間は、クロック信号の周期の整数倍に相当
する。
【００１６】特に、レイテンシ設定回路は、テストモー
ドにおいて、データ伝達期間を、クロック信号の周期の
０倍に設定する。
ドにおいて、データ伝達期間を、クロック信号の周期の
０倍に設定する。
【００１７】特に、テストモードにおいて、データ伝達
期間は、データ出力回路において、メモリアレイおよび
データ出力ノード間で生じる読出データの伝播遅延に相
当する。
期間は、データ出力回路において、メモリアレイおよび
データ出力ノード間で生じる読出データの伝播遅延に相
当する。
【００１８】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
【００１９】図１は、本発明の実施の形態に従う同期型
半導体記憶装置１０００のブロック構成図である。
半導体記憶装置１０００のブロック構成図である。
【００２０】同期型半導体記憶装置１０００は、メモリ
アレイ１００と、プリアンプ２００と、ラッチ回路３０
０ａ〜３００ｂと、出力回路４００とを備える。
アレイ１００と、プリアンプ２００と、ラッチ回路３０
０ａ〜３００ｂと、出力回路４００とを備える。
【００２１】メモリアレイ１００は、行列状に配置され
た複数のメモリセルを有し、データ読出指示に応じて、
メモリアレイ１００に格納されている読出データに対応
する相補の関係である２つの信号（以下、データ信号と
も称する）がデータ線を介してプリアンプ２００に入力
される。プリアンプ２００は、タイミング信号φ０に応
じて、メモリアレイ１００から出力されたデータ信号を
増幅してラッチ回路３００ａに出力する。ラッチ回路３
００ａは、タイミング信号φ１に応じて、プリアンプ２
００から出力されたデータ信号をラッチして出力回路４
００に出力する。ラッチ回路３００ｂは、タイミング信
号φ２に応じて、ラッチ回路３００ａから出力されたデ
ータ信号をラッチしてラッチ回路３００ｃに出力する。
出力回路４００は、タイミング信号φ３に応じて、ラッ
チ回路３００ｂから出力されたデータ信号をラッチして
ラッチされたデータ信号を、データＤＱとして外部へ出
力する。
た複数のメモリセルを有し、データ読出指示に応じて、
メモリアレイ１００に格納されている読出データに対応
する相補の関係である２つの信号（以下、データ信号と
も称する）がデータ線を介してプリアンプ２００に入力
される。プリアンプ２００は、タイミング信号φ０に応
じて、メモリアレイ１００から出力されたデータ信号を
増幅してラッチ回路３００ａに出力する。ラッチ回路３
００ａは、タイミング信号φ１に応じて、プリアンプ２
００から出力されたデータ信号をラッチして出力回路４
００に出力する。ラッチ回路３００ｂは、タイミング信
号φ２に応じて、ラッチ回路３００ａから出力されたデ
ータ信号をラッチしてラッチ回路３００ｃに出力する。
出力回路４００は、タイミング信号φ３に応じて、ラッ
チ回路３００ｂから出力されたデータ信号をラッチして
ラッチされたデータ信号を、データＤＱとして外部へ出
力する。
【００２２】図２は、プリアンプ２００の回路図であ
る。プリアンプ２００は、差動アンプ２２０と、論理回
路２３０とを含む。
る。プリアンプ２００は、差動アンプ２２０と、論理回
路２３０とを含む。
【００２３】差動アンプ２２０は、メモリアレイ１００
に格納されている読出データに対応してデータ線に伝達
された相補の関係である２つの信号（データ信号）をそ
れぞれ入力信号ＩＮおよび／ＩＮとして、その信号のレ
ベル差を増幅して論理回路２３０に出力する。
に格納されている読出データに対応してデータ線に伝達
された相補の関係である２つの信号（データ信号）をそ
れぞれ入力信号ＩＮおよび／ＩＮとして、その信号のレ
ベル差を増幅して論理回路２３０に出力する。
【００２４】論理回路２３０は、差動アンプ２２０から
の増幅信号に基づいて生成された出力信号ＯＵＴおよび
／ＯＵＴをラッチ回路３００ａへ出力する。
の増幅信号に基づいて生成された出力信号ＯＵＴおよび
／ＯＵＴをラッチ回路３００ａへ出力する。
【００２５】差動アンプ２２０は、ＰチャンネルＭＯＳ
トランジスタ２０１ａおよび２０１ｂと、Ｐチャンネル
ＭＯＳトランジスタ２０２ａおよび２０２ｂと、Ｎチャ
ンネルＭＯＳトランジスタ２０３〜２０５とを有する。
トランジスタ２０１ａおよび２０１ｂと、Ｐチャンネル
ＭＯＳトランジスタ２０２ａおよび２０２ｂと、Ｎチャ
ンネルＭＯＳトランジスタ２０３〜２０５とを有する。
【００２６】ＰチャンネルＭＯＳトランジスタ２０１ａ
および２０１ｂは、電源電圧ＶＣＣとノードＮ１との間
に並列に配置される。ＰチャンネルＭＯＳトランジスタ
２０１ａのゲートは、タイミング信号φ０を反転したタ
イミング信号／φ０の入力を受ける。ＰチャンネルＭＯ
Ｓトランジスタ２０１ｂのゲートは、ノードＮ２と電気
的に接続されている。ＮチャンネルＭＯＳトランジスタ
２０３は、ノードＮ１とノードＮ０との間に接続され、
そのゲートは、入力信号ＩＮの入力を受ける。
および２０１ｂは、電源電圧ＶＣＣとノードＮ１との間
に並列に配置される。ＰチャンネルＭＯＳトランジスタ
２０１ａのゲートは、タイミング信号φ０を反転したタ
イミング信号／φ０の入力を受ける。ＰチャンネルＭＯ
Ｓトランジスタ２０１ｂのゲートは、ノードＮ２と電気
的に接続されている。ＮチャンネルＭＯＳトランジスタ
２０３は、ノードＮ１とノードＮ０との間に接続され、
そのゲートは、入力信号ＩＮの入力を受ける。
【００２７】ＰチャンネルＭＯＳトランジスタ２０２ａ
および２０２ｂは、電源電圧ＶＣＣとノードＮ２との間
に並列に配置される。ＰチャンネルＭＯＳトランジスタ
２０２ａのゲートは、ノードＮ１と電気的に接続され
る。ＰチャンネルＭＯＳトランジスタ２０２ｂのゲート
は、タイミング信号／φ０の入力を受ける。Ｎチャンネ
ルＭＯＳトランジスタ２０４は、ノードＮ２とノードＮ
０との間に接続され、そのゲートは、入力信号／ＩＮの
入力を受ける。ＮチャンネルＭＯＳトランジスタ２０５
は、ノードＮ０と接地電圧ＧＮＤとの間に接続され、そ
のゲートは、タイミング信号φ０の入力を受ける。
および２０２ｂは、電源電圧ＶＣＣとノードＮ２との間
に並列に配置される。ＰチャンネルＭＯＳトランジスタ
２０２ａのゲートは、ノードＮ１と電気的に接続され
る。ＰチャンネルＭＯＳトランジスタ２０２ｂのゲート
は、タイミング信号／φ０の入力を受ける。Ｎチャンネ
ルＭＯＳトランジスタ２０４は、ノードＮ２とノードＮ
０との間に接続され、そのゲートは、入力信号／ＩＮの
入力を受ける。ＮチャンネルＭＯＳトランジスタ２０５
は、ノードＮ０と接地電圧ＧＮＤとの間に接続され、そ
のゲートは、タイミング信号φ０の入力を受ける。
【００２８】次に、差動アンプ２２０の動作について説
明する。差動アンプ２２０は、タイミング信号φ０が
「Ｈ」レベルの場合に、活性状態となり「Ｌ」レベルの
場合、非活性状態となる。
明する。差動アンプ２２０は、タイミング信号φ０が
「Ｈ」レベルの場合に、活性状態となり「Ｌ」レベルの
場合、非活性状態となる。
【００２９】一例として、タイミング信号φ０が「Ｈ」
レベルの場合について、相補の関係になる入力信号ＩＮ
および／ＩＮがそれぞれ「Ｈ」レベル、「Ｌ」レベルで
あるときについて考える。このときには、Ｐチャンネル
ＭＯＳトランジスタ２０１ａおよび２０１ｂが非導通状
態となり、ＰチャンネルＭＯＳトランジスタ２０２ａお
よび２０２ｂは、導通状態となるため、ノードＮ１およ
びＮ２の電圧レベルは、それぞれ「Ｌ」レベルおよび
「Ｈ」レベルとなる。一方、相補の関係である入力信号
ＩＮおよび／ＩＮがそれぞれ「Ｌ」レベルおよび「Ｈ」
レベルであるとき、ノードＮ１およびＮ２の電圧レベル
は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
したがって、ノードＮ１およびノードＮ２は、互いに相
補の電圧関係となりレベル差が増幅される。
レベルの場合について、相補の関係になる入力信号ＩＮ
および／ＩＮがそれぞれ「Ｈ」レベル、「Ｌ」レベルで
あるときについて考える。このときには、Ｐチャンネル
ＭＯＳトランジスタ２０１ａおよび２０１ｂが非導通状
態となり、ＰチャンネルＭＯＳトランジスタ２０２ａお
よび２０２ｂは、導通状態となるため、ノードＮ１およ
びＮ２の電圧レベルは、それぞれ「Ｌ」レベルおよび
「Ｈ」レベルとなる。一方、相補の関係である入力信号
ＩＮおよび／ＩＮがそれぞれ「Ｌ」レベルおよび「Ｈ」
レベルであるとき、ノードＮ１およびＮ２の電圧レベル
は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
したがって、ノードＮ１およびノードＮ２は、互いに相
補の電圧関係となりレベル差が増幅される。
【００３０】論理回路２３０は、ＮＡＮＤ回路２０６，
２０７および２０９と、インバータ２０８および２１０
とを有する。
２０７および２０９と、インバータ２０８および２１０
とを有する。
【００３１】ＮＡＮＤ回路２０６は、ノードＮ１および
ノードＮ２の電圧を２入力として、両者のＮＡＮＤ論理
演算結果をノードＮ３に出力する。ＮＡＮＤ回路２０７
は、ノードＮ１およびノードＮ３の電圧を２入力とし
て、両者のＮＡＮＤ論理演算結果をインバータ２０８に
出力する。インバータ２０８は、ＮＡＮＤ回路２０７の
出力を反転して、出力信号／ＯＵＴを出力する。
ノードＮ２の電圧を２入力として、両者のＮＡＮＤ論理
演算結果をノードＮ３に出力する。ＮＡＮＤ回路２０７
は、ノードＮ１およびノードＮ３の電圧を２入力とし
て、両者のＮＡＮＤ論理演算結果をインバータ２０８に
出力する。インバータ２０８は、ＮＡＮＤ回路２０７の
出力を反転して、出力信号／ＯＵＴを出力する。
【００３２】ＮＡＮＤ回路２０９は、ノードＮ３および
ノードＮ２の電圧を２入力として、両者のＮＡＮＤ論理
演算結果をインバータ２１０に出力する。インバータ２
１０は、ＮＡＮＤ回路２０７の出力を反転して、出力信
号ＯＵＴを出力する。
ノードＮ２の電圧を２入力として、両者のＮＡＮＤ論理
演算結果をインバータ２１０に出力する。インバータ２
１０は、ＮＡＮＤ回路２０７の出力を反転して、出力信
号ＯＵＴを出力する。
【００３３】論理回路２３０の動作について説明する。
一例として、相補の関係となるノードＮ１およびＮ２の
それぞれが「Ｈ」レベルおよび「Ｌ」レベルとすると、
出力信号ＯＵＴおよび／ＯＵＴは、それぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルとなる。一方、ノードＮ１および
Ｎ２のそれぞれが「Ｌ」レベルおよび「Ｈ」レベルとす
ると、出力信号ＯＵＴおよび／ＯＵＴは、それぞれ
「Ｈ」レベルおよび「Ｌ」レベルとなる。
一例として、相補の関係となるノードＮ１およびＮ２の
それぞれが「Ｈ」レベルおよび「Ｌ」レベルとすると、
出力信号ＯＵＴおよび／ＯＵＴは、それぞれ「Ｌ」レベ
ルおよび「Ｈ」レベルとなる。一方、ノードＮ１および
Ｎ２のそれぞれが「Ｌ」レベルおよび「Ｈ」レベルとす
ると、出力信号ＯＵＴおよび／ＯＵＴは、それぞれ
「Ｈ」レベルおよび「Ｌ」レベルとなる。
【００３４】全体として、プリアンプ２００の回路動作
は、タイミング信号φ０（「Ｈ」レベル）の入力を受け
て活性化され、相補の関係にある入力信号ＩＮおよび／
ＩＮを極性が同一でありかつ電圧レベルを増幅した出力
信号ＯＵＴおよび／ＯＵＴに設定する。すなわち、入力
信号ＩＮおよび／ＩＮのそれぞれが「Ｈ」レベルおよび
「Ｌ」レベルのとき、出力信号ＯＵＴおよび／ＯＵＴ
は、「Ｈ」レベルおよび「Ｌ」レベルとなる。
は、タイミング信号φ０（「Ｈ」レベル）の入力を受け
て活性化され、相補の関係にある入力信号ＩＮおよび／
ＩＮを極性が同一でありかつ電圧レベルを増幅した出力
信号ＯＵＴおよび／ＯＵＴに設定する。すなわち、入力
信号ＩＮおよび／ＩＮのそれぞれが「Ｈ」レベルおよび
「Ｌ」レベルのとき、出力信号ＯＵＴおよび／ＯＵＴ
は、「Ｈ」レベルおよび「Ｌ」レベルとなる。
【００３５】なお、初期状態において、プリアンプ２０
０の出力信号ＯＵＴおよび／ＯＵＴは、共に「Ｌ」レベ
ルである。
０の出力信号ＯＵＴおよび／ＯＵＴは、共に「Ｌ」レベ
ルである。
【００３６】図３は、ラッチ回路３００ａおよび３００
ｂの回路構成図である。ラッチ回路３００ａとラッチ回
路３００ｂとは同一の回路構成であるので、ここでは主
にラッチ回路３００ａについて説明する。
ｂの回路構成図である。ラッチ回路３００ａとラッチ回
路３００ｂとは同一の回路構成であるので、ここでは主
にラッチ回路３００ａについて説明する。
【００３７】ラッチ回路３００ａは、トランスファーゲ
ート３０１および３０６と、インバータ３０２〜３０５
および３０７〜３０９とを含む。ここで、トランスファ
ーゲート３０１は、ＮチャンネルＭＯＳトランジスタ３
０１ａとＰチャンネルＭＯＳトランジスタ３０１ｂとを
有する。トランスファーゲート３０６は、Ｎチャンネル
ＭＯＳトランジスタ３０６ａおよびＮチャンネルＭＯＳ
トランジスタ３０６ｂとを有する。また、インバータ３
０４および３０８は、通常のインバータよりも駆動能力
の低いインバータ（以下、小インバータと称するものと
する）である。
ート３０１および３０６と、インバータ３０２〜３０５
および３０７〜３０９とを含む。ここで、トランスファ
ーゲート３０１は、ＮチャンネルＭＯＳトランジスタ３
０１ａとＰチャンネルＭＯＳトランジスタ３０１ｂとを
有する。トランスファーゲート３０６は、Ｎチャンネル
ＭＯＳトランジスタ３０６ａおよびＮチャンネルＭＯＳ
トランジスタ３０６ｂとを有する。また、インバータ３
０４および３０８は、通常のインバータよりも駆動能力
の低いインバータ（以下、小インバータと称するものと
する）である。
【００３８】入力信号ＩＮのラッチについて説明する。
トランスファーゲート３０１は、入力信号ＩＮをノード
Ｎ４に伝達するゲートである。ＮチャンネルＭＯＳトラ
ンジスタ３０１ａのゲートは、タイミング信号φ１の入
力を受け、ＰチャンネルＭＯＳトランジスタ３０１ｂの
ゲートは、インバータ３０２により反転したタイミング
信号φ１の入力を受ける。インバータ３０３は、ノード
Ｎ４からの信号入力を受け反転してノードＮ５に伝達す
る。小インバータ３０４は、ノードＮ５からの信号入力
を受け反転してノードＮ４に伝達する。したがってイン
バータ３０３と小インバータ３０４とによってラッチが
形成される。インバータ３０５は、ノードＮ５からの信
号入力を反転して出力信号ＯＵＴを出力する。
トランスファーゲート３０１は、入力信号ＩＮをノード
Ｎ４に伝達するゲートである。ＮチャンネルＭＯＳトラ
ンジスタ３０１ａのゲートは、タイミング信号φ１の入
力を受け、ＰチャンネルＭＯＳトランジスタ３０１ｂの
ゲートは、インバータ３０２により反転したタイミング
信号φ１の入力を受ける。インバータ３０３は、ノード
Ｎ４からの信号入力を受け反転してノードＮ５に伝達す
る。小インバータ３０４は、ノードＮ５からの信号入力
を受け反転してノードＮ４に伝達する。したがってイン
バータ３０３と小インバータ３０４とによってラッチが
形成される。インバータ３０５は、ノードＮ５からの信
号入力を反転して出力信号ＯＵＴを出力する。
【００３９】すなわち、タイミング信号φ１に応じて、
トランスファーゲート３０１が導通し、入力信号ＩＮで
あるデータ信号をインバータ３０３および３０４におい
てラッチして出力信号ＯＵＴを出力する。なお、入力信
号ＩＮおよび出力信号ＯＵＴの信号の極性は同一であ
る。
トランスファーゲート３０１が導通し、入力信号ＩＮで
あるデータ信号をインバータ３０３および３０４におい
てラッチして出力信号ＯＵＴを出力する。なお、入力信
号ＩＮおよび出力信号ＯＵＴの信号の極性は同一であ
る。
【００４０】入力信号／ＩＮのラッチについても同様で
ある。トランスファーゲート３０６およびインバータ３
０２および３０７〜３０９の接続関係については、上述
したと同様であるのでその説明は繰り返さない。
ある。トランスファーゲート３０６およびインバータ３
０２および３０７〜３０９の接続関係については、上述
したと同様であるのでその説明は繰り返さない。
【００４１】タイミング信号φ１に応じて、トランスフ
ァーゲート３０６が導通し、入力信号／ＩＮであるデー
タ信号をインバータ３０７および３０８にラッチして出
力信号／ＯＵＴを出力する。
ァーゲート３０６が導通し、入力信号／ＩＮであるデー
タ信号をインバータ３０７および３０８にラッチして出
力信号／ＯＵＴを出力する。
【００４２】ラッチ回路３００ａは、タイミング信号φ
１が「Ｈ」レベルの場合、活性化状態となり、「Ｌ」レ
ベルの場合、非活性状態である。
１が「Ｈ」レベルの場合、活性化状態となり、「Ｌ」レ
ベルの場合、非活性状態である。
【００４３】一例として、入力信号ＩＮおよび／ＩＮが
それぞれ「Ｈ」レベルおよび「Ｌ」レベルであれば、出
力信号ＯＵＴおよび／ＯＵＴは、それぞれ「Ｈ」レベル
および「Ｌ」レベルにラッチされる。
それぞれ「Ｈ」レベルおよび「Ｌ」レベルであれば、出
力信号ＯＵＴおよび／ＯＵＴは、それぞれ「Ｈ」レベル
および「Ｌ」レベルにラッチされる。
【００４４】したがって、ラッチ回路３００ａは、タイ
ミング信号φ１に応じて、入力信号ＩＮおよび／ＩＮの
データ信号をラッチして極性が同一である出力信号ＯＵ
Ｔおよび／ＯＵＴを出力する。
ミング信号φ１に応じて、入力信号ＩＮおよび／ＩＮの
データ信号をラッチして極性が同一である出力信号ＯＵ
Ｔおよび／ＯＵＴを出力する。
【００４５】ラッチ回路３００ｂについても同様であ
り、タイミング信号φ２に応じて、入力信号ＩＮおよび
／ＩＮをラッチして、それぞれ極性が同一である出力信
号ＯＵＴおよび／ＯＵＴを出力する。
り、タイミング信号φ２に応じて、入力信号ＩＮおよび
／ＩＮをラッチして、それぞれ極性が同一である出力信
号ＯＵＴおよび／ＯＵＴを出力する。
【００４６】図４は、出力回路４００の回路図である。
出力回路４００は、タイミング信号φ３に応じて活性化
され、入力信号ＩＮおよび／ＩＮであるデータ信号をラ
ッチして出力バッファ４２０に出力し、データＤＱを生
成する。
出力回路４００は、タイミング信号φ３に応じて活性化
され、入力信号ＩＮおよび／ＩＮであるデータ信号をラ
ッチして出力バッファ４２０に出力し、データＤＱを生
成する。
【００４７】出力回路４００は、ラッチ回路４１０と、
出力バッファ４２０とを含む。ラッチ回路４１０は、ト
ランスファーゲート４０１および４０６と、インバータ
４０２〜４０５および４０７〜４０９とを有する。イン
バータ４０４および４０８は、小インバータである。
出力バッファ４２０とを含む。ラッチ回路４１０は、ト
ランスファーゲート４０１および４０６と、インバータ
４０２〜４０５および４０７〜４０９とを有する。イン
バータ４０４および４０８は、小インバータである。
【００４８】ラッチ回路４１０は、図３で説明したラッ
チ回路３００ａと同様の構成を有し、タイミング信号φ
３に応じて入力信号ＩＮおよび／ＩＮをラッチする。
チ回路３００ａと同様の構成を有し、タイミング信号φ
３に応じて入力信号ＩＮおよび／ＩＮをラッチする。
【００４９】出力バッファ４２０は、インバータ４１１
と、ＰチャンネルＭＯＳトランジスタ４１２およびＮチ
ャンネルＭＯＳトランジスタ４１３とを有する。
と、ＰチャンネルＭＯＳトランジスタ４１２およびＮチ
ャンネルＭＯＳトランジスタ４１３とを有する。
【００５０】ＰチャンネルＭＯＳトランジスタ４１２お
よびＮチャンネルＭＯＳトランジスタ４１３は、電源電
圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続され、そ
の接続ノードすなわちデータ出力ノードから外部へデー
タＤＱが伝達される。
よびＮチャンネルＭＯＳトランジスタ４１３は、電源電
圧ＶＣＣと接地電圧ＧＮＤとの間に直列に接続され、そ
の接続ノードすなわちデータ出力ノードから外部へデー
タＤＱが伝達される。
【００５１】ＰチャンネルＭＯＳトランジスタ４１２の
ゲートは、ラッチ回路４１０でラッチされた入力信号Ｉ
Ｎをインバータ４１１で反転した信号を受ける。Ｎチャ
ンネルＭＯＳトランジスタ４０３のゲートは、ラッチ回
路４１０でラッチされた入力信号／ＩＮを受ける。
ゲートは、ラッチ回路４１０でラッチされた入力信号Ｉ
Ｎをインバータ４１１で反転した信号を受ける。Ｎチャ
ンネルＭＯＳトランジスタ４０３のゲートは、ラッチ回
路４１０でラッチされた入力信号／ＩＮを受ける。
【００５２】出力回路４００の動作について説明する。
タイミング信号φ３が「Ｈ」レベルである場合、相補の
関係にある入力信号ＩＮおよび／ＩＮがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルのとき、ラッチされて出力バ
ッファ４２０のインバータ４１１およびＮチャンネルＭ
ＯＳトランジスタ４１３のゲートにそれぞれ「Ｈ」レベ
ルおよび「Ｌ」レベルが出力される。
タイミング信号φ３が「Ｈ」レベルである場合、相補の
関係にある入力信号ＩＮおよび／ＩＮがそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルのとき、ラッチされて出力バ
ッファ４２０のインバータ４１１およびＮチャンネルＭ
ＯＳトランジスタ４１３のゲートにそれぞれ「Ｈ」レベ
ルおよび「Ｌ」レベルが出力される。
【００５３】したがって、ＰチャンネルＭＯＳトランジ
スタ４１２がオン状態となり、データＤＱは、「１」と
なる。
スタ４１２がオン状態となり、データＤＱは、「１」と
なる。
【００５４】一方、入力信号ＩＮおよび／ＩＮがそれぞ
れ「Ｌ」レベルおよび「Ｈ」レベルである場合、Ｎチャ
ンネルＭＯＳトランジスタ４１３がオン状態となり、デ
ータＤＱは、「０」となる。
れ「Ｌ」レベルおよび「Ｈ」レベルである場合、Ｎチャ
ンネルＭＯＳトランジスタ４１３がオン状態となり、デ
ータＤＱは、「０」となる。
【００５５】なお、メモリアレイ１００からの読出デー
タとデータＤＱとの対応関係を反転させても良い。たと
えば、ＰチャンネルＭＯＳトランジスタ４１２がオン状
態のときデータＤＱを「０」とし、ＮチャンネルＭＯＳ
トランジスタ４１３がオン状態のときデータＤＱを
「１」とすることもできる。
タとデータＤＱとの対応関係を反転させても良い。たと
えば、ＰチャンネルＭＯＳトランジスタ４１２がオン状
態のときデータＤＱを「０」とし、ＮチャンネルＭＯＳ
トランジスタ４１３がオン状態のときデータＤＱを
「１」とすることもできる。
【００５６】図５は、タイミング信号φ０〜φ３を生成
するタイミング調整回路５００の回路ブロック図であ
る。
するタイミング調整回路５００の回路ブロック図であ
る。
【００５７】タイミング調整回路５００は、タイミング
信号φ０〜φ３を生成して、ＣＡＳレイテンシを調整す
るものであり、テスト信号ＴＭ、クロック信号ＣＬＫ、
データ読出のコマンドに応答して入力される読出指示信
号ＲＴ、データ読出終了のコマンドに応答して入力され
る読出終了信号ＴＥＲＭの入力を受けてタイミング信号
φ０〜φ３を生成する。
信号φ０〜φ３を生成して、ＣＡＳレイテンシを調整す
るものであり、テスト信号ＴＭ、クロック信号ＣＬＫ、
データ読出のコマンドに応答して入力される読出指示信
号ＲＴ、データ読出終了のコマンドに応答して入力され
る読出終了信号ＴＥＲＭの入力を受けてタイミング信号
φ０〜φ３を生成する。
【００５８】図６は、ＣＡＳレイテンシを１に調整する
タイミング調整回路５００の回路図である。
タイミング調整回路５００の回路図である。
【００５９】図６を参照して、タイミング調整回路５０
０は、ＲＴ保持回路５１０と、ＲＴ信号調整回路５７０
と、ＴＥＲＭ保持回路５２０と、ＴＥＲＭ信号調整回路
５８０と、タイミング信号生成ユニット５６０と、クロ
ック信号ＣＬＫＤ生成ユニット５３０を含む。
０は、ＲＴ保持回路５１０と、ＲＴ信号調整回路５７０
と、ＴＥＲＭ保持回路５２０と、ＴＥＲＭ信号調整回路
５８０と、タイミング信号生成ユニット５６０と、クロ
ック信号ＣＬＫＤ生成ユニット５３０を含む。
【００６０】ＲＴ保持回路５１０は、クロック信号ＣＬ
Ｋに応答して読出指示信号ＲＴをラッチし内部タイミン
グ信号Ｉ０を生成する。
Ｋに応答して読出指示信号ＲＴをラッチし内部タイミン
グ信号Ｉ０を生成する。
【００６１】ＴＥＲＭ保持回路５２０は、クロック信号
ＣＬＫに応答して読出終了信号ＴＥＲＭをラッチし内部
タイミング信号Ｉ１を生成する。
ＣＬＫに応答して読出終了信号ＴＥＲＭをラッチし内部
タイミング信号Ｉ１を生成する。
【００６２】ＲＴ信号調整回路５７０は、読出指示信号
ＲＴのタイミングを調整して、内部タイミング信号Ｉ２
およびＩ４を生成する。
ＲＴのタイミングを調整して、内部タイミング信号Ｉ２
およびＩ４を生成する。
【００６３】ＴＥＲＭ信号調整回路５８０は、読出終了
信号ＴＥＲＭのタイミングを調整して、内部タイミング
信号Ｉ３およびＩ５を生成する。
信号ＴＥＲＭのタイミングを調整して、内部タイミング
信号Ｉ３およびＩ５を生成する。
【００６４】クロック信号ＣＬＫＤ生成ユニット５３０
は、直列に接続された２個のインバータ５３０ａおよび
５３０ｂを含み、入力された信号を所定期間遅延させて
出力する遅延ユニットである。したがって、クロック信
号ＣＬＫＤは、クロック信号ＣＬＫよりも所定期間遅延
した信号となる。後述する他の遅延ユニットについても
同様の構成でありその説明は繰り返さない。
は、直列に接続された２個のインバータ５３０ａおよび
５３０ｂを含み、入力された信号を所定期間遅延させて
出力する遅延ユニットである。したがって、クロック信
号ＣＬＫＤは、クロック信号ＣＬＫよりも所定期間遅延
した信号となる。後述する他の遅延ユニットについても
同様の構成でありその説明は繰り返さない。
【００６５】ＲＴ保持回路５１０は、クロック信号ＣＬ
Ｋの立上がりおよび立下りに応じて、順番に読出指示信
号ＲＴをラッチして内部タイミング信号Ｉ０を１クロッ
クサイクル後に出力する。
Ｋの立上がりおよび立下りに応じて、順番に読出指示信
号ＲＴをラッチして内部タイミング信号Ｉ０を１クロッ
クサイクル後に出力する。
【００６６】ＲＴ保持回路５１０は、ラッチユニット５
０２ａ〜５０２ｃと、インバータ５０１と、ＮＡＮＤ回
路５０６とを有する。
０２ａ〜５０２ｃと、インバータ５０１と、ＮＡＮＤ回
路５０６とを有する。
【００６７】ＲＴ保持回路５１０は、ラッチユニット５
０２ａ〜５０２ｃと、ＮＡＮＤ回路５０６とが直列に接
続されている。ラッチユニット５０２ａ〜５０２ｃは、
直列に接続され、各々クロック信号ＣＬＫの入力および
インバータ５０１を介するクロック信号ＣＬＫの入力を
受ける。ＮＡＮＤ回路５０６は、ラッチユニット５０２
ｃの出力信号とクロック信号ＣＬＫＤとの入力を受けて
両者のＮＡＮＤ論理演算結果を内部タイミング信号Ｉ０
として出力する。ここで、ＮＡＮＤ回路５０６にクロッ
ク信号ＣＬＫＤを入力するのは、伝達される信号が直列
に接続されたラッチユニット５０２ａ〜５０２ｃにラッ
チされることにより所定期間遅延してしまうためクロッ
ク信号ＣＬＫを所定期間遅延させたクロック信号ＣＬＫ
Ｄを入力することによりタイミングの調整を図るためで
ある。
０２ａ〜５０２ｃと、ＮＡＮＤ回路５０６とが直列に接
続されている。ラッチユニット５０２ａ〜５０２ｃは、
直列に接続され、各々クロック信号ＣＬＫの入力および
インバータ５０１を介するクロック信号ＣＬＫの入力を
受ける。ＮＡＮＤ回路５０６は、ラッチユニット５０２
ｃの出力信号とクロック信号ＣＬＫＤとの入力を受けて
両者のＮＡＮＤ論理演算結果を内部タイミング信号Ｉ０
として出力する。ここで、ＮＡＮＤ回路５０６にクロッ
ク信号ＣＬＫＤを入力するのは、伝達される信号が直列
に接続されたラッチユニット５０２ａ〜５０２ｃにラッ
チされることにより所定期間遅延してしまうためクロッ
ク信号ＣＬＫを所定期間遅延させたクロック信号ＣＬＫ
Ｄを入力することによりタイミングの調整を図るためで
ある。
【００６８】ラッチユニット５０２ａについて説明す
る。ラッチユニット５０２ａは、クロック信号ＣＬＫに
応じて、読出指示信号ＲＴをラッチして、極性が同一で
ある信号を出力する。
る。ラッチユニット５０２ａは、クロック信号ＣＬＫに
応じて、読出指示信号ＲＴをラッチして、極性が同一で
ある信号を出力する。
【００６９】ラッチユニット５０２ａは、クロックドイ
ンバータ５０３ａと、インバータ５０４ａと、小インバ
ータ５０５ａとを有する。
ンバータ５０３ａと、インバータ５０４ａと、小インバ
ータ５０５ａとを有する。
【００７０】クロックドインバータ５０３ａは、インバ
ータ５０１を介して入力されるクロック信号ＣＬＫに応
じて読出指示信号ＲＴを反転してノードＮ６に伝達す
る。インバータ５０４ａは、ノードＮ６から伝達される
信号を反転させてノードＮ７に出力し、小インバータ５
０５ａは、ノードＮ７から伝達される信号を反転させて
ノードＮ６に出力して、ラッチを形成する。ラッチユニ
ット５０２ａは、クロック信号ＣＬＫが「Ｈ」レベル場
合に活性化状態となり、読出指示信号ＲＴをラッチし
て、極性が読出指示信号ＲＴと同一である出力信号を生
成する。
ータ５０１を介して入力されるクロック信号ＣＬＫに応
じて読出指示信号ＲＴを反転してノードＮ６に伝達す
る。インバータ５０４ａは、ノードＮ６から伝達される
信号を反転させてノードＮ７に出力し、小インバータ５
０５ａは、ノードＮ７から伝達される信号を反転させて
ノードＮ６に出力して、ラッチを形成する。ラッチユニ
ット５０２ａは、クロック信号ＣＬＫが「Ｈ」レベル場
合に活性化状態となり、読出指示信号ＲＴをラッチし
て、極性が読出指示信号ＲＴと同一である出力信号を生
成する。
【００７１】したがって、読出指示信号ＲＴが「Ｈ」レ
ベルの場合、ラッチユニット５０２ａの出力信号は、
「Ｈ」レベルにラッチされる。
ベルの場合、ラッチユニット５０２ａの出力信号は、
「Ｈ」レベルにラッチされる。
【００７２】ラッチユニット５０２ｂは、ラッチユニッ
ト５０２ａと反対に入力されるクロック信号ＣＬＫが
「Ｌ」の場合に活性化される。ラッチユニット５０２ｃ
は、ラッチユニット５０２ｃと同様にクロック信号ＣＬ
Ｋが「Ｈ」レベルの場合に活性化される。
ト５０２ａと反対に入力されるクロック信号ＣＬＫが
「Ｌ」の場合に活性化される。ラッチユニット５０２ｃ
は、ラッチユニット５０２ｃと同様にクロック信号ＣＬ
Ｋが「Ｈ」レベルの場合に活性化される。
【００７３】一例として、読出指示信号ＲＴが「Ｈ」レ
ベルのときの動作について説明する。
ベルのときの動作について説明する。
【００７４】クロック信号ＣＬＫが「Ｈ」レベルに立ち
上がったとき、ラッチユニット５０２ａが活性化されて
「Ｈ」レベルがラッチされる。次に、クロック信号ＣＬ
Ｋが「Ｌ」レベルに立ち下がったとき、ラッチユニット
５０２ｂが活性化されて、ラッチユニット５０２ａから
伝達された「Ｈ」レベルがラッチされる。次に、クロッ
ク信号ＣＬＫが「Ｈ」レベルに立ち上がったとき、ラッ
チユニット５０２ｃが活性化されて、ラッチユニット５
０２ｂから伝達された「Ｈ」レベルがラッチされる。
上がったとき、ラッチユニット５０２ａが活性化されて
「Ｈ」レベルがラッチされる。次に、クロック信号ＣＬ
Ｋが「Ｌ」レベルに立ち下がったとき、ラッチユニット
５０２ｂが活性化されて、ラッチユニット５０２ａから
伝達された「Ｈ」レベルがラッチされる。次に、クロッ
ク信号ＣＬＫが「Ｈ」レベルに立ち上がったとき、ラッ
チユニット５０２ｃが活性化されて、ラッチユニット５
０２ｂから伝達された「Ｈ」レベルがラッチされる。
【００７５】次に、クロック信号ＣＬＫＤが、「Ｈ」レ
ベルとなった際ＮＡＮＤ回路５０６の出力信号である内
部タイミング信号Ｉ０は、「Ｌ」レベルとなる。すなわ
ち１クロックサイクル後に、内部タイミング信号Ｉ０が
「Ｌ」レベルとなる。
ベルとなった際ＮＡＮＤ回路５０６の出力信号である内
部タイミング信号Ｉ０は、「Ｌ」レベルとなる。すなわ
ち１クロックサイクル後に、内部タイミング信号Ｉ０が
「Ｌ」レベルとなる。
【００７６】読出指示信号ＲＴが「Ｌ」レベルの場合
は、ラッチユニット５０２ｃからＮＡＮＤ回路５０６に
入力される信号は常に、「Ｌ」レベルであるため、内部
タイミング信号Ｉ０は、常に、「Ｈ」レベルである。
は、ラッチユニット５０２ｃからＮＡＮＤ回路５０６に
入力される信号は常に、「Ｌ」レベルであるため、内部
タイミング信号Ｉ０は、常に、「Ｈ」レベルである。
【００７７】ＴＥＲＭ保持回路５２０は、クロック信号
ＣＬＫの立上がりおよび立下りに応じて、順番に読出終
了信号ＴＥＲＭをラッチして内部タイミング信号Ｉ１を
１クロックサイクル後に出力する。
ＣＬＫの立上がりおよび立下りに応じて、順番に読出終
了信号ＴＥＲＭをラッチして内部タイミング信号Ｉ１を
１クロックサイクル後に出力する。
【００７８】ＴＥＲＭ保持回路５２０は、ラッチユニッ
ト５０２ｄ〜５０２ｆと、インバータ５２１と、ＮＡＮ
Ｄ回路５２２とを有する。
ト５０２ｄ〜５０２ｆと、インバータ５２１と、ＮＡＮ
Ｄ回路５２２とを有する。
【００７９】ＴＥＲＭ保持回路５２０は、ＲＴ保持回路
５１０と同様の構成を有するが、読出終了信号ＴＥＲＭ
を入力とし、内部タイミング信号Ｉ１を出力する点で異
なる。
５１０と同様の構成を有するが、読出終了信号ＴＥＲＭ
を入力とし、内部タイミング信号Ｉ１を出力する点で異
なる。
【００８０】一例として、読出終了信号ＴＥＲＭが
「Ｈ」レベルのときの動作について説明する。
「Ｈ」レベルのときの動作について説明する。
【００８１】クロック信号ＣＬＫが「Ｈ」レベルに立ち
上がったとき、ラッチユニット５０２ｄが活性化されて
「Ｈ」レベルがラッチされる。次に、クロック信号ＣＬ
Ｋが「Ｌ」レベルに立ち下がったとき、ラッチユニット
５０２ｅが活性化されてラッチユニット５０２ｄから出
力された「Ｈ」レベルがラッチされる。次に、クロック
信号ＣＬＫが「Ｈ」レベルに立ち上がったとき、ラッチ
ユニット５０２ｆが活性化されてラッチユニット５０２
ｅから出力された「Ｈ」レベルがラッチされる。次に、
クロック信号ＣＬＫＤが「Ｈ」レベルとなった際、ＮＡ
ＮＤ回路５２２の出力信号である内部タイミング信号Ｉ
１は、「Ｌ」レベルとなる。すなわち１クロックサイク
ル後に内部タイミング信号Ｉ１が「Ｌ」レベルとなる。
上がったとき、ラッチユニット５０２ｄが活性化されて
「Ｈ」レベルがラッチされる。次に、クロック信号ＣＬ
Ｋが「Ｌ」レベルに立ち下がったとき、ラッチユニット
５０２ｅが活性化されてラッチユニット５０２ｄから出
力された「Ｈ」レベルがラッチされる。次に、クロック
信号ＣＬＫが「Ｈ」レベルに立ち上がったとき、ラッチ
ユニット５０２ｆが活性化されてラッチユニット５０２
ｅから出力された「Ｈ」レベルがラッチされる。次に、
クロック信号ＣＬＫＤが「Ｈ」レベルとなった際、ＮＡ
ＮＤ回路５２２の出力信号である内部タイミング信号Ｉ
１は、「Ｌ」レベルとなる。すなわち１クロックサイク
ル後に内部タイミング信号Ｉ１が「Ｌ」レベルとなる。
【００８２】読出終了信号ＴＥＲＭが「Ｌ」レベルの場
合は、ラッチユニット５０２ｆからＮＡＮＤ回路５２２
に入力される信号は常に、「Ｌ」レベルであるので、内
部タイミング信号Ｉ１は、常に、「Ｈ」レベルである。
合は、ラッチユニット５０２ｆからＮＡＮＤ回路５２２
に入力される信号は常に、「Ｌ」レベルであるので、内
部タイミング信号Ｉ１は、常に、「Ｈ」レベルである。
【００８３】次に、ＲＴ信号調整回路５７０について説
明する。ＲＴ信号調整回路５７０は、ラッチユニット５
０２ａおよびラッチユニット５０２ｂにラッチされた読
出指示信号ＲＴに基づいてタイミング信号φ０を生成す
るとともに、内部タイミング信号Ｉ２およびＩ４を所定
タイミングで生成することによりタイミング信号φ１お
よびφ２のタイミング調整を行なう。具体的には、タイ
ミング信号φ０の立下りと内部タイミング信号Ｉ２の立
ち上がりのタイミングを同じタイミングに調整する。ま
た、タイミング信号φ０の立下りと、内部タイミング信
号Ｉ４の立ち下がりのタイミングを同じタイミングに調
整する。また、内部タイミング信号Ｉ４の立ち上がりと
内部タイミング信号Ｉ０の立ち下がりのタイミングを同
じタイミングに調整する。
明する。ＲＴ信号調整回路５７０は、ラッチユニット５
０２ａおよびラッチユニット５０２ｂにラッチされた読
出指示信号ＲＴに基づいてタイミング信号φ０を生成す
るとともに、内部タイミング信号Ｉ２およびＩ４を所定
タイミングで生成することによりタイミング信号φ１お
よびφ２のタイミング調整を行なう。具体的には、タイ
ミング信号φ０の立下りと内部タイミング信号Ｉ２の立
ち上がりのタイミングを同じタイミングに調整する。ま
た、タイミング信号φ０の立下りと、内部タイミング信
号Ｉ４の立ち下がりのタイミングを同じタイミングに調
整する。また、内部タイミング信号Ｉ４の立ち上がりと
内部タイミング信号Ｉ０の立ち下がりのタイミングを同
じタイミングに調整する。
【００８４】ＲＴ信号調整回路５７０は、ＮＡＮＤ回路
５４０，５４２および５４３と、インバータ５３４およ
び５４１と、遅延ユニット５３１と、ＯＲ回路５３５と
を含む。
５４０，５４２および５４３と、インバータ５３４およ
び５４１と、遅延ユニット５３１と、ＯＲ回路５３５と
を含む。
【００８５】ＮＡＮＤ回路５４０は、クロック信号ＣＬ
ＫＤの入力と、ラッチユニット５０２ａがクロック信号
ＣＬＫの立ち上がり（「Ｈ」レベル）に応答してラッチ
した読出指示信号ＲＴの入力を受けて、ＮＡＮＤ論理演
算結果をインバータ５４１に出力する。なお、図示しな
いが、ＮＡＮＤ回路５４０とインバータ５４１との間に
は、タイミング調整のための遅延ユニットが直列に接続
されているものとする。
ＫＤの入力と、ラッチユニット５０２ａがクロック信号
ＣＬＫの立ち上がり（「Ｈ」レベル）に応答してラッチ
した読出指示信号ＲＴの入力を受けて、ＮＡＮＤ論理演
算結果をインバータ５４１に出力する。なお、図示しな
いが、ＮＡＮＤ回路５４０とインバータ５４１との間に
は、タイミング調整のための遅延ユニットが直列に接続
されているものとする。
【００８６】インバータ５４１は、ＮＡＮＤ回路５４０
の出力信号を反転させてノードＮ８に伝達する。ここ
で、ノードＮ８に伝達された信号が、タイミング信号φ
０として出力される。
の出力信号を反転させてノードＮ８に伝達する。ここ
で、ノードＮ８に伝達された信号が、タイミング信号φ
０として出力される。
【００８７】ここで、タイミング信号φ０は、ラッチユ
ニット５０２ａにラッチされた読出指示信号ＲＴ
（「Ｈ」レベル）とクロック信号ＣＬＫＤ（「Ｈ」レベ
ル）とのＮＡＮＤ論理演算結果により生成されたワンシ
ョットパルスであり、遅延ユニットを通過することによ
り、読出指示信号ＲＴの信号波形よりも所定時間遅延し
た信号となる。
ニット５０２ａにラッチされた読出指示信号ＲＴ
（「Ｈ」レベル）とクロック信号ＣＬＫＤ（「Ｈ」レベ
ル）とのＮＡＮＤ論理演算結果により生成されたワンシ
ョットパルスであり、遅延ユニットを通過することによ
り、読出指示信号ＲＴの信号波形よりも所定時間遅延し
た信号となる。
【００８８】ＮＡＮＤ回路５４２は、ラッチユニット５
０２ｂがラッチした読出指示信号ＲＴと、インバータ５
３４を介して入力されるクロック信号ＣＬＫＤとを受け
て、ＮＡＮＤ論理演算結果をＯＲ回路５３５に出力す
る。ＯＲ回路５３５は、ＮＡＮＤ回路５４２の出力信号
と、ノードＮ８から伝達された信号とを受けて、内部タ
イミング信号Ｉ４を生成する。
０２ｂがラッチした読出指示信号ＲＴと、インバータ５
３４を介して入力されるクロック信号ＣＬＫＤとを受け
て、ＮＡＮＤ論理演算結果をＯＲ回路５３５に出力す
る。ＯＲ回路５３５は、ＮＡＮＤ回路５４２の出力信号
と、ノードＮ８から伝達された信号とを受けて、内部タ
イミング信号Ｉ４を生成する。
【００８９】ここで、タイミング信号φ０が立ち下がる
タイミングについて考える。タイミング信号φ０は、読
出指示信号ＲＴの立ち上がりおよび立下りが所定時間遅
延した信号である。読出指示信号ＲＴは、クロック信号
ＣＬＫ（「Ｈ」レベル）に同期して入力されるため、読
出指示信号ＲＴの立下りのタイミングもクロック信号Ｃ
ＬＫに同期しており、読出指示信号ＲＴの立下りが所定
時間遅延したタイミングにおいては、クロック信号ＣＬ
Ｋは、「Ｌ」レベルである。
タイミングについて考える。タイミング信号φ０は、読
出指示信号ＲＴの立ち上がりおよび立下りが所定時間遅
延した信号である。読出指示信号ＲＴは、クロック信号
ＣＬＫ（「Ｈ」レベル）に同期して入力されるため、読
出指示信号ＲＴの立下りのタイミングもクロック信号Ｃ
ＬＫに同期しており、読出指示信号ＲＴの立下りが所定
時間遅延したタイミングにおいては、クロック信号ＣＬ
Ｋは、「Ｌ」レベルである。
【００９０】したがって、タイミング信号φ０が立ち下
がるタイミングにおいては、クロック信号ＣＬＫは
「Ｌ」レベルであるため、ラッチユニット５０２ｂに読
出指示信号ＲＴ（「Ｈ」レベル）がラッチされた状態と
なっている。
がるタイミングにおいては、クロック信号ＣＬＫは
「Ｌ」レベルであるため、ラッチユニット５０２ｂに読
出指示信号ＲＴ（「Ｈ」レベル）がラッチされた状態と
なっている。
【００９１】また、前述したようにＮＡＮＤ回路５４０
は、クロック信号ＣＬＫＤの入力を受けてワンショット
パルスを生成するため、タイミング信号φ０が立ち下が
るタイミングにおいては、クロック信号ＣＬＫＤは
「Ｌ」レベルである。
は、クロック信号ＣＬＫＤの入力を受けてワンショット
パルスを生成するため、タイミング信号φ０が立ち下が
るタイミングにおいては、クロック信号ＣＬＫＤは
「Ｌ」レベルである。
【００９２】したがって、ＮＡＮＤ回路５４２の出力信
号は、ラッチユニット５０２ｂに読出指示信号ＲＴ
（「Ｈ」レベル）がラッチされた状態でかつクロック信
号ＣＬＫＤが「Ｌ」レベルに立ち下がった状態におい
て、「Ｌ」レベルとなる。
号は、ラッチユニット５０２ｂに読出指示信号ＲＴ
（「Ｈ」レベル）がラッチされた状態でかつクロック信
号ＣＬＫＤが「Ｌ」レベルに立ち下がった状態におい
て、「Ｌ」レベルとなる。
【００９３】ＯＲ回路５３５は、ＮＡＮＤ回路５４２か
らの出力信号と、ノードＮ８から伝達される信号とのＯ
Ｒ論理演算結果を出力するので、タイミング信号φ０が
「Ｌ」レベルに立ち下がったとき、ＮＡＮＤ回路５４２
は、「Ｌ」レベルであるため、内部タイミング信号Ｉ４
は、「Ｌ」レベルとなる。したがって、タイミング信号
φ０の立下りと内部タイミング信号Ｉ４の立ち下がりが
同じタイミングに調整される。
らの出力信号と、ノードＮ８から伝達される信号とのＯ
Ｒ論理演算結果を出力するので、タイミング信号φ０が
「Ｌ」レベルに立ち下がったとき、ＮＡＮＤ回路５４２
は、「Ｌ」レベルであるため、内部タイミング信号Ｉ４
は、「Ｌ」レベルとなる。したがって、タイミング信号
φ０の立下りと内部タイミング信号Ｉ４の立ち下がりが
同じタイミングに調整される。
【００９４】次に、内部タイミング信号Ｉ４の立ち上が
りについて考える。ＮＡＮＤ回路５４２は、次のクロッ
ク信号ＣＬＫＤの立ち上がり（「Ｈ」レベル）に応答し
てＮＡＮＤ論理演算結果を「Ｈ」レベルとして出力す
る。これに応答して内部タイミング信号Ｉ４は立ち上が
る。
りについて考える。ＮＡＮＤ回路５４２は、次のクロッ
ク信号ＣＬＫＤの立ち上がり（「Ｈ」レベル）に応答し
てＮＡＮＤ論理演算結果を「Ｈ」レベルとして出力す
る。これに応答して内部タイミング信号Ｉ４は立ち上が
る。
【００９５】上述したように、ラッチユニット５０２ｂ
において、読出指示信号ＲＴ（「Ｈ」レベル）がラッチ
された状態において、次のクロック信号ＣＬＫＤの立ち
上がり（「Ｈ」レベル）に応答して、内部タイミング信
号Ｉ０が立ち下がることを説明したことから、内部タイ
ミング信号Ｉ０の立下りと内部タイミング信号Ｉ４の立
ち上がりのタイミングが同じタイミングに調整される。
において、読出指示信号ＲＴ（「Ｈ」レベル）がラッチ
された状態において、次のクロック信号ＣＬＫＤの立ち
上がり（「Ｈ」レベル）に応答して、内部タイミング信
号Ｉ０が立ち下がることを説明したことから、内部タイ
ミング信号Ｉ０の立下りと内部タイミング信号Ｉ４の立
ち上がりのタイミングが同じタイミングに調整される。
【００９６】次に、ＴＥＲＭ信号調整回路５８０につい
て説明する。ＴＥＲＭ信号調整回路５８０は、入力され
た読出終了信号ＴＥＲＭに基づいて内部タイミング信号
Ｉ３およびＩ５を所定タイミングで生成することにより
タイミング信号φ１およびφ２のタイミング調整を行な
う。
て説明する。ＴＥＲＭ信号調整回路５８０は、入力され
た読出終了信号ＴＥＲＭに基づいて内部タイミング信号
Ｉ３およびＩ５を所定タイミングで生成することにより
タイミング信号φ１およびφ２のタイミング調整を行な
う。
【００９７】ＴＥＲＭ信号調整回路５８０は、ＮＡＮＤ
回路５４４，５４６および５４７と、インバータ５３６
および５４５と、遅延ユニット５３３と、ＯＲ回路５３
７とを含む。
回路５４４，５４６および５４７と、インバータ５３６
および５４５と、遅延ユニット５３３と、ＯＲ回路５３
７とを含む。
【００９８】ＴＥＲＭ信号調整回路５８０は、ＲＴ信号
調整回路５７０と比較して、同様の構成を有するがラッ
チユニット５０２ｄおよび５０２ｅにそれぞれラッチさ
れた読出終了信号ＴＥＲＭに基づいて、内部タイミング
信号Ｉ３およびＩ５を生成する点が異なる。
調整回路５７０と比較して、同様の構成を有するがラッ
チユニット５０２ｄおよび５０２ｅにそれぞれラッチさ
れた読出終了信号ＴＥＲＭに基づいて、内部タイミング
信号Ｉ３およびＩ５を生成する点が異なる。
【００９９】したがって、内部タイミング信号Ｉ３およ
びＩ５の立下り立ち上がりのタイミングは、それぞれ上
述した内部タイミング信号Ｉ２およびＩ４と同様のタイ
ミングとなる。
びＩ５の立下り立ち上がりのタイミングは、それぞれ上
述した内部タイミング信号Ｉ２およびＩ４と同様のタイ
ミングとなる。
【０１００】タイミング信号生成ユニット５６０につい
て説明する。タイミング信号生成ユニット５６０は、内
部タイミング信号Ｉ０〜Ｉ５およびインバータを介する
テスト信号ＴＭの入力を受けてタイミング信号φ１〜φ
３を出力する。
て説明する。タイミング信号生成ユニット５６０は、内
部タイミング信号Ｉ０〜Ｉ５およびインバータを介する
テスト信号ＴＭの入力を受けてタイミング信号φ１〜φ
３を出力する。
【０１０１】タイミング信号生成ユニット５６０は、Ｎ
ＡＮＤ回路５５０〜５５２と、インバータ５５３および
５５４とを含む。
ＡＮＤ回路５５０〜５５２と、インバータ５５３および
５５４とを含む。
【０１０２】ＮＡＮＤ回路５５０は、タイミング信号φ
０およびφ１と、インバータ５５３を介して入力される
テスト信号ＴＭとを受けて、タイミング信号φ３を生成
する。
０およびφ１と、インバータ５５３を介して入力される
テスト信号ＴＭとを受けて、タイミング信号φ３を生成
する。
【０１０３】ＮＡＮＤ回路５５１は、内部タイミング信
号Ｉ２およびＩ３とを受けて、タイミング信号φ１を生
成する。
号Ｉ２およびＩ３とを受けて、タイミング信号φ１を生
成する。
【０１０４】ＮＡＮＤ回路５５２は、内部タイミング信
号Ｉ４およびＩ５と、インバータ５５４を介して入力さ
れるテスト信号ＴＭとを受けて、タイミング信号φ２を
生成する。
号Ｉ４およびＩ５と、インバータ５５４を介して入力さ
れるテスト信号ＴＭとを受けて、タイミング信号φ２を
生成する。
【０１０５】なお、テスト信号ＴＭは、テストモードの
場合は、「Ｈ」レベルであり、通常時には、「Ｌ」レベ
ルであるものとする。
場合は、「Ｈ」レベルであり、通常時には、「Ｌ」レベ
ルであるものとする。
【０１０６】ここで、内部タイミング信号Ｉ０〜Ｉ５
は、初期状態においては、全て「Ｈ」レベルであり、イ
ンバータを介して入力されるテスト信号ＴＭも「Ｈ」レ
ベルであるためタイミング信号φ０〜φ３は、「Ｌ」レ
ベルに設定されている。
は、初期状態においては、全て「Ｈ」レベルであり、イ
ンバータを介して入力されるテスト信号ＴＭも「Ｈ」レ
ベルであるためタイミング信号φ０〜φ３は、「Ｌ」レ
ベルに設定されている。
【０１０７】したがって、タイミング信号生成ユニット
５６０は、内部タイミング信号Ｉ０〜Ｉ５の各々が
「Ｌ」レベルとなることにより、対応するタイミング信
号φ１〜φ３の各々が「Ｈ」レベルとなる。
５６０は、内部タイミング信号Ｉ０〜Ｉ５の各々が
「Ｌ」レベルとなることにより、対応するタイミング信
号φ１〜φ３の各々が「Ｈ」レベルとなる。
【０１０８】図７は、通常動作時における同期型半導体
記憶装置１０００のタイミングチャート図である。
記憶装置１０００のタイミングチャート図である。
【０１０９】図６および図７を参照して、最初に１つの
データを出力する場合について説明する。
データを出力する場合について説明する。
【０１１０】クロック信号ＣＬＫの立ち上がりに応じ
て、読出指示信号ＲＴが時刻ｔ０で入力される。１回の
データ読出であるため、クロック信号ＣＬＫの次の立ち
上がり時である時刻ｔ３において、読出終了信号ＴＥＲ
Ｍが入力される。
て、読出指示信号ＲＴが時刻ｔ０で入力される。１回の
データ読出であるため、クロック信号ＣＬＫの次の立ち
上がり時である時刻ｔ３において、読出終了信号ＴＥＲ
Ｍが入力される。
【０１１１】ここで、ＲＴ保持回路５１０を考えると、
クロック信号ＣＬＫが「Ｈ」レベルであり、読出指示信
号ＲＴが「Ｈ」レベルであるので、ラッチユニット５０
２ａには、「Ｈ」レベルがラッチされる。
クロック信号ＣＬＫが「Ｈ」レベルであり、読出指示信
号ＲＴが「Ｈ」レベルであるので、ラッチユニット５０
２ａには、「Ｈ」レベルがラッチされる。
【０１１２】また、ここで、ＲＴ信号調整回路５７０に
ついて考えると、ラッチユニット５０２ａに「Ｈ」レベ
ルがラッチされ、時刻ｔ１においてクロック信号ＣＬＫ
Ｄが「Ｈ」レベルとなった場合、ＮＡＮＤ回路５４０の
ＮＡＮＤ論理演算結果は、「Ｌ」レベルとなり、インバ
ータ５４１の出力信号は、「Ｈ」レベルとなる。
ついて考えると、ラッチユニット５０２ａに「Ｈ」レベ
ルがラッチされ、時刻ｔ１においてクロック信号ＣＬＫ
Ｄが「Ｈ」レベルとなった場合、ＮＡＮＤ回路５４０の
ＮＡＮＤ論理演算結果は、「Ｌ」レベルとなり、インバ
ータ５４１の出力信号は、「Ｈ」レベルとなる。
【０１１３】時刻ｔａにおいて、遅延ユニットによる所
定の遅延時間経過後、タイミング信号φ０は、「Ｈ」レ
ベルとなる。
定の遅延時間経過後、タイミング信号φ０は、「Ｈ」レ
ベルとなる。
【０１１４】したがって、タイミング信号φ０によっ
て、メモリアレイ１００から出力されたデータ信号がプ
リアンプ２００に増幅されてラッチ回路３００ａに出力
される。
て、メモリアレイ１００から出力されたデータ信号がプ
リアンプ２００に増幅されてラッチ回路３００ａに出力
される。
【０１１５】次に、時刻ｔｂにおいて、遅延ユニット５
３１による所定の遅延時間経過後、内部タイミング信号
Ｉ２は、「Ｌ」レベルに立ち下がるので、タイミング信
号φ１は、「Ｈ」レベルに立ち上がる。
３１による所定の遅延時間経過後、内部タイミング信号
Ｉ２は、「Ｌ」レベルに立ち下がるので、タイミング信
号φ１は、「Ｈ」レベルに立ち上がる。
【０１１６】したがって、タイミング信号φ１によっ
て、プリアンプ２００によって増幅されたデータ信号が
ラッチ回路３００ａにラッチされる。
て、プリアンプ２００によって増幅されたデータ信号が
ラッチ回路３００ａにラッチされる。
【０１１７】次に、時刻ｔｃにおいて、タイミング信号
φ０の立ち下がりに応答して、内部タイミング信号Ｉ２
は、「Ｈ」レベルに立ち上がる。したがって、タイミン
グ信号φ１は、「Ｌ」レベルに立ち下がる。
φ０の立ち下がりに応答して、内部タイミング信号Ｉ２
は、「Ｈ」レベルに立ち上がる。したがって、タイミン
グ信号φ１は、「Ｌ」レベルに立ち下がる。
【０１１８】ここで、ＲＴ保持回路５１０においては、
クロック信号ＣＬＫが時刻ｔ２において、「Ｌ」レベル
となるためラッチユニット５０２ｂには、ラッチユニッ
ト５０２ａから伝達された「Ｈ」レベルがラッチされ
る。
クロック信号ＣＬＫが時刻ｔ２において、「Ｌ」レベル
となるためラッチユニット５０２ｂには、ラッチユニッ
ト５０２ａから伝達された「Ｈ」レベルがラッチされ
る。
【０１１９】次に、時刻ｔ２ａにおいて、クロック信号
ＣＬＫＤが「Ｌ」レベルとなるためＮＡＮＤ回路５４２
の出力信号は、ＮＡＮＤ論理演算結果である「Ｌ」レベ
ルが出力される。
ＣＬＫＤが「Ｌ」レベルとなるためＮＡＮＤ回路５４２
の出力信号は、ＮＡＮＤ論理演算結果である「Ｌ」レベ
ルが出力される。
【０１２０】したがって、時刻ｔｃにおいて、ＯＲ回路
５３５の出力信号である内部タイミング信号Ｉ４は、タ
イミング信号φ０の立下りとともに「Ｌ」レベルとな
り、タイミング信号φ２は、「Ｈ」レベルとなる。
５３５の出力信号である内部タイミング信号Ｉ４は、タ
イミング信号φ０の立下りとともに「Ｌ」レベルとな
り、タイミング信号φ２は、「Ｈ」レベルとなる。
【０１２１】タイミング信号φ２が「Ｈ」レベルに応答
して、ラッチ回路３００ａによってラッチされたデータ
信号がラッチ回路３００ｂにラッチされる。
して、ラッチ回路３００ａによってラッチされたデータ
信号がラッチ回路３００ｂにラッチされる。
【０１２２】次に、時刻ｔ３において、クロック信号Ｃ
ＬＫが「Ｈ」レベルとなり、ＲＴ保持回路５１０のラッ
チユニット５０２ｃには、ラッチユニット５０２ｂにラ
ッチされた読出指示信号ＲＴ（「Ｈ」レベル）がラッチ
される。
ＬＫが「Ｈ」レベルとなり、ＲＴ保持回路５１０のラッ
チユニット５０２ｃには、ラッチユニット５０２ｂにラ
ッチされた読出指示信号ＲＴ（「Ｈ」レベル）がラッチ
される。
【０１２３】次に、時刻ｔ３ａにおいて、クロック信号
ＣＬＫＤが「Ｈ」レベルとなった際、ＮＡＮＤ回路５０
６のＮＡＮＤ論理演算結果である内部タイミング信号Ｉ
０は、「Ｌ」レベルとなる。これに応答して、タイミン
グ信号φ３が「Ｈ」レベルとなる。
ＣＬＫＤが「Ｈ」レベルとなった際、ＮＡＮＤ回路５０
６のＮＡＮＤ論理演算結果である内部タイミング信号Ｉ
０は、「Ｌ」レベルとなる。これに応答して、タイミン
グ信号φ３が「Ｈ」レベルとなる。
【０１２４】したがって、タイミング信号φ３によっ
て、ラッチ回路３００ｂにおいてラッチされたデータ信
号が出力回路４００でラッチされる。
て、ラッチ回路３００ｂにおいてラッチされたデータ信
号が出力回路４００でラッチされる。
【０１２５】出力回路４００において、ラッチされたデ
ータ信号によりデータＤＱが最終的に出力される。
ータ信号によりデータＤＱが最終的に出力される。
【０１２６】一方、時刻ｔ３において読出終了信号ＴＥ
ＲＭが入力される。この場合も読出指示信号ＲＴと同様
に、ＴＥＲＭ保持回路５２０およびＴＥＲＭ信号調整回
路５８０により内部タイミング信号Ｉ１，Ｉ３およびＩ
５がそれぞれ生成される。
ＲＭが入力される。この場合も読出指示信号ＲＴと同様
に、ＴＥＲＭ保持回路５２０およびＴＥＲＭ信号調整回
路５８０により内部タイミング信号Ｉ１，Ｉ３およびＩ
５がそれぞれ生成される。
【０１２７】次に、時刻ｔｄにおいて、遅延ユニット５
３３による所定の遅延時間経過後、内部タイミング信号
Ｉ３は、「Ｌ」レベルに立ち下がるのでタイミング信号
φ１は、「Ｈ」レベルに立ち上がる。
３３による所定の遅延時間経過後、内部タイミング信号
Ｉ３は、「Ｌ」レベルに立ち下がるのでタイミング信号
φ１は、「Ｈ」レベルに立ち上がる。
【０１２８】次に、時刻ｔｅにおいて、内部タイミング
信号Ｉ３の立ち上がり（「Ｈ」レベル）に応じて、内部
タイミング信号Ｉ５が「Ｌ」レベルに立ち下がる。これ
に応答して、タイミング信号φ２は、「Ｈ」レベルに立
ち上がる。
信号Ｉ３の立ち上がり（「Ｈ」レベル）に応じて、内部
タイミング信号Ｉ５が「Ｌ」レベルに立ち下がる。これ
に応答して、タイミング信号φ２は、「Ｈ」レベルに立
ち上がる。
【０１２９】次に、時刻ｔ５において、クロック信号Ｃ
ＬＫＤの立ち上がりに応じて、タイミング信号φ３が
「Ｈ」レベルに立ち上がる。
ＬＫＤの立ち上がりに応じて、タイミング信号φ３が
「Ｈ」レベルに立ち上がる。
【０１３０】したがって、タイミング信号φ１〜φ３が
順番に立ち上がりラッチ回路３００ａ〜３００ｂおよび
出力回路４００が活性化されるが、プリアンプ２００
は、活性化状態ではないためデータ信号はラッチされな
い。
順番に立ち上がりラッチ回路３００ａ〜３００ｂおよび
出力回路４００が活性化されるが、プリアンプ２００
は、活性化状態ではないためデータ信号はラッチされな
い。
【０１３１】すなわち、共に「Ｌ」レベルである初期状
態の入力信号ＩＮおよび／ＩＮが、出力回路４００に入
力される。出力回路４００において、ＰチャンネルＭＯ
Ｓトランジスタ４１２およびＮチャンネルＭＯＳトラン
ジスタ４１３が共にオフとなり、データＤＱの読出が終
了される。
態の入力信号ＩＮおよび／ＩＮが、出力回路４００に入
力される。出力回路４００において、ＰチャンネルＭＯ
Ｓトランジスタ４１２およびＮチャンネルＭＯＳトラン
ジスタ４１３が共にオフとなり、データＤＱの読出が終
了される。
【０１３２】上記においては、１回のデータ読出に関し
て説明してきたが、２回連続してデータ読出する場合に
ついても同様である。この場合は、クロック信号ＣＬＫ
に応じて２つのワンショットパルスの読出指示信号ＲＴ
が入力される。
て説明してきたが、２回連続してデータ読出する場合に
ついても同様である。この場合は、クロック信号ＣＬＫ
に応じて２つのワンショットパルスの読出指示信号ＲＴ
が入力される。
【０１３３】それに応じて、タイミング信号φ０〜φ３
がそれぞれが異なるタイミングで立ち上がることによ
り、順番にデータがラッチされ、バースト読出が可能と
なる。
がそれぞれが異なるタイミングで立ち上がることによ
り、順番にデータがラッチされ、バースト読出が可能と
なる。
【０１３４】また、読出終了信号ＴＥＲＭの入力によ
り、データ読出終了を指示することができる。
り、データ読出終了を指示することができる。
【０１３５】テストモードの場合について説明する。図
８は、テストモードにおける同期型半導体記憶装置１０
００のタイミングチャート図である。
８は、テストモードにおける同期型半導体記憶装置１０
００のタイミングチャート図である。
【０１３６】図８を参照して、テストモードの場合にお
いて、データを１つ読み出す場合について説明する。
いて、データを１つ読み出す場合について説明する。
【０１３７】テスト信号ＴＭは、「Ｈ」レベルに設定す
る。テスト信号ＴＭが「Ｈ」レベルの場合、タイミング
調整回路５００において、生成されるタイミング信号φ
２およびφ３は、常に、「Ｈ」レベルとなり、活性状態
となっている。
る。テスト信号ＴＭが「Ｈ」レベルの場合、タイミング
調整回路５００において、生成されるタイミング信号φ
２およびφ３は、常に、「Ｈ」レベルとなり、活性状態
となっている。
【０１３８】時刻ｔ１０において、読出指示信号ＲＴが
クロック信号ＣＬＫに同期してタイミング調整回路５０
０に入力される。
クロック信号ＣＬＫに同期してタイミング調整回路５０
０に入力される。
【０１３９】タイミング信号φ０は、遅延ユニットによ
って、所定の遅延時間経過後に「Ｈ」レベルとなり、メ
モリアレイ１００から出力されたデータ信号を増幅して
ラッチ回路３００ａに出力する。
って、所定の遅延時間経過後に「Ｈ」レベルとなり、メ
モリアレイ１００から出力されたデータ信号を増幅して
ラッチ回路３００ａに出力する。
【０１４０】タイミング信号φ１は、遅延ユニット５３
１によりタイミング信号φ０から所定時間経過後「Ｈ」
レベルとなって、データ信号をラッチする。
１によりタイミング信号φ０から所定時間経過後「Ｈ」
レベルとなって、データ信号をラッチする。
【０１４１】タイミング信号φ２およびφ３は、テスト
信号ＴＭの入力により、常に活性状態である。したがっ
て、データ信号が出力回路４００に直接入力される。
信号ＴＭの入力により、常に活性状態である。したがっ
て、データ信号が出力回路４００に直接入力される。
【０１４２】出力回路４００は、ラッチ回路３００ａに
よってラッチされたデータ信号に応じてデータＤＱを出
力する。
よってラッチされたデータ信号に応じてデータＤＱを出
力する。
【０１４３】また、データ読出指示がなされてからデー
タＤＱが出力されるまでの時刻ｔ１０−時刻ｔＤＱ間が
データ信号の信号伝播遅延時間に相当する。、次に、時
刻ｔ１１において、読出終了信号ＴＥＲＭがクロック信
号ＣＬＫに同期してタイミング調整回路５００に入力さ
れる。
タＤＱが出力されるまでの時刻ｔ１０−時刻ｔＤＱ間が
データ信号の信号伝播遅延時間に相当する。、次に、時
刻ｔ１１において、読出終了信号ＴＥＲＭがクロック信
号ＣＬＫに同期してタイミング調整回路５００に入力さ
れる。
【０１４４】タイミング信号φ１は、遅延ユニット５３
３によって、所定時間経過後「Ｈ」レベルとなる。
３によって、所定時間経過後「Ｈ」レベルとなる。
【０１４５】これに応答して、ラッチ回路３００ａは、
活性化され、プリアンプ２００からの共に「Ｌ」レベル
である初期状態の入力信号ＩＮおよび／ＩＮを出力回路
４００に出力する。出力回路４００は、共に「Ｌ」レベ
ルである入力信号ＩＮおよび／ＩＮを受けてデータＤＱ
の出力を終了する。
活性化され、プリアンプ２００からの共に「Ｌ」レベル
である初期状態の入力信号ＩＮおよび／ＩＮを出力回路
４００に出力する。出力回路４００は、共に「Ｌ」レベ
ルである入力信号ＩＮおよび／ＩＮを受けてデータＤＱ
の出力を終了する。
【０１４６】したがって、テストモードにおいてはテス
ト信号ＴＭによってタイミング信号φ２およびφ３を常
に、「Ｈ」レベルとすることにより、タイミング信号φ
１の出力信号に応じて、出力回路４００を直接制御する
ことができる。
ト信号ＴＭによってタイミング信号φ２およびφ３を常
に、「Ｈ」レベルとすることにより、タイミング信号φ
１の出力信号に応じて、出力回路４００を直接制御する
ことができる。
【０１４７】これにより、従来ウェハテストにおいて、
低速クロックで不良判定をするためにＣＡＳレイテンシ
だけ長時間待機していた時間を短縮することができ、テ
スト時間を短縮することが可能になる。
低速クロックで不良判定をするためにＣＡＳレイテンシ
だけ長時間待機していた時間を短縮することができ、テ
スト時間を短縮することが可能になる。
【０１４８】また、クロック信号ＣＬＫと非同期でデー
タを出力することができるためＣＡＳレイテンシは０で
あり、ウェハテストにおける読出データの不良判定のテ
スト時間を短縮することができる。
タを出力することができるためＣＡＳレイテンシは０で
あり、ウェハテストにおける読出データの不良判定のテ
スト時間を短縮することができる。
【０１４９】なお、本発明の実施の形態では、クロック
信号に同期してデータの入出力を行なう同期型半導体記
憶装置であるシンクロナスＤＲＡＭの構成について説明
してきたが、本願発明の構成は、クロック信号に同期し
ない非同期の半導体記憶装置にも適用可能である。
信号に同期してデータの入出力を行なう同期型半導体記
憶装置であるシンクロナスＤＲＡＭの構成について説明
してきたが、本願発明の構成は、クロック信号に同期し
ない非同期の半導体記憶装置にも適用可能である。
【０１５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１５１】
【発明の効果】請求項１〜３および６記載の半導体記憶
装置は、テストモードにおいて、メモリアレイから読出
データを出力するためデータ伝達期間を通常のデータ読
出動作時よりも短く設定することができる。したがっ
て、低速のクロックのテスタを用いた動作テストにおい
ても読出データのテスト時間を短縮することができる。
装置は、テストモードにおいて、メモリアレイから読出
データを出力するためデータ伝達期間を通常のデータ読
出動作時よりも短く設定することができる。したがっ
て、低速のクロックのテスタを用いた動作テストにおい
ても読出データのテスト時間を短縮することができる。
【０１５２】請求項４および５記載の半導体記憶装置
は、クロック信号に同期してデータ読出動作を実行する
構成の下で請求項１に記載の半導体記憶装置と同様の効
果を教授することができる。
は、クロック信号に同期してデータ読出動作を実行する
構成の下で請求項１に記載の半導体記憶装置と同様の効
果を教授することができる。
【図１】 本発明の実施の形態に従う同期型半導体記憶
装置１０００のブロック構成図である。
装置１０００のブロック構成図である。
【図２】 プリアンプ２００の回路図である。
【図３】 ラッチ回路３００ａおよび３００ｂの回路構
成図である。
成図である。
【図４】 出力回路４００の回路図である。
【図５】 タイミング信号φ０〜φ３を生成するタイミ
ング調整回路５００の回路ブロック図である。
ング調整回路５００の回路ブロック図である。
【図６】 タイミング調整回路５００の回路図である。
【図７】 通常動作時における同期型半導体記憶装置１
０００のタイミングチャート図である。
０００のタイミングチャート図である。
【図８】 テストモードにおける同期型半導体記憶装置
１０００のタイミングチャート図である。
１０００のタイミングチャート図である。
１００ メモリアレイ、２００ プリアンプ、２２０
差動アンプ、２３０論理回路、３００ａ，３００ｂ，４
１０ ラッチ回路、４００ 出力回路、４２０ 出力バ
ッファ、５００ タイミング調整回路、１０００ 同期
型半導体記憶装置。
差動アンプ、２３０論理回路、３００ａ，３００ｂ，４
１０ ラッチ回路、４００ 出力回路、４２０ 出力バ
ッファ、５００ タイミング調整回路、１０００ 同期
型半導体記憶装置。
フロントページの続き
Ｆターム(参考） 2G132 AA00 AA08 AB01 AD07 AG02
AG08 AH04 AL09
4M106 AA01 AC07 BA01 CA26
5L106 AA01 DD11 GG03 GG07
5M024 AA50 AA91 BB28 BB33 BB35
DD19 DD22 DD45 DD83 JJ02
JJ12 JJ28 JJ33 JJ53 MM04
MM10 PP01 PP02 PP03 PP07
Claims (6)
- 【請求項１】 データを記憶するメモリアレイと、 前記メモリアレイから出力された読出データをデータ出
力ノードへ伝達するデータ出力回路と、 データ読出動作が指示されてから、前記データ出力回路
の動作タイミングを制御し、前記読出データが前記デー
タ出力ノードへ伝達されるまでのデータ伝達期間を調整
するレイテンシ設定回路とを備え、 前記レイテンシ設定回路は、テストモードにおいて、前
記データ伝達期間を通常のデータ読出動作時よりも短く
設定する、半導体記憶装置。 - 【請求項２】 前記データ出力回路は、 前記メモリアレイからの前記読出データを伝達する、直
列に接続された第１段から第Ｎ段（Ｎ：自然数）までの
Ｎ個のラッチ回路と、 前記Ｎ個のラッチ回路のうちの最終段のラッチ回路の出
力に応答して、前記データ出力ノードの電圧レベルを設
定する出力バッファとを含み、 前記Ｎ個のラッチ回路は、所定タイミングにおいて、そ
れぞれが動作状態に設定され、 各前記Ｎ個のラッチ回路は、前記動作状態において、前
段側から伝達された読出データを後段側へ伝達する、請
求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリアレイは、前記テストモード
において、前記出力回路の前記Ｎ個のラッチ回路の各々
が前記動作状態に設定された下で、前記読出データを前
記データ出力回路へ出力する、請求項２記載の半導体記
憶装置。 - 【請求項４】 前記半導体記憶装置は、クロック信号に
同期して前記データ読出動作を実行し、 前記レイテンシ設定回路によって設定される前記データ
伝達期間は、前記クロック信号の周期の整数倍に相当す
る、請求項１記載の半導体記憶装置。 - 【請求項５】 前記レイテンシ設定回路は、前記テスト
モードにおいて、前記データ伝達期間を、前記クロック
信号の周期の０倍に設定する、請求項４記載の半導体記
憶装置。 - 【請求項６】 前記テストモードにおいて、前記データ
伝達期間は、前記データ出力回路において、前記メモリ
アレイおよび前記データ出力ノード間で生じる前記読出
データの伝播遅延に相当する、請求項１記載の半導体記
憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055235A JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
| US10/227,381 US6643217B2 (en) | 2002-03-01 | 2002-08-26 | Semiconductor memory device permitting early detection of defective test data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002055235A JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003257200A true JP2003257200A (ja) | 2003-09-12 |
Family
ID=27800035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002055235A Withdrawn JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6643217B2 (ja) |
| JP (1) | JP2003257200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5449032B2 (ja) * | 2009-05-28 | 2014-03-19 | パナソニック株式会社 | メモリシステム |
| TWI459401B (zh) * | 2011-03-09 | 2014-11-01 | Etron Technology Inc | 應用於一記憶體電路內複數個記憶區塊的栓鎖系統 |
| CN111147056B (zh) * | 2020-01-03 | 2022-04-05 | 清华大学 | 一种动态比较器、模数转换器和控制方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0122099B1 (ko) * | 1994-03-03 | 1997-11-26 | 김광호 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
| US5966343A (en) * | 1997-01-02 | 1999-10-12 | Texas Instruments Incorporated | Variable latency memory circuit |
| KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
| KR100311044B1 (ko) * | 1999-10-05 | 2001-10-18 | 윤종용 | 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 |
-
2002
- 2002-03-01 JP JP2002055235A patent/JP2003257200A/ja not_active Withdrawn
- 2002-08-26 US US10/227,381 patent/US6643217B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6643217B2 (en) | 2003-11-04 |
| US20030165077A1 (en) | 2003-09-04 |
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|---|---|---|---|
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