JP2003257200A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003257200A JP2003257200A JP2002055235A JP2002055235A JP2003257200A JP 2003257200 A JP2003257200 A JP 2003257200A JP 2002055235 A JP2002055235 A JP 2002055235A JP 2002055235 A JP2002055235 A JP 2002055235A JP 2003257200 A JP2003257200 A JP 2003257200A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- level
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、ウェハテストにおいて、テ
ストの読出データの不良判定の結果を早期に判定するこ
とが可能である半導体記憶装置を提供することである。 【解決手段】 テストモードにおいて、出力回路のN個
のラッチ回路の各々をレイテンシ設定回路で制御して動
作状態とし、メモリアレイから読出データを出力するこ
とによりデータ伝達期間を通常のデータ読出動作時より
も短く設定することができ、テストモードにおける読出
データのテスト時間を短縮することができる。
ストの読出データの不良判定の結果を早期に判定するこ
とが可能である半導体記憶装置を提供することである。 【解決手段】 テストモードにおいて、出力回路のN個
のラッチ回路の各々をレイテンシ設定回路で制御して動
作状態とし、メモリアレイから読出データを出力するこ
とによりデータ伝達期間を通常のデータ読出動作時より
も短く設定することができ、テストモードにおける読出
データのテスト時間を短縮することができる。
Description
【0001】
【発明の属する技術分野】本発明は、外部クロック信号
に同期して、アドレス信号、タイミング信号および入力
データなどの外部信号を取込む同期型半導体記憶装置に
関し、特にクロック信号と同期して複数のデータを順次
連続して読み出す構成の半導体記憶装置に関する。
に同期して、アドレス信号、タイミング信号および入力
データなどの外部信号を取込む同期型半導体記憶装置に
関し、特にクロック信号と同期して複数のデータを順次
連続して読み出す構成の半導体記憶装置に関する。
【0002】
【従来の技術】近年、マイクロプロセッサ(Micro Pro
cessor Unit)の進展により、メインフレームのみなら
ずワークステーションやパーソナルコンピュータなどの
コンピュータシステム全体が高速化しており、さらに、
RISCプロセッサ(Restricted Instruction Set
Computer)の出現により動作周波数が100MHzを超
えるシステムも登場してきた。これらコンピュータシス
テムの主記憶部やグラフィックス等に用いられるDRA
M(Dynamic Random Access Memory)は、その微細
化とともに年々高速化が図られてきたが、それをはるか
に上回る勢いでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
DRAMの高速化への対応として、データ転送能力も飛
躍的に高めたシンクロナスDRAMが開発されるに至っ
た。
cessor Unit)の進展により、メインフレームのみなら
ずワークステーションやパーソナルコンピュータなどの
コンピュータシステム全体が高速化しており、さらに、
RISCプロセッサ(Restricted Instruction Set
Computer)の出現により動作周波数が100MHzを超
えるシステムも登場してきた。これらコンピュータシス
テムの主記憶部やグラフィックス等に用いられるDRA
M(Dynamic Random Access Memory)は、その微細
化とともに年々高速化が図られてきたが、それをはるか
に上回る勢いでマイクロプロセッサの高性能化が進んで
おり、両者の性能のギャップは拡大しつつある。そこで
DRAMの高速化への対応として、データ転送能力も飛
躍的に高めたシンクロナスDRAMが開発されるに至っ
た。
【0003】このシンクロナスDRAMは、入力される
クロック信号の立上がりエッジに同期して、コマンドの
ラッチやデータの入出力を行なう同期型DRAMであ
る。この同期型DRAMは、システムクロックと同期さ
せることにより高速の動作制御が可能となっており、一
般的に、パイプライン回路方式が採用されている。
クロック信号の立上がりエッジに同期して、コマンドの
ラッチやデータの入出力を行なう同期型DRAMであ
る。この同期型DRAMは、システムクロックと同期さ
せることにより高速の動作制御が可能となっており、一
般的に、パイプライン回路方式が採用されている。
【0004】パイプライン回路方式とは、アドレス入力
からデータ出力までの一連の読出動作をする回路をブロ
ック毎に分割し、分割した各ブロックをクロックに応じ
て多重動作させることによって高速動作を実現する方式
である。
からデータ出力までの一連の読出動作をする回路をブロ
ック毎に分割し、分割した各ブロックをクロックに応じ
て多重動作させることによって高速動作を実現する方式
である。
【0005】一例として3段パイプライン回路方式につ
いて説明する。たとえば、アドレス信号の入力からカラ
ムスイッチの選択までを第1段、カラムスイッチの選択
から読出データのラッチまでを第2段、読出データが出
力バッファ回路から出力端子に伝達され、そのレベルが
確定するまでを第3段とし、これらをクロック信号によ
って区切り内部動作を多重化している。
いて説明する。たとえば、アドレス信号の入力からカラ
ムスイッチの選択までを第1段、カラムスイッチの選択
から読出データのラッチまでを第2段、読出データが出
力バッファ回路から出力端子に伝達され、そのレベルが
確定するまでを第3段とし、これらをクロック信号によ
って区切り内部動作を多重化している。
【0006】たとえば、100MHzのクロック信号に
より動作させた場合には、3クロック分の30nsまで
の時間で最初のデータが得られる。これ以降は、多重化
しているので、各サイクルごとに順次、10ns毎にデ
ータが出力される。このように、最初のアクセス時間は
従来の通常のDRAMと変わらないものの、以降のアク
セスが通常のDRAMより格段に高速化されるのでデー
タ転送速度が大幅に向上する。上記の3段パイプライン
回路方式では、カラムアドレスの入力からその指定アド
レスのデータの出力まで3サイクル必要であり、一般的
にこれをCASレイテンシ3という。
より動作させた場合には、3クロック分の30nsまで
の時間で最初のデータが得られる。これ以降は、多重化
しているので、各サイクルごとに順次、10ns毎にデ
ータが出力される。このように、最初のアクセス時間は
従来の通常のDRAMと変わらないものの、以降のアク
セスが通常のDRAMより格段に高速化されるのでデー
タ転送速度が大幅に向上する。上記の3段パイプライン
回路方式では、カラムアドレスの入力からその指定アド
レスのデータの出力まで3サイクル必要であり、一般的
にこれをCASレイテンシ3という。
【0007】CASレイテンシとはデータの読出指示で
あるカラムアドレスの入力が与えられてから有効データ
の出力が可能となるまでのクロックサイクル数を示す。
基準となるタイミング信号としては、カラムアドレスス
トローブ信号/CASが用いられる。なお、ロウアドレ
スストローブ信号/RASを基準とすることも可能であ
る。
あるカラムアドレスの入力が与えられてから有効データ
の出力が可能となるまでのクロックサイクル数を示す。
基準となるタイミング信号としては、カラムアドレスス
トローブ信号/CASが用いられる。なお、ロウアドレ
スストローブ信号/RASを基準とすることも可能であ
る。
【0008】
【発明が解決しようとする課題】シンクロナスDRAM
においては、高速なデータ読出を可能とするためにクロ
ック信号の高周波数化が図られる。しかし、カラムアド
レスの入力から有効データが出力されるまでには、カラ
ム選択動作や増幅動作等のためにクロック周波数に関わ
りなく一定時間を要する。
においては、高速なデータ読出を可能とするためにクロ
ック信号の高周波数化が図られる。しかし、カラムアド
レスの入力から有効データが出力されるまでには、カラ
ム選択動作や増幅動作等のためにクロック周波数に関わ
りなく一定時間を要する。
【0009】したがって、高速クロックを用いてデータ
読出を行なうためには、CASレイテンシを大きくしな
ければならない。
読出を行なうためには、CASレイテンシを大きくしな
ければならない。
【0010】一方、ウェハテスト時においては、コスト
面から低速クロックのテスタが一般的に試験に用いられ
る。このような低速クロックのテスタを用いて、高速ク
ロックに対応して設計される、すなわちCASレイテン
シの大きいシンクロナスDRAMをテストした場合、ク
ロック同期系であるので、データの読出指示が与えられ
てからデータが出力されるまでに長時間を必要としてし
まう。すなわち、ウェハテストにおけるテストデータの
不良判定の結果に長時間を要してしまうという問題が発
生する。
面から低速クロックのテスタが一般的に試験に用いられ
る。このような低速クロックのテスタを用いて、高速ク
ロックに対応して設計される、すなわちCASレイテン
シの大きいシンクロナスDRAMをテストした場合、ク
ロック同期系であるので、データの読出指示が与えられ
てからデータが出力されるまでに長時間を必要としてし
まう。すなわち、ウェハテストにおけるテストデータの
不良判定の結果に長時間を要してしまうという問題が発
生する。
【0011】本発明の目的は、ウェハテストにおいて、
テストデータの不良判定の結果を早期に判定することが
可能である半導体記憶装置を提供することである。
テストデータの不良判定の結果を早期に判定することが
可能である半導体記憶装置を提供することである。
【0012】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリアレイから出力された読出データをデータ出
力ノードへ伝達するためのデータ出力回路と、データ読
出動作が指示されてから、読出データがデータ出力ノー
ドへ伝達されるまでのデータ伝達期間を調整するため
に、データ出力回路の動作タイミングを制御するための
レイテンシ設定回路とを備え、レイテンシ設定回路は、
テストモードにおいて、データ伝達期間を通常のデータ
読出動作時よりも短く設定する。
は、メモリアレイから出力された読出データをデータ出
力ノードへ伝達するためのデータ出力回路と、データ読
出動作が指示されてから、読出データがデータ出力ノー
ドへ伝達されるまでのデータ伝達期間を調整するため
に、データ出力回路の動作タイミングを制御するための
レイテンシ設定回路とを備え、レイテンシ設定回路は、
テストモードにおいて、データ伝達期間を通常のデータ
読出動作時よりも短く設定する。
【0013】好ましくは、データ出力回路は、メモリア
レイからの読出データを伝達するために、直列に接続さ
れた第1段から第N段(N:自然数)までのN個のラッ
チ回路と、N個のラッチ回路のうちの最終段のラッチ回
路の出力に応答して、データ出力ノードの電圧レベルを
設定するための出力バッファとを含み、N個のラッチ回
路は、所定タイミングにおいて、それぞれが動作状態に
設定され、各N個のラッチ回路は、動作状態において、
前段側から伝達された読出データを後段側へ伝達する。
レイからの読出データを伝達するために、直列に接続さ
れた第1段から第N段(N:自然数)までのN個のラッ
チ回路と、N個のラッチ回路のうちの最終段のラッチ回
路の出力に応答して、データ出力ノードの電圧レベルを
設定するための出力バッファとを含み、N個のラッチ回
路は、所定タイミングにおいて、それぞれが動作状態に
設定され、各N個のラッチ回路は、動作状態において、
前段側から伝達された読出データを後段側へ伝達する。
【0014】特に、メモリアレイは、テストモードにお
いて、出力回路のN個のラッチ回路の各々が動作状態に
設定された下で、読出データをデータ出力回路に出力す
る。
いて、出力回路のN個のラッチ回路の各々が動作状態に
設定された下で、読出データをデータ出力回路に出力す
る。
【0015】好ましくは、クロック信号に同期してデー
タ読出動作し、レイテンシ設定回路によって設定される
データ伝達期間は、クロック信号の周期の整数倍に相当
する。
タ読出動作し、レイテンシ設定回路によって設定される
データ伝達期間は、クロック信号の周期の整数倍に相当
する。
【0016】特に、レイテンシ設定回路は、テストモー
ドにおいて、データ伝達期間を、クロック信号の周期の
0倍に設定する。
ドにおいて、データ伝達期間を、クロック信号の周期の
0倍に設定する。
【0017】特に、テストモードにおいて、データ伝達
期間は、データ出力回路において、メモリアレイおよび
データ出力ノード間で生じる読出データの伝播遅延に相
当する。
期間は、データ出力回路において、メモリアレイおよび
データ出力ノード間で生じる読出データの伝播遅延に相
当する。
【0018】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付し、その説明は繰返さない。
【0019】図1は、本発明の実施の形態に従う同期型
半導体記憶装置1000のブロック構成図である。
半導体記憶装置1000のブロック構成図である。
【0020】同期型半導体記憶装置1000は、メモリ
アレイ100と、プリアンプ200と、ラッチ回路30
0a〜300bと、出力回路400とを備える。
アレイ100と、プリアンプ200と、ラッチ回路30
0a〜300bと、出力回路400とを備える。
【0021】メモリアレイ100は、行列状に配置され
た複数のメモリセルを有し、データ読出指示に応じて、
メモリアレイ100に格納されている読出データに対応
する相補の関係である2つの信号(以下、データ信号と
も称する)がデータ線を介してプリアンプ200に入力
される。プリアンプ200は、タイミング信号φ0に応
じて、メモリアレイ100から出力されたデータ信号を
増幅してラッチ回路300aに出力する。ラッチ回路3
00aは、タイミング信号φ1に応じて、プリアンプ2
00から出力されたデータ信号をラッチして出力回路4
00に出力する。ラッチ回路300bは、タイミング信
号φ2に応じて、ラッチ回路300aから出力されたデ
ータ信号をラッチしてラッチ回路300cに出力する。
出力回路400は、タイミング信号φ3に応じて、ラッ
チ回路300bから出力されたデータ信号をラッチして
ラッチされたデータ信号を、データDQとして外部へ出
力する。
た複数のメモリセルを有し、データ読出指示に応じて、
メモリアレイ100に格納されている読出データに対応
する相補の関係である2つの信号(以下、データ信号と
も称する)がデータ線を介してプリアンプ200に入力
される。プリアンプ200は、タイミング信号φ0に応
じて、メモリアレイ100から出力されたデータ信号を
増幅してラッチ回路300aに出力する。ラッチ回路3
00aは、タイミング信号φ1に応じて、プリアンプ2
00から出力されたデータ信号をラッチして出力回路4
00に出力する。ラッチ回路300bは、タイミング信
号φ2に応じて、ラッチ回路300aから出力されたデ
ータ信号をラッチしてラッチ回路300cに出力する。
出力回路400は、タイミング信号φ3に応じて、ラッ
チ回路300bから出力されたデータ信号をラッチして
ラッチされたデータ信号を、データDQとして外部へ出
力する。
【0022】図2は、プリアンプ200の回路図であ
る。プリアンプ200は、差動アンプ220と、論理回
路230とを含む。
る。プリアンプ200は、差動アンプ220と、論理回
路230とを含む。
【0023】差動アンプ220は、メモリアレイ100
に格納されている読出データに対応してデータ線に伝達
された相補の関係である2つの信号(データ信号)をそ
れぞれ入力信号INおよび/INとして、その信号のレ
ベル差を増幅して論理回路230に出力する。
に格納されている読出データに対応してデータ線に伝達
された相補の関係である2つの信号(データ信号)をそ
れぞれ入力信号INおよび/INとして、その信号のレ
ベル差を増幅して論理回路230に出力する。
【0024】論理回路230は、差動アンプ220から
の増幅信号に基づいて生成された出力信号OUTおよび
/OUTをラッチ回路300aへ出力する。
の増幅信号に基づいて生成された出力信号OUTおよび
/OUTをラッチ回路300aへ出力する。
【0025】差動アンプ220は、PチャンネルMOS
トランジスタ201aおよび201bと、Pチャンネル
MOSトランジスタ202aおよび202bと、Nチャ
ンネルMOSトランジスタ203〜205とを有する。
トランジスタ201aおよび201bと、Pチャンネル
MOSトランジスタ202aおよび202bと、Nチャ
ンネルMOSトランジスタ203〜205とを有する。
【0026】PチャンネルMOSトランジスタ201a
および201bは、電源電圧VCCとノードN1との間
に並列に配置される。PチャンネルMOSトランジスタ
201aのゲートは、タイミング信号φ0を反転したタ
イミング信号/φ0の入力を受ける。PチャンネルMO
Sトランジスタ201bのゲートは、ノードN2と電気
的に接続されている。NチャンネルMOSトランジスタ
203は、ノードN1とノードN0との間に接続され、
そのゲートは、入力信号INの入力を受ける。
および201bは、電源電圧VCCとノードN1との間
に並列に配置される。PチャンネルMOSトランジスタ
201aのゲートは、タイミング信号φ0を反転したタ
イミング信号/φ0の入力を受ける。PチャンネルMO
Sトランジスタ201bのゲートは、ノードN2と電気
的に接続されている。NチャンネルMOSトランジスタ
203は、ノードN1とノードN0との間に接続され、
そのゲートは、入力信号INの入力を受ける。
【0027】PチャンネルMOSトランジスタ202a
および202bは、電源電圧VCCとノードN2との間
に並列に配置される。PチャンネルMOSトランジスタ
202aのゲートは、ノードN1と電気的に接続され
る。PチャンネルMOSトランジスタ202bのゲート
は、タイミング信号/φ0の入力を受ける。Nチャンネ
ルMOSトランジスタ204は、ノードN2とノードN
0との間に接続され、そのゲートは、入力信号/INの
入力を受ける。NチャンネルMOSトランジスタ205
は、ノードN0と接地電圧GNDとの間に接続され、そ
のゲートは、タイミング信号φ0の入力を受ける。
および202bは、電源電圧VCCとノードN2との間
に並列に配置される。PチャンネルMOSトランジスタ
202aのゲートは、ノードN1と電気的に接続され
る。PチャンネルMOSトランジスタ202bのゲート
は、タイミング信号/φ0の入力を受ける。Nチャンネ
ルMOSトランジスタ204は、ノードN2とノードN
0との間に接続され、そのゲートは、入力信号/INの
入力を受ける。NチャンネルMOSトランジスタ205
は、ノードN0と接地電圧GNDとの間に接続され、そ
のゲートは、タイミング信号φ0の入力を受ける。
【0028】次に、差動アンプ220の動作について説
明する。差動アンプ220は、タイミング信号φ0が
「H」レベルの場合に、活性状態となり「L」レベルの
場合、非活性状態となる。
明する。差動アンプ220は、タイミング信号φ0が
「H」レベルの場合に、活性状態となり「L」レベルの
場合、非活性状態となる。
【0029】一例として、タイミング信号φ0が「H」
レベルの場合について、相補の関係になる入力信号IN
および/INがそれぞれ「H」レベル、「L」レベルで
あるときについて考える。このときには、Pチャンネル
MOSトランジスタ201aおよび201bが非導通状
態となり、PチャンネルMOSトランジスタ202aお
よび202bは、導通状態となるため、ノードN1およ
びN2の電圧レベルは、それぞれ「L」レベルおよび
「H」レベルとなる。一方、相補の関係である入力信号
INおよび/INがそれぞれ「L」レベルおよび「H」
レベルであるとき、ノードN1およびN2の電圧レベル
は、それぞれ「H」レベルおよび「L」レベルとなる。
したがって、ノードN1およびノードN2は、互いに相
補の電圧関係となりレベル差が増幅される。
レベルの場合について、相補の関係になる入力信号IN
および/INがそれぞれ「H」レベル、「L」レベルで
あるときについて考える。このときには、Pチャンネル
MOSトランジスタ201aおよび201bが非導通状
態となり、PチャンネルMOSトランジスタ202aお
よび202bは、導通状態となるため、ノードN1およ
びN2の電圧レベルは、それぞれ「L」レベルおよび
「H」レベルとなる。一方、相補の関係である入力信号
INおよび/INがそれぞれ「L」レベルおよび「H」
レベルであるとき、ノードN1およびN2の電圧レベル
は、それぞれ「H」レベルおよび「L」レベルとなる。
したがって、ノードN1およびノードN2は、互いに相
補の電圧関係となりレベル差が増幅される。
【0030】論理回路230は、NAND回路206,
207および209と、インバータ208および210
とを有する。
207および209と、インバータ208および210
とを有する。
【0031】NAND回路206は、ノードN1および
ノードN2の電圧を2入力として、両者のNAND論理
演算結果をノードN3に出力する。NAND回路207
は、ノードN1およびノードN3の電圧を2入力とし
て、両者のNAND論理演算結果をインバータ208に
出力する。インバータ208は、NAND回路207の
出力を反転して、出力信号/OUTを出力する。
ノードN2の電圧を2入力として、両者のNAND論理
演算結果をノードN3に出力する。NAND回路207
は、ノードN1およびノードN3の電圧を2入力とし
て、両者のNAND論理演算結果をインバータ208に
出力する。インバータ208は、NAND回路207の
出力を反転して、出力信号/OUTを出力する。
【0032】NAND回路209は、ノードN3および
ノードN2の電圧を2入力として、両者のNAND論理
演算結果をインバータ210に出力する。インバータ2
10は、NAND回路207の出力を反転して、出力信
号OUTを出力する。
ノードN2の電圧を2入力として、両者のNAND論理
演算結果をインバータ210に出力する。インバータ2
10は、NAND回路207の出力を反転して、出力信
号OUTを出力する。
【0033】論理回路230の動作について説明する。
一例として、相補の関係となるノードN1およびN2の
それぞれが「H」レベルおよび「L」レベルとすると、
出力信号OUTおよび/OUTは、それぞれ「L」レベ
ルおよび「H」レベルとなる。一方、ノードN1および
N2のそれぞれが「L」レベルおよび「H」レベルとす
ると、出力信号OUTおよび/OUTは、それぞれ
「H」レベルおよび「L」レベルとなる。
一例として、相補の関係となるノードN1およびN2の
それぞれが「H」レベルおよび「L」レベルとすると、
出力信号OUTおよび/OUTは、それぞれ「L」レベ
ルおよび「H」レベルとなる。一方、ノードN1および
N2のそれぞれが「L」レベルおよび「H」レベルとす
ると、出力信号OUTおよび/OUTは、それぞれ
「H」レベルおよび「L」レベルとなる。
【0034】全体として、プリアンプ200の回路動作
は、タイミング信号φ0(「H」レベル)の入力を受け
て活性化され、相補の関係にある入力信号INおよび/
INを極性が同一でありかつ電圧レベルを増幅した出力
信号OUTおよび/OUTに設定する。すなわち、入力
信号INおよび/INのそれぞれが「H」レベルおよび
「L」レベルのとき、出力信号OUTおよび/OUT
は、「H」レベルおよび「L」レベルとなる。
は、タイミング信号φ0(「H」レベル)の入力を受け
て活性化され、相補の関係にある入力信号INおよび/
INを極性が同一でありかつ電圧レベルを増幅した出力
信号OUTおよび/OUTに設定する。すなわち、入力
信号INおよび/INのそれぞれが「H」レベルおよび
「L」レベルのとき、出力信号OUTおよび/OUT
は、「H」レベルおよび「L」レベルとなる。
【0035】なお、初期状態において、プリアンプ20
0の出力信号OUTおよび/OUTは、共に「L」レベ
ルである。
0の出力信号OUTおよび/OUTは、共に「L」レベ
ルである。
【0036】図3は、ラッチ回路300aおよび300
bの回路構成図である。ラッチ回路300aとラッチ回
路300bとは同一の回路構成であるので、ここでは主
にラッチ回路300aについて説明する。
bの回路構成図である。ラッチ回路300aとラッチ回
路300bとは同一の回路構成であるので、ここでは主
にラッチ回路300aについて説明する。
【0037】ラッチ回路300aは、トランスファーゲ
ート301および306と、インバータ302〜305
および307〜309とを含む。ここで、トランスファ
ーゲート301は、NチャンネルMOSトランジスタ3
01aとPチャンネルMOSトランジスタ301bとを
有する。トランスファーゲート306は、Nチャンネル
MOSトランジスタ306aおよびNチャンネルMOS
トランジスタ306bとを有する。また、インバータ3
04および308は、通常のインバータよりも駆動能力
の低いインバータ(以下、小インバータと称するものと
する)である。
ート301および306と、インバータ302〜305
および307〜309とを含む。ここで、トランスファ
ーゲート301は、NチャンネルMOSトランジスタ3
01aとPチャンネルMOSトランジスタ301bとを
有する。トランスファーゲート306は、Nチャンネル
MOSトランジスタ306aおよびNチャンネルMOS
トランジスタ306bとを有する。また、インバータ3
04および308は、通常のインバータよりも駆動能力
の低いインバータ(以下、小インバータと称するものと
する)である。
【0038】入力信号INのラッチについて説明する。
トランスファーゲート301は、入力信号INをノード
N4に伝達するゲートである。NチャンネルMOSトラ
ンジスタ301aのゲートは、タイミング信号φ1の入
力を受け、PチャンネルMOSトランジスタ301bの
ゲートは、インバータ302により反転したタイミング
信号φ1の入力を受ける。インバータ303は、ノード
N4からの信号入力を受け反転してノードN5に伝達す
る。小インバータ304は、ノードN5からの信号入力
を受け反転してノードN4に伝達する。したがってイン
バータ303と小インバータ304とによってラッチが
形成される。インバータ305は、ノードN5からの信
号入力を反転して出力信号OUTを出力する。
トランスファーゲート301は、入力信号INをノード
N4に伝達するゲートである。NチャンネルMOSトラ
ンジスタ301aのゲートは、タイミング信号φ1の入
力を受け、PチャンネルMOSトランジスタ301bの
ゲートは、インバータ302により反転したタイミング
信号φ1の入力を受ける。インバータ303は、ノード
N4からの信号入力を受け反転してノードN5に伝達す
る。小インバータ304は、ノードN5からの信号入力
を受け反転してノードN4に伝達する。したがってイン
バータ303と小インバータ304とによってラッチが
形成される。インバータ305は、ノードN5からの信
号入力を反転して出力信号OUTを出力する。
【0039】すなわち、タイミング信号φ1に応じて、
トランスファーゲート301が導通し、入力信号INで
あるデータ信号をインバータ303および304におい
てラッチして出力信号OUTを出力する。なお、入力信
号INおよび出力信号OUTの信号の極性は同一であ
る。
トランスファーゲート301が導通し、入力信号INで
あるデータ信号をインバータ303および304におい
てラッチして出力信号OUTを出力する。なお、入力信
号INおよび出力信号OUTの信号の極性は同一であ
る。
【0040】入力信号/INのラッチについても同様で
ある。トランスファーゲート306およびインバータ3
02および307〜309の接続関係については、上述
したと同様であるのでその説明は繰り返さない。
ある。トランスファーゲート306およびインバータ3
02および307〜309の接続関係については、上述
したと同様であるのでその説明は繰り返さない。
【0041】タイミング信号φ1に応じて、トランスフ
ァーゲート306が導通し、入力信号/INであるデー
タ信号をインバータ307および308にラッチして出
力信号/OUTを出力する。
ァーゲート306が導通し、入力信号/INであるデー
タ信号をインバータ307および308にラッチして出
力信号/OUTを出力する。
【0042】ラッチ回路300aは、タイミング信号φ
1が「H」レベルの場合、活性化状態となり、「L」レ
ベルの場合、非活性状態である。
1が「H」レベルの場合、活性化状態となり、「L」レ
ベルの場合、非活性状態である。
【0043】一例として、入力信号INおよび/INが
それぞれ「H」レベルおよび「L」レベルであれば、出
力信号OUTおよび/OUTは、それぞれ「H」レベル
および「L」レベルにラッチされる。
それぞれ「H」レベルおよび「L」レベルであれば、出
力信号OUTおよび/OUTは、それぞれ「H」レベル
および「L」レベルにラッチされる。
【0044】したがって、ラッチ回路300aは、タイ
ミング信号φ1に応じて、入力信号INおよび/INの
データ信号をラッチして極性が同一である出力信号OU
Tおよび/OUTを出力する。
ミング信号φ1に応じて、入力信号INおよび/INの
データ信号をラッチして極性が同一である出力信号OU
Tおよび/OUTを出力する。
【0045】ラッチ回路300bについても同様であ
り、タイミング信号φ2に応じて、入力信号INおよび
/INをラッチして、それぞれ極性が同一である出力信
号OUTおよび/OUTを出力する。
り、タイミング信号φ2に応じて、入力信号INおよび
/INをラッチして、それぞれ極性が同一である出力信
号OUTおよび/OUTを出力する。
【0046】図4は、出力回路400の回路図である。
出力回路400は、タイミング信号φ3に応じて活性化
され、入力信号INおよび/INであるデータ信号をラ
ッチして出力バッファ420に出力し、データDQを生
成する。
出力回路400は、タイミング信号φ3に応じて活性化
され、入力信号INおよび/INであるデータ信号をラ
ッチして出力バッファ420に出力し、データDQを生
成する。
【0047】出力回路400は、ラッチ回路410と、
出力バッファ420とを含む。ラッチ回路410は、ト
ランスファーゲート401および406と、インバータ
402〜405および407〜409とを有する。イン
バータ404および408は、小インバータである。
出力バッファ420とを含む。ラッチ回路410は、ト
ランスファーゲート401および406と、インバータ
402〜405および407〜409とを有する。イン
バータ404および408は、小インバータである。
【0048】ラッチ回路410は、図3で説明したラッ
チ回路300aと同様の構成を有し、タイミング信号φ
3に応じて入力信号INおよび/INをラッチする。
チ回路300aと同様の構成を有し、タイミング信号φ
3に応じて入力信号INおよび/INをラッチする。
【0049】出力バッファ420は、インバータ411
と、PチャンネルMOSトランジスタ412およびNチ
ャンネルMOSトランジスタ413とを有する。
と、PチャンネルMOSトランジスタ412およびNチ
ャンネルMOSトランジスタ413とを有する。
【0050】PチャンネルMOSトランジスタ412お
よびNチャンネルMOSトランジスタ413は、電源電
圧VCCと接地電圧GNDとの間に直列に接続され、そ
の接続ノードすなわちデータ出力ノードから外部へデー
タDQが伝達される。
よびNチャンネルMOSトランジスタ413は、電源電
圧VCCと接地電圧GNDとの間に直列に接続され、そ
の接続ノードすなわちデータ出力ノードから外部へデー
タDQが伝達される。
【0051】PチャンネルMOSトランジスタ412の
ゲートは、ラッチ回路410でラッチされた入力信号I
Nをインバータ411で反転した信号を受ける。Nチャ
ンネルMOSトランジスタ403のゲートは、ラッチ回
路410でラッチされた入力信号/INを受ける。
ゲートは、ラッチ回路410でラッチされた入力信号I
Nをインバータ411で反転した信号を受ける。Nチャ
ンネルMOSトランジスタ403のゲートは、ラッチ回
路410でラッチされた入力信号/INを受ける。
【0052】出力回路400の動作について説明する。
タイミング信号φ3が「H」レベルである場合、相補の
関係にある入力信号INおよび/INがそれぞれ「H」
レベルおよび「L」レベルのとき、ラッチされて出力バ
ッファ420のインバータ411およびNチャンネルM
OSトランジスタ413のゲートにそれぞれ「H」レベ
ルおよび「L」レベルが出力される。
タイミング信号φ3が「H」レベルである場合、相補の
関係にある入力信号INおよび/INがそれぞれ「H」
レベルおよび「L」レベルのとき、ラッチされて出力バ
ッファ420のインバータ411およびNチャンネルM
OSトランジスタ413のゲートにそれぞれ「H」レベ
ルおよび「L」レベルが出力される。
【0053】したがって、PチャンネルMOSトランジ
スタ412がオン状態となり、データDQは、「1」と
なる。
スタ412がオン状態となり、データDQは、「1」と
なる。
【0054】一方、入力信号INおよび/INがそれぞ
れ「L」レベルおよび「H」レベルである場合、Nチャ
ンネルMOSトランジスタ413がオン状態となり、デ
ータDQは、「0」となる。
れ「L」レベルおよび「H」レベルである場合、Nチャ
ンネルMOSトランジスタ413がオン状態となり、デ
ータDQは、「0」となる。
【0055】なお、メモリアレイ100からの読出デー
タとデータDQとの対応関係を反転させても良い。たと
えば、PチャンネルMOSトランジスタ412がオン状
態のときデータDQを「0」とし、NチャンネルMOS
トランジスタ413がオン状態のときデータDQを
「1」とすることもできる。
タとデータDQとの対応関係を反転させても良い。たと
えば、PチャンネルMOSトランジスタ412がオン状
態のときデータDQを「0」とし、NチャンネルMOS
トランジスタ413がオン状態のときデータDQを
「1」とすることもできる。
【0056】図5は、タイミング信号φ0〜φ3を生成
するタイミング調整回路500の回路ブロック図であ
る。
するタイミング調整回路500の回路ブロック図であ
る。
【0057】タイミング調整回路500は、タイミング
信号φ0〜φ3を生成して、CASレイテンシを調整す
るものであり、テスト信号TM、クロック信号CLK、
データ読出のコマンドに応答して入力される読出指示信
号RT、データ読出終了のコマンドに応答して入力され
る読出終了信号TERMの入力を受けてタイミング信号
φ0〜φ3を生成する。
信号φ0〜φ3を生成して、CASレイテンシを調整す
るものであり、テスト信号TM、クロック信号CLK、
データ読出のコマンドに応答して入力される読出指示信
号RT、データ読出終了のコマンドに応答して入力され
る読出終了信号TERMの入力を受けてタイミング信号
φ0〜φ3を生成する。
【0058】図6は、CASレイテンシを1に調整する
タイミング調整回路500の回路図である。
タイミング調整回路500の回路図である。
【0059】図6を参照して、タイミング調整回路50
0は、RT保持回路510と、RT信号調整回路570
と、TERM保持回路520と、TERM信号調整回路
580と、タイミング信号生成ユニット560と、クロ
ック信号CLKD生成ユニット530を含む。
0は、RT保持回路510と、RT信号調整回路570
と、TERM保持回路520と、TERM信号調整回路
580と、タイミング信号生成ユニット560と、クロ
ック信号CLKD生成ユニット530を含む。
【0060】RT保持回路510は、クロック信号CL
Kに応答して読出指示信号RTをラッチし内部タイミン
グ信号I0を生成する。
Kに応答して読出指示信号RTをラッチし内部タイミン
グ信号I0を生成する。
【0061】TERM保持回路520は、クロック信号
CLKに応答して読出終了信号TERMをラッチし内部
タイミング信号I1を生成する。
CLKに応答して読出終了信号TERMをラッチし内部
タイミング信号I1を生成する。
【0062】RT信号調整回路570は、読出指示信号
RTのタイミングを調整して、内部タイミング信号I2
およびI4を生成する。
RTのタイミングを調整して、内部タイミング信号I2
およびI4を生成する。
【0063】TERM信号調整回路580は、読出終了
信号TERMのタイミングを調整して、内部タイミング
信号I3およびI5を生成する。
信号TERMのタイミングを調整して、内部タイミング
信号I3およびI5を生成する。
【0064】クロック信号CLKD生成ユニット530
は、直列に接続された2個のインバータ530aおよび
530bを含み、入力された信号を所定期間遅延させて
出力する遅延ユニットである。したがって、クロック信
号CLKDは、クロック信号CLKよりも所定期間遅延
した信号となる。後述する他の遅延ユニットについても
同様の構成でありその説明は繰り返さない。
は、直列に接続された2個のインバータ530aおよび
530bを含み、入力された信号を所定期間遅延させて
出力する遅延ユニットである。したがって、クロック信
号CLKDは、クロック信号CLKよりも所定期間遅延
した信号となる。後述する他の遅延ユニットについても
同様の構成でありその説明は繰り返さない。
【0065】RT保持回路510は、クロック信号CL
Kの立上がりおよび立下りに応じて、順番に読出指示信
号RTをラッチして内部タイミング信号I0を1クロッ
クサイクル後に出力する。
Kの立上がりおよび立下りに応じて、順番に読出指示信
号RTをラッチして内部タイミング信号I0を1クロッ
クサイクル後に出力する。
【0066】RT保持回路510は、ラッチユニット5
02a〜502cと、インバータ501と、NAND回
路506とを有する。
02a〜502cと、インバータ501と、NAND回
路506とを有する。
【0067】RT保持回路510は、ラッチユニット5
02a〜502cと、NAND回路506とが直列に接
続されている。ラッチユニット502a〜502cは、
直列に接続され、各々クロック信号CLKの入力および
インバータ501を介するクロック信号CLKの入力を
受ける。NAND回路506は、ラッチユニット502
cの出力信号とクロック信号CLKDとの入力を受けて
両者のNAND論理演算結果を内部タイミング信号I0
として出力する。ここで、NAND回路506にクロッ
ク信号CLKDを入力するのは、伝達される信号が直列
に接続されたラッチユニット502a〜502cにラッ
チされることにより所定期間遅延してしまうためクロッ
ク信号CLKを所定期間遅延させたクロック信号CLK
Dを入力することによりタイミングの調整を図るためで
ある。
02a〜502cと、NAND回路506とが直列に接
続されている。ラッチユニット502a〜502cは、
直列に接続され、各々クロック信号CLKの入力および
インバータ501を介するクロック信号CLKの入力を
受ける。NAND回路506は、ラッチユニット502
cの出力信号とクロック信号CLKDとの入力を受けて
両者のNAND論理演算結果を内部タイミング信号I0
として出力する。ここで、NAND回路506にクロッ
ク信号CLKDを入力するのは、伝達される信号が直列
に接続されたラッチユニット502a〜502cにラッ
チされることにより所定期間遅延してしまうためクロッ
ク信号CLKを所定期間遅延させたクロック信号CLK
Dを入力することによりタイミングの調整を図るためで
ある。
【0068】ラッチユニット502aについて説明す
る。ラッチユニット502aは、クロック信号CLKに
応じて、読出指示信号RTをラッチして、極性が同一で
ある信号を出力する。
る。ラッチユニット502aは、クロック信号CLKに
応じて、読出指示信号RTをラッチして、極性が同一で
ある信号を出力する。
【0069】ラッチユニット502aは、クロックドイ
ンバータ503aと、インバータ504aと、小インバ
ータ505aとを有する。
ンバータ503aと、インバータ504aと、小インバ
ータ505aとを有する。
【0070】クロックドインバータ503aは、インバ
ータ501を介して入力されるクロック信号CLKに応
じて読出指示信号RTを反転してノードN6に伝達す
る。インバータ504aは、ノードN6から伝達される
信号を反転させてノードN7に出力し、小インバータ5
05aは、ノードN7から伝達される信号を反転させて
ノードN6に出力して、ラッチを形成する。ラッチユニ
ット502aは、クロック信号CLKが「H」レベル場
合に活性化状態となり、読出指示信号RTをラッチし
て、極性が読出指示信号RTと同一である出力信号を生
成する。
ータ501を介して入力されるクロック信号CLKに応
じて読出指示信号RTを反転してノードN6に伝達す
る。インバータ504aは、ノードN6から伝達される
信号を反転させてノードN7に出力し、小インバータ5
05aは、ノードN7から伝達される信号を反転させて
ノードN6に出力して、ラッチを形成する。ラッチユニ
ット502aは、クロック信号CLKが「H」レベル場
合に活性化状態となり、読出指示信号RTをラッチし
て、極性が読出指示信号RTと同一である出力信号を生
成する。
【0071】したがって、読出指示信号RTが「H」レ
ベルの場合、ラッチユニット502aの出力信号は、
「H」レベルにラッチされる。
ベルの場合、ラッチユニット502aの出力信号は、
「H」レベルにラッチされる。
【0072】ラッチユニット502bは、ラッチユニッ
ト502aと反対に入力されるクロック信号CLKが
「L」の場合に活性化される。ラッチユニット502c
は、ラッチユニット502cと同様にクロック信号CL
Kが「H」レベルの場合に活性化される。
ト502aと反対に入力されるクロック信号CLKが
「L」の場合に活性化される。ラッチユニット502c
は、ラッチユニット502cと同様にクロック信号CL
Kが「H」レベルの場合に活性化される。
【0073】一例として、読出指示信号RTが「H」レ
ベルのときの動作について説明する。
ベルのときの動作について説明する。
【0074】クロック信号CLKが「H」レベルに立ち
上がったとき、ラッチユニット502aが活性化されて
「H」レベルがラッチされる。次に、クロック信号CL
Kが「L」レベルに立ち下がったとき、ラッチユニット
502bが活性化されて、ラッチユニット502aから
伝達された「H」レベルがラッチされる。次に、クロッ
ク信号CLKが「H」レベルに立ち上がったとき、ラッ
チユニット502cが活性化されて、ラッチユニット5
02bから伝達された「H」レベルがラッチされる。
上がったとき、ラッチユニット502aが活性化されて
「H」レベルがラッチされる。次に、クロック信号CL
Kが「L」レベルに立ち下がったとき、ラッチユニット
502bが活性化されて、ラッチユニット502aから
伝達された「H」レベルがラッチされる。次に、クロッ
ク信号CLKが「H」レベルに立ち上がったとき、ラッ
チユニット502cが活性化されて、ラッチユニット5
02bから伝達された「H」レベルがラッチされる。
【0075】次に、クロック信号CLKDが、「H」レ
ベルとなった際NAND回路506の出力信号である内
部タイミング信号I0は、「L」レベルとなる。すなわ
ち1クロックサイクル後に、内部タイミング信号I0が
「L」レベルとなる。
ベルとなった際NAND回路506の出力信号である内
部タイミング信号I0は、「L」レベルとなる。すなわ
ち1クロックサイクル後に、内部タイミング信号I0が
「L」レベルとなる。
【0076】読出指示信号RTが「L」レベルの場合
は、ラッチユニット502cからNAND回路506に
入力される信号は常に、「L」レベルであるため、内部
タイミング信号I0は、常に、「H」レベルである。
は、ラッチユニット502cからNAND回路506に
入力される信号は常に、「L」レベルであるため、内部
タイミング信号I0は、常に、「H」レベルである。
【0077】TERM保持回路520は、クロック信号
CLKの立上がりおよび立下りに応じて、順番に読出終
了信号TERMをラッチして内部タイミング信号I1を
1クロックサイクル後に出力する。
CLKの立上がりおよび立下りに応じて、順番に読出終
了信号TERMをラッチして内部タイミング信号I1を
1クロックサイクル後に出力する。
【0078】TERM保持回路520は、ラッチユニッ
ト502d〜502fと、インバータ521と、NAN
D回路522とを有する。
ト502d〜502fと、インバータ521と、NAN
D回路522とを有する。
【0079】TERM保持回路520は、RT保持回路
510と同様の構成を有するが、読出終了信号TERM
を入力とし、内部タイミング信号I1を出力する点で異
なる。
510と同様の構成を有するが、読出終了信号TERM
を入力とし、内部タイミング信号I1を出力する点で異
なる。
【0080】一例として、読出終了信号TERMが
「H」レベルのときの動作について説明する。
「H」レベルのときの動作について説明する。
【0081】クロック信号CLKが「H」レベルに立ち
上がったとき、ラッチユニット502dが活性化されて
「H」レベルがラッチされる。次に、クロック信号CL
Kが「L」レベルに立ち下がったとき、ラッチユニット
502eが活性化されてラッチユニット502dから出
力された「H」レベルがラッチされる。次に、クロック
信号CLKが「H」レベルに立ち上がったとき、ラッチ
ユニット502fが活性化されてラッチユニット502
eから出力された「H」レベルがラッチされる。次に、
クロック信号CLKDが「H」レベルとなった際、NA
ND回路522の出力信号である内部タイミング信号I
1は、「L」レベルとなる。すなわち1クロックサイク
ル後に内部タイミング信号I1が「L」レベルとなる。
上がったとき、ラッチユニット502dが活性化されて
「H」レベルがラッチされる。次に、クロック信号CL
Kが「L」レベルに立ち下がったとき、ラッチユニット
502eが活性化されてラッチユニット502dから出
力された「H」レベルがラッチされる。次に、クロック
信号CLKが「H」レベルに立ち上がったとき、ラッチ
ユニット502fが活性化されてラッチユニット502
eから出力された「H」レベルがラッチされる。次に、
クロック信号CLKDが「H」レベルとなった際、NA
ND回路522の出力信号である内部タイミング信号I
1は、「L」レベルとなる。すなわち1クロックサイク
ル後に内部タイミング信号I1が「L」レベルとなる。
【0082】読出終了信号TERMが「L」レベルの場
合は、ラッチユニット502fからNAND回路522
に入力される信号は常に、「L」レベルであるので、内
部タイミング信号I1は、常に、「H」レベルである。
合は、ラッチユニット502fからNAND回路522
に入力される信号は常に、「L」レベルであるので、内
部タイミング信号I1は、常に、「H」レベルである。
【0083】次に、RT信号調整回路570について説
明する。RT信号調整回路570は、ラッチユニット5
02aおよびラッチユニット502bにラッチされた読
出指示信号RTに基づいてタイミング信号φ0を生成す
るとともに、内部タイミング信号I2およびI4を所定
タイミングで生成することによりタイミング信号φ1お
よびφ2のタイミング調整を行なう。具体的には、タイ
ミング信号φ0の立下りと内部タイミング信号I2の立
ち上がりのタイミングを同じタイミングに調整する。ま
た、タイミング信号φ0の立下りと、内部タイミング信
号I4の立ち下がりのタイミングを同じタイミングに調
整する。また、内部タイミング信号I4の立ち上がりと
内部タイミング信号I0の立ち下がりのタイミングを同
じタイミングに調整する。
明する。RT信号調整回路570は、ラッチユニット5
02aおよびラッチユニット502bにラッチされた読
出指示信号RTに基づいてタイミング信号φ0を生成す
るとともに、内部タイミング信号I2およびI4を所定
タイミングで生成することによりタイミング信号φ1お
よびφ2のタイミング調整を行なう。具体的には、タイ
ミング信号φ0の立下りと内部タイミング信号I2の立
ち上がりのタイミングを同じタイミングに調整する。ま
た、タイミング信号φ0の立下りと、内部タイミング信
号I4の立ち下がりのタイミングを同じタイミングに調
整する。また、内部タイミング信号I4の立ち上がりと
内部タイミング信号I0の立ち下がりのタイミングを同
じタイミングに調整する。
【0084】RT信号調整回路570は、NAND回路
540,542および543と、インバータ534およ
び541と、遅延ユニット531と、OR回路535と
を含む。
540,542および543と、インバータ534およ
び541と、遅延ユニット531と、OR回路535と
を含む。
【0085】NAND回路540は、クロック信号CL
KDの入力と、ラッチユニット502aがクロック信号
CLKの立ち上がり(「H」レベル)に応答してラッチ
した読出指示信号RTの入力を受けて、NAND論理演
算結果をインバータ541に出力する。なお、図示しな
いが、NAND回路540とインバータ541との間に
は、タイミング調整のための遅延ユニットが直列に接続
されているものとする。
KDの入力と、ラッチユニット502aがクロック信号
CLKの立ち上がり(「H」レベル)に応答してラッチ
した読出指示信号RTの入力を受けて、NAND論理演
算結果をインバータ541に出力する。なお、図示しな
いが、NAND回路540とインバータ541との間に
は、タイミング調整のための遅延ユニットが直列に接続
されているものとする。
【0086】インバータ541は、NAND回路540
の出力信号を反転させてノードN8に伝達する。ここ
で、ノードN8に伝達された信号が、タイミング信号φ
0として出力される。
の出力信号を反転させてノードN8に伝達する。ここ
で、ノードN8に伝達された信号が、タイミング信号φ
0として出力される。
【0087】ここで、タイミング信号φ0は、ラッチユ
ニット502aにラッチされた読出指示信号RT
(「H」レベル)とクロック信号CLKD(「H」レベ
ル)とのNAND論理演算結果により生成されたワンシ
ョットパルスであり、遅延ユニットを通過することによ
り、読出指示信号RTの信号波形よりも所定時間遅延し
た信号となる。
ニット502aにラッチされた読出指示信号RT
(「H」レベル)とクロック信号CLKD(「H」レベ
ル)とのNAND論理演算結果により生成されたワンシ
ョットパルスであり、遅延ユニットを通過することによ
り、読出指示信号RTの信号波形よりも所定時間遅延し
た信号となる。
【0088】NAND回路542は、ラッチユニット5
02bがラッチした読出指示信号RTと、インバータ5
34を介して入力されるクロック信号CLKDとを受け
て、NAND論理演算結果をOR回路535に出力す
る。OR回路535は、NAND回路542の出力信号
と、ノードN8から伝達された信号とを受けて、内部タ
イミング信号I4を生成する。
02bがラッチした読出指示信号RTと、インバータ5
34を介して入力されるクロック信号CLKDとを受け
て、NAND論理演算結果をOR回路535に出力す
る。OR回路535は、NAND回路542の出力信号
と、ノードN8から伝達された信号とを受けて、内部タ
イミング信号I4を生成する。
【0089】ここで、タイミング信号φ0が立ち下がる
タイミングについて考える。タイミング信号φ0は、読
出指示信号RTの立ち上がりおよび立下りが所定時間遅
延した信号である。読出指示信号RTは、クロック信号
CLK(「H」レベル)に同期して入力されるため、読
出指示信号RTの立下りのタイミングもクロック信号C
LKに同期しており、読出指示信号RTの立下りが所定
時間遅延したタイミングにおいては、クロック信号CL
Kは、「L」レベルである。
タイミングについて考える。タイミング信号φ0は、読
出指示信号RTの立ち上がりおよび立下りが所定時間遅
延した信号である。読出指示信号RTは、クロック信号
CLK(「H」レベル)に同期して入力されるため、読
出指示信号RTの立下りのタイミングもクロック信号C
LKに同期しており、読出指示信号RTの立下りが所定
時間遅延したタイミングにおいては、クロック信号CL
Kは、「L」レベルである。
【0090】したがって、タイミング信号φ0が立ち下
がるタイミングにおいては、クロック信号CLKは
「L」レベルであるため、ラッチユニット502bに読
出指示信号RT(「H」レベル)がラッチされた状態と
なっている。
がるタイミングにおいては、クロック信号CLKは
「L」レベルであるため、ラッチユニット502bに読
出指示信号RT(「H」レベル)がラッチされた状態と
なっている。
【0091】また、前述したようにNAND回路540
は、クロック信号CLKDの入力を受けてワンショット
パルスを生成するため、タイミング信号φ0が立ち下が
るタイミングにおいては、クロック信号CLKDは
「L」レベルである。
は、クロック信号CLKDの入力を受けてワンショット
パルスを生成するため、タイミング信号φ0が立ち下が
るタイミングにおいては、クロック信号CLKDは
「L」レベルである。
【0092】したがって、NAND回路542の出力信
号は、ラッチユニット502bに読出指示信号RT
(「H」レベル)がラッチされた状態でかつクロック信
号CLKDが「L」レベルに立ち下がった状態におい
て、「L」レベルとなる。
号は、ラッチユニット502bに読出指示信号RT
(「H」レベル)がラッチされた状態でかつクロック信
号CLKDが「L」レベルに立ち下がった状態におい
て、「L」レベルとなる。
【0093】OR回路535は、NAND回路542か
らの出力信号と、ノードN8から伝達される信号とのO
R論理演算結果を出力するので、タイミング信号φ0が
「L」レベルに立ち下がったとき、NAND回路542
は、「L」レベルであるため、内部タイミング信号I4
は、「L」レベルとなる。したがって、タイミング信号
φ0の立下りと内部タイミング信号I4の立ち下がりが
同じタイミングに調整される。
らの出力信号と、ノードN8から伝達される信号とのO
R論理演算結果を出力するので、タイミング信号φ0が
「L」レベルに立ち下がったとき、NAND回路542
は、「L」レベルであるため、内部タイミング信号I4
は、「L」レベルとなる。したがって、タイミング信号
φ0の立下りと内部タイミング信号I4の立ち下がりが
同じタイミングに調整される。
【0094】次に、内部タイミング信号I4の立ち上が
りについて考える。NAND回路542は、次のクロッ
ク信号CLKDの立ち上がり(「H」レベル)に応答し
てNAND論理演算結果を「H」レベルとして出力す
る。これに応答して内部タイミング信号I4は立ち上が
る。
りについて考える。NAND回路542は、次のクロッ
ク信号CLKDの立ち上がり(「H」レベル)に応答し
てNAND論理演算結果を「H」レベルとして出力す
る。これに応答して内部タイミング信号I4は立ち上が
る。
【0095】上述したように、ラッチユニット502b
において、読出指示信号RT(「H」レベル)がラッチ
された状態において、次のクロック信号CLKDの立ち
上がり(「H」レベル)に応答して、内部タイミング信
号I0が立ち下がることを説明したことから、内部タイ
ミング信号I0の立下りと内部タイミング信号I4の立
ち上がりのタイミングが同じタイミングに調整される。
において、読出指示信号RT(「H」レベル)がラッチ
された状態において、次のクロック信号CLKDの立ち
上がり(「H」レベル)に応答して、内部タイミング信
号I0が立ち下がることを説明したことから、内部タイ
ミング信号I0の立下りと内部タイミング信号I4の立
ち上がりのタイミングが同じタイミングに調整される。
【0096】次に、TERM信号調整回路580につい
て説明する。TERM信号調整回路580は、入力され
た読出終了信号TERMに基づいて内部タイミング信号
I3およびI5を所定タイミングで生成することにより
タイミング信号φ1およびφ2のタイミング調整を行な
う。
て説明する。TERM信号調整回路580は、入力され
た読出終了信号TERMに基づいて内部タイミング信号
I3およびI5を所定タイミングで生成することにより
タイミング信号φ1およびφ2のタイミング調整を行な
う。
【0097】TERM信号調整回路580は、NAND
回路544,546および547と、インバータ536
および545と、遅延ユニット533と、OR回路53
7とを含む。
回路544,546および547と、インバータ536
および545と、遅延ユニット533と、OR回路53
7とを含む。
【0098】TERM信号調整回路580は、RT信号
調整回路570と比較して、同様の構成を有するがラッ
チユニット502dおよび502eにそれぞれラッチさ
れた読出終了信号TERMに基づいて、内部タイミング
信号I3およびI5を生成する点が異なる。
調整回路570と比較して、同様の構成を有するがラッ
チユニット502dおよび502eにそれぞれラッチさ
れた読出終了信号TERMに基づいて、内部タイミング
信号I3およびI5を生成する点が異なる。
【0099】したがって、内部タイミング信号I3およ
びI5の立下り立ち上がりのタイミングは、それぞれ上
述した内部タイミング信号I2およびI4と同様のタイ
ミングとなる。
びI5の立下り立ち上がりのタイミングは、それぞれ上
述した内部タイミング信号I2およびI4と同様のタイ
ミングとなる。
【0100】タイミング信号生成ユニット560につい
て説明する。タイミング信号生成ユニット560は、内
部タイミング信号I0〜I5およびインバータを介する
テスト信号TMの入力を受けてタイミング信号φ1〜φ
3を出力する。
て説明する。タイミング信号生成ユニット560は、内
部タイミング信号I0〜I5およびインバータを介する
テスト信号TMの入力を受けてタイミング信号φ1〜φ
3を出力する。
【0101】タイミング信号生成ユニット560は、N
AND回路550〜552と、インバータ553および
554とを含む。
AND回路550〜552と、インバータ553および
554とを含む。
【0102】NAND回路550は、タイミング信号φ
0およびφ1と、インバータ553を介して入力される
テスト信号TMとを受けて、タイミング信号φ3を生成
する。
0およびφ1と、インバータ553を介して入力される
テスト信号TMとを受けて、タイミング信号φ3を生成
する。
【0103】NAND回路551は、内部タイミング信
号I2およびI3とを受けて、タイミング信号φ1を生
成する。
号I2およびI3とを受けて、タイミング信号φ1を生
成する。
【0104】NAND回路552は、内部タイミング信
号I4およびI5と、インバータ554を介して入力さ
れるテスト信号TMとを受けて、タイミング信号φ2を
生成する。
号I4およびI5と、インバータ554を介して入力さ
れるテスト信号TMとを受けて、タイミング信号φ2を
生成する。
【0105】なお、テスト信号TMは、テストモードの
場合は、「H」レベルであり、通常時には、「L」レベ
ルであるものとする。
場合は、「H」レベルであり、通常時には、「L」レベ
ルであるものとする。
【0106】ここで、内部タイミング信号I0〜I5
は、初期状態においては、全て「H」レベルであり、イ
ンバータを介して入力されるテスト信号TMも「H」レ
ベルであるためタイミング信号φ0〜φ3は、「L」レ
ベルに設定されている。
は、初期状態においては、全て「H」レベルであり、イ
ンバータを介して入力されるテスト信号TMも「H」レ
ベルであるためタイミング信号φ0〜φ3は、「L」レ
ベルに設定されている。
【0107】したがって、タイミング信号生成ユニット
560は、内部タイミング信号I0〜I5の各々が
「L」レベルとなることにより、対応するタイミング信
号φ1〜φ3の各々が「H」レベルとなる。
560は、内部タイミング信号I0〜I5の各々が
「L」レベルとなることにより、対応するタイミング信
号φ1〜φ3の各々が「H」レベルとなる。
【0108】図7は、通常動作時における同期型半導体
記憶装置1000のタイミングチャート図である。
記憶装置1000のタイミングチャート図である。
【0109】図6および図7を参照して、最初に1つの
データを出力する場合について説明する。
データを出力する場合について説明する。
【0110】クロック信号CLKの立ち上がりに応じ
て、読出指示信号RTが時刻t0で入力される。1回の
データ読出であるため、クロック信号CLKの次の立ち
上がり時である時刻t3において、読出終了信号TER
Mが入力される。
て、読出指示信号RTが時刻t0で入力される。1回の
データ読出であるため、クロック信号CLKの次の立ち
上がり時である時刻t3において、読出終了信号TER
Mが入力される。
【0111】ここで、RT保持回路510を考えると、
クロック信号CLKが「H」レベルであり、読出指示信
号RTが「H」レベルであるので、ラッチユニット50
2aには、「H」レベルがラッチされる。
クロック信号CLKが「H」レベルであり、読出指示信
号RTが「H」レベルであるので、ラッチユニット50
2aには、「H」レベルがラッチされる。
【0112】また、ここで、RT信号調整回路570に
ついて考えると、ラッチユニット502aに「H」レベ
ルがラッチされ、時刻t1においてクロック信号CLK
Dが「H」レベルとなった場合、NAND回路540の
NAND論理演算結果は、「L」レベルとなり、インバ
ータ541の出力信号は、「H」レベルとなる。
ついて考えると、ラッチユニット502aに「H」レベ
ルがラッチされ、時刻t1においてクロック信号CLK
Dが「H」レベルとなった場合、NAND回路540の
NAND論理演算結果は、「L」レベルとなり、インバ
ータ541の出力信号は、「H」レベルとなる。
【0113】時刻taにおいて、遅延ユニットによる所
定の遅延時間経過後、タイミング信号φ0は、「H」レ
ベルとなる。
定の遅延時間経過後、タイミング信号φ0は、「H」レ
ベルとなる。
【0114】したがって、タイミング信号φ0によっ
て、メモリアレイ100から出力されたデータ信号がプ
リアンプ200に増幅されてラッチ回路300aに出力
される。
て、メモリアレイ100から出力されたデータ信号がプ
リアンプ200に増幅されてラッチ回路300aに出力
される。
【0115】次に、時刻tbにおいて、遅延ユニット5
31による所定の遅延時間経過後、内部タイミング信号
I2は、「L」レベルに立ち下がるので、タイミング信
号φ1は、「H」レベルに立ち上がる。
31による所定の遅延時間経過後、内部タイミング信号
I2は、「L」レベルに立ち下がるので、タイミング信
号φ1は、「H」レベルに立ち上がる。
【0116】したがって、タイミング信号φ1によっ
て、プリアンプ200によって増幅されたデータ信号が
ラッチ回路300aにラッチされる。
て、プリアンプ200によって増幅されたデータ信号が
ラッチ回路300aにラッチされる。
【0117】次に、時刻tcにおいて、タイミング信号
φ0の立ち下がりに応答して、内部タイミング信号I2
は、「H」レベルに立ち上がる。したがって、タイミン
グ信号φ1は、「L」レベルに立ち下がる。
φ0の立ち下がりに応答して、内部タイミング信号I2
は、「H」レベルに立ち上がる。したがって、タイミン
グ信号φ1は、「L」レベルに立ち下がる。
【0118】ここで、RT保持回路510においては、
クロック信号CLKが時刻t2において、「L」レベル
となるためラッチユニット502bには、ラッチユニッ
ト502aから伝達された「H」レベルがラッチされ
る。
クロック信号CLKが時刻t2において、「L」レベル
となるためラッチユニット502bには、ラッチユニッ
ト502aから伝達された「H」レベルがラッチされ
る。
【0119】次に、時刻t2aにおいて、クロック信号
CLKDが「L」レベルとなるためNAND回路542
の出力信号は、NAND論理演算結果である「L」レベ
ルが出力される。
CLKDが「L」レベルとなるためNAND回路542
の出力信号は、NAND論理演算結果である「L」レベ
ルが出力される。
【0120】したがって、時刻tcにおいて、OR回路
535の出力信号である内部タイミング信号I4は、タ
イミング信号φ0の立下りとともに「L」レベルとな
り、タイミング信号φ2は、「H」レベルとなる。
535の出力信号である内部タイミング信号I4は、タ
イミング信号φ0の立下りとともに「L」レベルとな
り、タイミング信号φ2は、「H」レベルとなる。
【0121】タイミング信号φ2が「H」レベルに応答
して、ラッチ回路300aによってラッチされたデータ
信号がラッチ回路300bにラッチされる。
して、ラッチ回路300aによってラッチされたデータ
信号がラッチ回路300bにラッチされる。
【0122】次に、時刻t3において、クロック信号C
LKが「H」レベルとなり、RT保持回路510のラッ
チユニット502cには、ラッチユニット502bにラ
ッチされた読出指示信号RT(「H」レベル)がラッチ
される。
LKが「H」レベルとなり、RT保持回路510のラッ
チユニット502cには、ラッチユニット502bにラ
ッチされた読出指示信号RT(「H」レベル)がラッチ
される。
【0123】次に、時刻t3aにおいて、クロック信号
CLKDが「H」レベルとなった際、NAND回路50
6のNAND論理演算結果である内部タイミング信号I
0は、「L」レベルとなる。これに応答して、タイミン
グ信号φ3が「H」レベルとなる。
CLKDが「H」レベルとなった際、NAND回路50
6のNAND論理演算結果である内部タイミング信号I
0は、「L」レベルとなる。これに応答して、タイミン
グ信号φ3が「H」レベルとなる。
【0124】したがって、タイミング信号φ3によっ
て、ラッチ回路300bにおいてラッチされたデータ信
号が出力回路400でラッチされる。
て、ラッチ回路300bにおいてラッチされたデータ信
号が出力回路400でラッチされる。
【0125】出力回路400において、ラッチされたデ
ータ信号によりデータDQが最終的に出力される。
ータ信号によりデータDQが最終的に出力される。
【0126】一方、時刻t3において読出終了信号TE
RMが入力される。この場合も読出指示信号RTと同様
に、TERM保持回路520およびTERM信号調整回
路580により内部タイミング信号I1,I3およびI
5がそれぞれ生成される。
RMが入力される。この場合も読出指示信号RTと同様
に、TERM保持回路520およびTERM信号調整回
路580により内部タイミング信号I1,I3およびI
5がそれぞれ生成される。
【0127】次に、時刻tdにおいて、遅延ユニット5
33による所定の遅延時間経過後、内部タイミング信号
I3は、「L」レベルに立ち下がるのでタイミング信号
φ1は、「H」レベルに立ち上がる。
33による所定の遅延時間経過後、内部タイミング信号
I3は、「L」レベルに立ち下がるのでタイミング信号
φ1は、「H」レベルに立ち上がる。
【0128】次に、時刻teにおいて、内部タイミング
信号I3の立ち上がり(「H」レベル)に応じて、内部
タイミング信号I5が「L」レベルに立ち下がる。これ
に応答して、タイミング信号φ2は、「H」レベルに立
ち上がる。
信号I3の立ち上がり(「H」レベル)に応じて、内部
タイミング信号I5が「L」レベルに立ち下がる。これ
に応答して、タイミング信号φ2は、「H」レベルに立
ち上がる。
【0129】次に、時刻t5において、クロック信号C
LKDの立ち上がりに応じて、タイミング信号φ3が
「H」レベルに立ち上がる。
LKDの立ち上がりに応じて、タイミング信号φ3が
「H」レベルに立ち上がる。
【0130】したがって、タイミング信号φ1〜φ3が
順番に立ち上がりラッチ回路300a〜300bおよび
出力回路400が活性化されるが、プリアンプ200
は、活性化状態ではないためデータ信号はラッチされな
い。
順番に立ち上がりラッチ回路300a〜300bおよび
出力回路400が活性化されるが、プリアンプ200
は、活性化状態ではないためデータ信号はラッチされな
い。
【0131】すなわち、共に「L」レベルである初期状
態の入力信号INおよび/INが、出力回路400に入
力される。出力回路400において、PチャンネルMO
Sトランジスタ412およびNチャンネルMOSトラン
ジスタ413が共にオフとなり、データDQの読出が終
了される。
態の入力信号INおよび/INが、出力回路400に入
力される。出力回路400において、PチャンネルMO
Sトランジスタ412およびNチャンネルMOSトラン
ジスタ413が共にオフとなり、データDQの読出が終
了される。
【0132】上記においては、1回のデータ読出に関し
て説明してきたが、2回連続してデータ読出する場合に
ついても同様である。この場合は、クロック信号CLK
に応じて2つのワンショットパルスの読出指示信号RT
が入力される。
て説明してきたが、2回連続してデータ読出する場合に
ついても同様である。この場合は、クロック信号CLK
に応じて2つのワンショットパルスの読出指示信号RT
が入力される。
【0133】それに応じて、タイミング信号φ0〜φ3
がそれぞれが異なるタイミングで立ち上がることによ
り、順番にデータがラッチされ、バースト読出が可能と
なる。
がそれぞれが異なるタイミングで立ち上がることによ
り、順番にデータがラッチされ、バースト読出が可能と
なる。
【0134】また、読出終了信号TERMの入力によ
り、データ読出終了を指示することができる。
り、データ読出終了を指示することができる。
【0135】テストモードの場合について説明する。図
8は、テストモードにおける同期型半導体記憶装置10
00のタイミングチャート図である。
8は、テストモードにおける同期型半導体記憶装置10
00のタイミングチャート図である。
【0136】図8を参照して、テストモードの場合にお
いて、データを1つ読み出す場合について説明する。
いて、データを1つ読み出す場合について説明する。
【0137】テスト信号TMは、「H」レベルに設定す
る。テスト信号TMが「H」レベルの場合、タイミング
調整回路500において、生成されるタイミング信号φ
2およびφ3は、常に、「H」レベルとなり、活性状態
となっている。
る。テスト信号TMが「H」レベルの場合、タイミング
調整回路500において、生成されるタイミング信号φ
2およびφ3は、常に、「H」レベルとなり、活性状態
となっている。
【0138】時刻t10において、読出指示信号RTが
クロック信号CLKに同期してタイミング調整回路50
0に入力される。
クロック信号CLKに同期してタイミング調整回路50
0に入力される。
【0139】タイミング信号φ0は、遅延ユニットによ
って、所定の遅延時間経過後に「H」レベルとなり、メ
モリアレイ100から出力されたデータ信号を増幅して
ラッチ回路300aに出力する。
って、所定の遅延時間経過後に「H」レベルとなり、メ
モリアレイ100から出力されたデータ信号を増幅して
ラッチ回路300aに出力する。
【0140】タイミング信号φ1は、遅延ユニット53
1によりタイミング信号φ0から所定時間経過後「H」
レベルとなって、データ信号をラッチする。
1によりタイミング信号φ0から所定時間経過後「H」
レベルとなって、データ信号をラッチする。
【0141】タイミング信号φ2およびφ3は、テスト
信号TMの入力により、常に活性状態である。したがっ
て、データ信号が出力回路400に直接入力される。
信号TMの入力により、常に活性状態である。したがっ
て、データ信号が出力回路400に直接入力される。
【0142】出力回路400は、ラッチ回路300aに
よってラッチされたデータ信号に応じてデータDQを出
力する。
よってラッチされたデータ信号に応じてデータDQを出
力する。
【0143】また、データ読出指示がなされてからデー
タDQが出力されるまでの時刻t10−時刻tDQ間が
データ信号の信号伝播遅延時間に相当する。、次に、時
刻t11において、読出終了信号TERMがクロック信
号CLKに同期してタイミング調整回路500に入力さ
れる。
タDQが出力されるまでの時刻t10−時刻tDQ間が
データ信号の信号伝播遅延時間に相当する。、次に、時
刻t11において、読出終了信号TERMがクロック信
号CLKに同期してタイミング調整回路500に入力さ
れる。
【0144】タイミング信号φ1は、遅延ユニット53
3によって、所定時間経過後「H」レベルとなる。
3によって、所定時間経過後「H」レベルとなる。
【0145】これに応答して、ラッチ回路300aは、
活性化され、プリアンプ200からの共に「L」レベル
である初期状態の入力信号INおよび/INを出力回路
400に出力する。出力回路400は、共に「L」レベ
ルである入力信号INおよび/INを受けてデータDQ
の出力を終了する。
活性化され、プリアンプ200からの共に「L」レベル
である初期状態の入力信号INおよび/INを出力回路
400に出力する。出力回路400は、共に「L」レベ
ルである入力信号INおよび/INを受けてデータDQ
の出力を終了する。
【0146】したがって、テストモードにおいてはテス
ト信号TMによってタイミング信号φ2およびφ3を常
に、「H」レベルとすることにより、タイミング信号φ
1の出力信号に応じて、出力回路400を直接制御する
ことができる。
ト信号TMによってタイミング信号φ2およびφ3を常
に、「H」レベルとすることにより、タイミング信号φ
1の出力信号に応じて、出力回路400を直接制御する
ことができる。
【0147】これにより、従来ウェハテストにおいて、
低速クロックで不良判定をするためにCASレイテンシ
だけ長時間待機していた時間を短縮することができ、テ
スト時間を短縮することが可能になる。
低速クロックで不良判定をするためにCASレイテンシ
だけ長時間待機していた時間を短縮することができ、テ
スト時間を短縮することが可能になる。
【0148】また、クロック信号CLKと非同期でデー
タを出力することができるためCASレイテンシは0で
あり、ウェハテストにおける読出データの不良判定のテ
スト時間を短縮することができる。
タを出力することができるためCASレイテンシは0で
あり、ウェハテストにおける読出データの不良判定のテ
スト時間を短縮することができる。
【0149】なお、本発明の実施の形態では、クロック
信号に同期してデータの入出力を行なう同期型半導体記
憶装置であるシンクロナスDRAMの構成について説明
してきたが、本願発明の構成は、クロック信号に同期し
ない非同期の半導体記憶装置にも適用可能である。
信号に同期してデータの入出力を行なう同期型半導体記
憶装置であるシンクロナスDRAMの構成について説明
してきたが、本願発明の構成は、クロック信号に同期し
ない非同期の半導体記憶装置にも適用可能である。
【0150】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【0151】
【発明の効果】請求項1〜3および6記載の半導体記憶
装置は、テストモードにおいて、メモリアレイから読出
データを出力するためデータ伝達期間を通常のデータ読
出動作時よりも短く設定することができる。したがっ
て、低速のクロックのテスタを用いた動作テストにおい
ても読出データのテスト時間を短縮することができる。
装置は、テストモードにおいて、メモリアレイから読出
データを出力するためデータ伝達期間を通常のデータ読
出動作時よりも短く設定することができる。したがっ
て、低速のクロックのテスタを用いた動作テストにおい
ても読出データのテスト時間を短縮することができる。
【0152】請求項4および5記載の半導体記憶装置
は、クロック信号に同期してデータ読出動作を実行する
構成の下で請求項1に記載の半導体記憶装置と同様の効
果を教授することができる。
は、クロック信号に同期してデータ読出動作を実行する
構成の下で請求項1に記載の半導体記憶装置と同様の効
果を教授することができる。
【図1】 本発明の実施の形態に従う同期型半導体記憶
装置1000のブロック構成図である。
装置1000のブロック構成図である。
【図2】 プリアンプ200の回路図である。
【図3】 ラッチ回路300aおよび300bの回路構
成図である。
成図である。
【図4】 出力回路400の回路図である。
【図5】 タイミング信号φ0〜φ3を生成するタイミ
ング調整回路500の回路ブロック図である。
ング調整回路500の回路ブロック図である。
【図6】 タイミング調整回路500の回路図である。
【図7】 通常動作時における同期型半導体記憶装置1
000のタイミングチャート図である。
000のタイミングチャート図である。
【図8】 テストモードにおける同期型半導体記憶装置
1000のタイミングチャート図である。
1000のタイミングチャート図である。
100 メモリアレイ、200 プリアンプ、220
差動アンプ、230論理回路、300a,300b,4
10 ラッチ回路、400 出力回路、420 出力バ
ッファ、500 タイミング調整回路、1000 同期
型半導体記憶装置。
差動アンプ、230論理回路、300a,300b,4
10 ラッチ回路、400 出力回路、420 出力バ
ッファ、500 タイミング調整回路、1000 同期
型半導体記憶装置。
フロントページの続き
Fターム(参考) 2G132 AA00 AA08 AB01 AD07 AG02
AG08 AH04 AL09
4M106 AA01 AC07 BA01 CA26
5L106 AA01 DD11 GG03 GG07
5M024 AA50 AA91 BB28 BB33 BB35
DD19 DD22 DD45 DD83 JJ02
JJ12 JJ28 JJ33 JJ53 MM04
MM10 PP01 PP02 PP03 PP07
Claims (6)
- 【請求項1】 データを記憶するメモリアレイと、 前記メモリアレイから出力された読出データをデータ出
力ノードへ伝達するデータ出力回路と、 データ読出動作が指示されてから、前記データ出力回路
の動作タイミングを制御し、前記読出データが前記デー
タ出力ノードへ伝達されるまでのデータ伝達期間を調整
するレイテンシ設定回路とを備え、 前記レイテンシ設定回路は、テストモードにおいて、前
記データ伝達期間を通常のデータ読出動作時よりも短く
設定する、半導体記憶装置。 - 【請求項2】 前記データ出力回路は、 前記メモリアレイからの前記読出データを伝達する、直
列に接続された第1段から第N段(N:自然数)までの
N個のラッチ回路と、 前記N個のラッチ回路のうちの最終段のラッチ回路の出
力に応答して、前記データ出力ノードの電圧レベルを設
定する出力バッファとを含み、 前記N個のラッチ回路は、所定タイミングにおいて、そ
れぞれが動作状態に設定され、 各前記N個のラッチ回路は、前記動作状態において、前
段側から伝達された読出データを後段側へ伝達する、請
求項1記載の半導体記憶装置。 - 【請求項3】 前記メモリアレイは、前記テストモード
において、前記出力回路の前記N個のラッチ回路の各々
が前記動作状態に設定された下で、前記読出データを前
記データ出力回路へ出力する、請求項2記載の半導体記
憶装置。 - 【請求項4】 前記半導体記憶装置は、クロック信号に
同期して前記データ読出動作を実行し、 前記レイテンシ設定回路によって設定される前記データ
伝達期間は、前記クロック信号の周期の整数倍に相当す
る、請求項1記載の半導体記憶装置。 - 【請求項5】 前記レイテンシ設定回路は、前記テスト
モードにおいて、前記データ伝達期間を、前記クロック
信号の周期の0倍に設定する、請求項4記載の半導体記
憶装置。 - 【請求項6】 前記テストモードにおいて、前記データ
伝達期間は、前記データ出力回路において、前記メモリ
アレイおよび前記データ出力ノード間で生じる前記読出
データの伝播遅延に相当する、請求項1記載の半導体記
憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002055235A JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
US10/227,381 US6643217B2 (en) | 2002-03-01 | 2002-08-26 | Semiconductor memory device permitting early detection of defective test data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002055235A JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003257200A true JP2003257200A (ja) | 2003-09-12 |
Family
ID=27800035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002055235A Withdrawn JP2003257200A (ja) | 2002-03-01 | 2002-03-01 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6643217B2 (ja) |
JP (1) | JP2003257200A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5449032B2 (ja) * | 2009-05-28 | 2014-03-19 | パナソニック株式会社 | メモリシステム |
TWI459401B (zh) * | 2011-03-09 | 2014-11-01 | Etron Technology Inc | 應用於一記憶體電路內複數個記憶區塊的栓鎖系統 |
CN111147056B (zh) * | 2020-01-03 | 2022-04-05 | 清华大学 | 一种动态比较器、模数转换器和控制方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0122099B1 (ko) * | 1994-03-03 | 1997-11-26 | 김광호 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
US5966343A (en) * | 1997-01-02 | 1999-10-12 | Texas Instruments Incorporated | Variable latency memory circuit |
KR100274602B1 (ko) * | 1997-11-20 | 2000-12-15 | 윤종용 | 동기형 메모리 장치 |
KR100311044B1 (ko) * | 1999-10-05 | 2001-10-18 | 윤종용 | 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법 |
-
2002
- 2002-03-01 JP JP2002055235A patent/JP2003257200A/ja not_active Withdrawn
- 2002-08-26 US US10/227,381 patent/US6643217B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004227753A (ja) * | 2003-01-20 | 2004-08-12 | Samsung Electronics Co Ltd | 出力バッファ、同期型メモリ装置及びアクセスタイムテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
US6643217B2 (en) | 2003-11-04 |
US20030165077A1 (en) | 2003-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6240042B1 (en) | Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal | |
JP4370507B2 (ja) | 半導体集積回路装置 | |
US9190127B2 (en) | Burst length control circuit | |
KR20190112838A (ko) | 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법 | |
KR20020029431A (ko) | 메모리 장치에서 신호 타이밍을 조정하는 방법 및 장치 | |
JP2001005554A (ja) | 半導体装置及びタイミング制御回路 | |
KR100281501B1 (ko) | 클럭 시프트 회로 및 이것을 이용한 동기형 반도체 기억 장치 | |
US6192004B1 (en) | Semiconductor integrated circuit | |
JP3846764B2 (ja) | 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法 | |
JP2002170398A (ja) | 同期型半導体装置、及び試験システム | |
JP2004247017A (ja) | 同期型半導体記憶装置 | |
JP2000100158A (ja) | 集積回路及び同期型半導体メモリ装置 | |
JPH09320261A (ja) | 半導体記憶装置および制御信号発生回路 | |
US6256260B1 (en) | Synchronous semiconductor memory device having input buffers and latch circuits | |
US20060120359A1 (en) | Semiconductor memory device | |
KR20040067467A (ko) | 이중 데이터율 동기식 반도체 장치의 데이터 스트로브신호 발생 회로 | |
US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
US6353574B1 (en) | Semiconductor memory device having pipe register operating at high speed | |
KR100265760B1 (ko) | 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법 | |
JP2003257200A (ja) | 半導体記憶装置 | |
JPH11176161A (ja) | 同期式半導体メモリ装置及びデータ出力方法 | |
JP2004152348A (ja) | 信号生成回路 | |
KR100909625B1 (ko) | 어드레스 동기 회로 | |
KR100536598B1 (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 | |
JP3542525B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050510 |