JPH11176161A - 同期式半導体メモリ装置及びデータ出力方法 - Google Patents

同期式半導体メモリ装置及びデータ出力方法

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JPH11176161A
JPH11176161A JP10273570A JP27357098A JPH11176161A JP H11176161 A JPH11176161 A JP H11176161A JP 10273570 A JP10273570 A JP 10273570A JP 27357098 A JP27357098 A JP 27357098A JP H11176161 A JPH11176161 A JP H11176161A
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JP
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signal
auxiliary
clock signal
delay
memory device
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JP10273570A
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Gyu-Chan Lee
李圭燦
Nansho Kin
金南鍾
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】ウェーブパイプライニング制御構造を有する同
期式半導体メモリ装置及びデータ出力方法を提供する。 【解決手段】一周期の読出しモードの間に連続的に複数
個のデータを出力する構造を有する同期式半導体メモリ
装置において、メモリセルから出力される出力線データ
を保持するレジスタを制御する制御信号を第１及び第２
外部クロック信号に応答させる構造及びデータ出力方法
を提供することによって、最初のクロックの制御信号の
レベル遷移を一定時間遅延させることによって工程条件
の変化にかかわらずデータ出力時のメモリの誤動作を防
止し、たとえ高周波数動作で不良が発生したメモリであ
っても低周波数動作では正常に動作するようにすること
ができるので経済性を高めることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特にウェーブパイプライニング制御構造を有す
る同期式半導体メモリ装置及びデータ出力方法に関す
る。
【０００２】
【従来の技術】一般的に、同期式半導体メモリ装置は、
メモリシステムのクロックに同期して入出力がなされる
点で既存のメモリ装置と大きな差がある。同期式半導体
メモリ装置は、全ての入出力が外部クロック信号の立ち
上がりエッジに同期してなされる。このような動作は、
メモリ装置の仕様の単純化に寄与する。そして、このよ
うな仕様の単純化は、システム設計者による単純なイン
タフェース設計を可能化にする。したがって、同期式半
導体メモリ装置は、既存のＲＡＭを動作させる時に発生
されるような不要な所要時間が小さい。
【０００３】既存のメモリ装置は、ワードラインを選択
し感知動作を行ってメモリセルのリフレッシュが完了し
た後、ワードラインの選択を解除するプリチャージ動作
を完了する前には他のワードラインを選択できなかっ
た。しかし、同期式半導体メモリ装置は、チップ内に相
互に独立したロウ調整回路を具備した２個以上のメモリ
アレイバンクで構成されている。従って、バンクが相異
なるワードライン間には、前述した既存のＲＡＭのよう
な制約は殆どなく、相異なるバンク内のワードラインを
連続的に駆動できるようになる。その結果、与えられた
時間内にアクセスできるデータの数が既存のＲＡＭより
多くなる。
【０００４】同期式半導体メモリ装置の特徴には、読出
待ち時間(READ LATENCY)がある。読出待ち時間は、最初
にデータが出力されるまでの遅延時間である。データの
読出し速度は、メモリ装置内のクリティカルパスによっ
て決定されるのではなく、設計者の人為的な制御を通じ
てデータがアクセスされるクロックを調節することによ
り制御される。
【０００５】同期式半導体メモリ装置で一般的に使われ
るデータ出力構造は、多段階パイプライニング(Pipe li
ning)制御構造である。多段階パイプライニング制御構
造は、メモリセルからデータ出力パッドまでのデータパ
スに多段のデータラッチを有する。ラッチとラッチとの
間には伝送ゲート形式のスイッチを有する。そして、こ
れらのスイッチはクロックに同期して各々異なるタイミ
ングのパルスによって制御される。
【０００６】しかし、多段階パイプライニング制御構造
では、クロックの周波数が高くなると、データをラッチ
する段階がさらに多く必要になる。そして、ラッチする
段階が増えれば、読出待ち時間が増加する。
【０００７】このような読出待ち時間の増加を最小化す
るためのデータ出力制御構造がウェーブ(WAVE)パイプラ
イニング制御構造である。ウェーブパイプライニング制
御構造は、データが出力パッドに出力する前の端子に複
数個の並列ラッチを配置する構造である。そして、並列
ラッチを制御する制御信号は、クロック信号に同期して
遅延された信号である。したがって、ウェーブパイプラ
イニング制御構造は、クロック信号の周波数が高くなっ
ても読出待ち時間の増加はない。
【０００８】図１は、従来の技術のウェーブパイプライ
ニング制御構造を有する半導体メモリ装置のブロック図
である。リード動作モードでは、外部アドレスによって
指定されたセルからビット線ＢＬと入出力線Ｉ/Ｏを通
じてデータ引出される。そして、引出されたデータは、
感知増幅器１０１によって増幅される。そして、制御部
１０３は、外部クロック信号の立ち上がりエッジを感知
して制御信号ＯＤＬ０を発生する。そして、レジスタ１
０５は、前記制御信号の制御を受けて感知増幅器１０１
によって増幅された信号を保持する。
【０００９】従来のウェーブパイプライニング制御構造
は、最初のクロック信号を単純に制御部１０３で一定時
間遅延させることによって制御信号ＯＤＬ０を生成し、
これによりデータがレジスタ１０５に保持されることを
遮断する。
【００１０】ところが、このような構造は次のような問
題点を持つようになる。すなわち、メモリの集積度が高
まるほど、メモリセルの領域からのデータの出力速度は
工程条件の変化に非常に敏感になるが、データを制御す
る制御信号ＯＤＬ０は周辺回路部に配置されることによ
って相対的に鈍感になる。それゆえに従来技術のウェー
ブパイプライニング制御構造を使用する場合には、制御
信号ＯＤＬ０は一定の遅延時間を有する。それゆえに工
程条件の変化によりデータパスの遅延が発生する場合、
メモリは誤動作をするようになる。すなわち、データパ
スからデータがレジスタ１０５の手前に到達する前に制
御信号のレベル遷移が発生して入力が遮断される場合が
発生するようになる。このような場合には、たとえ周波
数を低くしても、最初のクロックの制御信号は一定の遅
延時間を有するため、前記のようなメモリの誤動作を回
避することはできない。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的は、例えば、高周波数の動作で不良が発生する半導
体メモリ装置であっても低周波数では正常に動作させる
ことを目的とする。
【００１２】
【課題を解決するための手段】本発明に係る同期式半導
体メモリ装置は、一周期の読出しモードの間に連続的に
複数個のデータを出力する構造を有する同期式半導体メ
モリ装置において、制御信号に応答しメモリセルから出
力される出力線データを保持するレジスタ及び第１、第
２外部クロック信号に応答して前記制御信号を発生する
制御部を具備し、前記制御信号は、第１外部クロック信
号の立ち上がりエッジを感知してレベル遷移が起きる補
助信号と、第２外部クロック信号の立ち上がりエッジを
感知してレベル遷移が起きる予備信号のうち後に遷移す
る信号に応答して自身のレベル遷移が発生することを特
徴とする同期式半導体メモリ装置である。
【００１３】本発明に係るデータ出力方法は、一周期の
読出しモードの間に連続的に複数個のデータを出力する
同期式半導体メモリ装置のデータ出力方法において、制
御信号に応答してメモリセルから出力される出力線デー
タを保持するデータ保持過程及び第１、２外部クロック
信号に応答し前記制御信号を発生する制御信号発生過程
を具備し、前記制御信号は、第１外部クロック信号の立
ち上がりエッジを感知してレベル遷移が起きる補助信号
と、第２外部クロック信号の立ち上がりエッジを感知し
レベル遷移が起きる予備信号のうち後に遷移する信号に
応答して自身のレベル遷移が発生することを特徴とする
同期式半導体メモリ装置のデータ出力方法である。
【００１４】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の好適な実施の形態を説明する。
【００１５】図２は、本発明の好適な実施の形態に係る
ウェーブパイプライニング制御構造を有する半導体メモ
リ装置の構成を示すブロック図である。図２に示すよう
に、この実施の形態に係る同期式半導体メモリ装置は、
一周期の読出しモードの間に連続的に複数個のデータを
出力する構造を有する同期式半導体メモリ装置であっ
て、レジスタ２０１及び制御部２０３を有する。
【００１６】レジスタ２０１は、制御信号ＮＤＬ０に応
答してメモリセルから出力される出力線データＤＩＯＢ
を保持する。そして、制御部２０３は、第１外部クロッ
ク信号ＣＬＫ０及び第２外部クロック信号ＣＬＫ１に応
答して制御信号ＮＤＬ０を発生する。
【００１７】制御信号ＮＤＬ０は、補助信号ＸＡＤ０と
予備信号ＸＰＲＥ１のうち後に遷移する信号によりレベ
ル遷移が発生する。補助信号ＸＡＤ０は、第１外部クロ
ック信号ＣＬＫ０の立ち上がりエッジを感知してレベル
遷移が起きる。そして、予備信号ＸＰＲＥ１は、第２外
部クロック信号ＣＬＫ１の立ち上がりエッジを感知しレ
ベル遷移が起きる。
【００１８】制御部２０３を詳細に説明すれば、次の通
りである。制御部２０３は、内部クロック信号発生部２
０５、補助信号遅延発生部２０７、予備信号遅延発生部
２０９及び制御信号発生部２１１を具備する。
【００１９】内部クロック信号発生部２０５は、第１内
部クロック信号ＰＣＬＫ０及び第２内部クロック信号Ｐ
ＣＬＫ１を発生する。第１内部クロック信号ＰＣＬＫ０
は、第１外部クロック信号ＣＬＫ０の立ち上がりエッジ
を感知して発生する。そして、第２内部クロック信号Ｐ
ＣＬＫ１は、第２外部クロック信号ＣＬＫ１の立ち上が
りエッジを感知して発生する。
【００２０】そして、補助信号遅延発生部２０７は、第
１内部クロック信号ＰＣＬＫ０を遅延させ、第１内部ク
ロック信号ＰＣＬＫ０の活性化に応答して補助信号ＸＡ
Ｄ０のレベルを遷移させる。そして、予備信号遅延発生
部２０９は、補助信号遅延発生部２０７より短い遅延時
間で第２内部クロック信号ＰＣＬＫ１を遅延させ、第２
内部クロック信号ＰＣＬＫ１の活性化に応答して予備信
号ＸＰＲＥ１のレベルを遷移させる。
【００２１】そして、制御信号発生部２１１は、補助信
号ＸＡＤ０と予備信号ＸＰＲＥ１を入力信号とする。そ
して、補助信号ＸＡＤ０と予備信号ＸＰＲＥ１のうち後
に遷移する信号に応答して出力信号である制御信号ＮＤ
Ｌ０のレベルを遷移させる。
【００２２】補助信号遅延発生部２０７を詳細に説明す
れば、次の通りである。補助信号遅延発生部２０７は、
長期遅延部２１３及び補助信号発生部２１５を具備す
る。長期遅延部２１３は、第１内部クロック信号ＰＣＬ
Ｋ０を遅延させて長期遅延クロック信号ＰＳＦＲＧ１を
発生する。そして、補助信号発生部２１５は、長期遅延
クロック信号ＰＳＦＲＧ１の活性化に応答して補助信号
ＸＡＤ０のレベルを遷移させる。
【００２３】図３は、図２に示す補助信号発生部２１５
を示す図である。図３を参照して、補助信号発生部２１
５をさらに詳細に説明すれば、次の通りである。
【００２４】補助信号発生部２１５は、第１伝送ラッチ
ゲート３０１、第２伝送ラッチゲート３０３及び伝送ゲ
ート３０５を具備する。第１伝送ラッチゲート３０１
は、長期遅延信号ＰＳＦＲＧ１が非活性化する時、補助
循環信号ＸＡＤＣを伝送しラッチさせる。すなわち、長
期遅延信号ＰＳＦＲＧ１が″ロー″状態である時に、伝
送ゲート３０７は″ターンオン″され補助循環信号ＸＡ
ＤＣを伝送する。そして、ラッチ３０９は伝送ゲート３
０７によって伝送された信号をラッチする。
【００２５】そして、第２伝送ラッチゲート３０３は、
長期遅延信号ＰＳＦＲＧ１が活性化する時、第１伝送ラ
ッチゲート３０１の出力(Ｎ３０２)信号を伝送しラッチ
し補助信号ＸＡＤ０を発生する。すなわち、長期遅延信
号ＰＳＦＲＧ１が″ハイ″状態になれば、伝送ゲート３
１１は″ターンオン″され第１伝送ラッチゲート３０１
の出力(Ｎ３０２)信号を伝送する。そして、ラッチ３１
３は伝送ゲート３１１によって伝送された信号をラッチ
する。
【００２６】そして、伝送ゲート３０５は、長期遅延信
号ＰＳＦＲＧ１が非活性化する時、第２伝送ラッチゲー
ト３０３の出力(Ｎ３０４)信号を伝送し、結局、補助循
環信号ＸＡＤＣを発生する。すなわち、長期遅延信号Ｐ
ＳＦＲＧ１が″ロー″状態になれば、伝送ゲート３０５
は″ターンオン″され第２伝送ラッチゲート３０３の出
力(Ｎ３０４)信号を伝送し、結局、補助循環信号ＸＡＤ
Ｃを発生する。
【００２７】そして、この実施の形態では、補助信号発
生部２１５は、初期化部３１５をさらに具備している。
初期化部３１５は、読出しモードが完了した後に補助信
号ＸＡＤ０を初期化する。この実施の形態では、初期化
部３１５はＮＭＯＳトランジスタ３１７で構成されてい
る。ＮＭＯＳトランジスタ３１７は、初期化信号ＰＳＲ
ＲＳＴによって制御される。そして、初期化信号ＰＳＲ
ＲＳＴは、バーストが終了する時にパルスとなる信号で
ある。
【００２８】したがって、この実施の形態の補助信号遅
延発生部２０７の動作を全体的に説明すれば、次の通り
である。以前のバーストが終わる時、初期化信号ＰＳＲ
ＲＳＴは″ロー″状態から″ハイ″状態に遷移し、更
に″ロー″状態に遷移するパルスを発生する。したがっ
て、ＮＭＯＳトランジスタ３１７は″ターンオン″され
てから、再び″ターンオフ″され、補助信号ＸＡＤ０
は″ハイ″状態になる。この時、補助循環信号ＸＡＤＣ
は″ロー″状態である。そして、長期遅延信号ＰＳＦＲ
Ｇ１は″ロー″状態であるから、第１伝送ラッチゲート
３０１の出力(Ｎ３０２)信号は″ハイ″状態を維持して
いる。
【００２９】続いて、第１外部クロック信号ＣＬＫ０の
立ち上がりエッジを感知し長期遅延信号ＰＳＦＲＧ１
が″ハイ″に遷移すると、補助信号ＸＡＤは″ロー″状
態にレベルが遷移する。この実施の形態における信号Ｘ
ＡＤ１とＸＡＤ２は、第２外部クロック信号と第３外部
クロック信号の立ち上がりエッジ感知して一定の遅延時
間の後にレベルが遷移する信号である。
【００３０】次に、図２に示す予備信号遅延発生部２０
９を詳細に説明すれば、次の通りである。予備信号遅延
発生部２０９は、短期遅延部２１７及び予備信号発生部
２１９を具備する。短期遅延部２１７は、第２内部クロ
ック信号ＰＣＬＫ１を遅延させ短期遅延クロック信号Ｐ
ＳＦＲＧ２を発生する。短期遅延部２１７による遅延時
間は、長期遅延部２１３より短い遅延時間であって、典
型的には約１/２程度の遅延時間となる構成が採用され
る。そして、予備信号発生部２１９は、短期遅延クロッ
ク信号ＰＳＦＲＧ２の活性化に応答して補助信号ＸＰＲ
Ｅ１のレベルを遷移させる。
【００３１】図４は、図２に示す予備信号発生部２１９
を示す図である。図４を参照して予備信号発生部２１９
をさらに詳細に説明すれば、次の通りである。
【００３２】予備信号発生部２１９は、第１伝送ラッチ
ゲート４０１、第２伝送ラッチゲート４０３及び伝送ゲ
ート４０５を具備する。第１伝送ラッチゲート４０１
は、短期遅延信号ＰＳＦＲＧ２が非活性化する時、予備
循環信号ＸＰＲＥＣを伝送してラッチする。すなわち、
短期遅延信号ＰＳＦＲＧ２が″ロー″状態である時に、
伝送ゲート４０７は″ターンオン″され予備循環信号Ｘ
ＰＲＥＣを伝送する。そして、ラッチ４０９は、伝送ゲ
ート４０７を介して伝送された信号をラッチする。
【００３３】そして、第２伝送ラッチゲート４０３は、
短期遅延信号ＰＳＦＲＧ２が活性化する時、第１伝送ラ
ッチゲート４０１の出力(Ｎ４０２)信号を伝送してラッ
チして予備信号ＸＰＲＥ１を発生する。すなわち、短期
遅延信号ＰＳＦＲＧ２が″ハイ″状態になれば、伝送ゲ
ート４１１は″ターンオン″されて第１伝送ラッチゲー
ト４０１の出力(Ｎ４０２)信号を伝送する。そして、ラ
ッチ４１３は、伝送ゲート４１１によって伝送された信
号をラッチする。
【００３４】そして、伝送ゲート４０５は、短期遅延信
号ＰＳＦＲＧ２が非活性化する時、第２伝送ラッチゲー
ト４０３の出力信号である予備信号ＸＰＲＥ１を伝送
し、結局、予備循環信号ＸＰＲＥＣを発生する。すなわ
ち、長期遅延信号ＰＳＦＲＧ２が″ロー″状態になれ
ば、伝送ゲート４０５は″ターンオン″されて予備信号
ＸＰＲＥ１を伝送する。そして、結局、補助循環信号Ｘ
ＰＲＥＣを発生する。
【００３５】そして、この実施の形態の予備信号発生部
２１９は、初期化部４１５をさらに具備している。初期
化部４１５は、読出しモードが完了した後に補助信号Ｘ
ＰＲＥＣを初期化する。この実施の形態では、初期化部
４１５はＰＭＯＳトランジスタ４１７で構成されてい
る。ＰＭＯＳトランジスタ４１７は、初期化信号ＰＳＲ
ＲＳＴによって制御される。そして、初期化信号ＰＳＲ
ＲＳＴは、バーストが終了する時にパルスとなる信号で
ある。
【００３６】したがって、この実施の形態の補助信号遅
延発生部２０７の動作を全体的に説明すれば、次の通り
である。以前のバーストが終わる時、初期化信号ＰＳＲ
ＲＳＴは″ロー″状態から″ハイ″状態、更に″ロー″
状態に遷移するパルスが発生する。したがって、ＰＭＯ
Ｓトランジスタ４１７は″ターンオン″されてから、再
び″ターンオフ″され、予備信号ＸＰＲＥ１は″ハイ″
状態になる。この時、予備循環信号ＸＰＲＥＣは″ロ
ー″状態である。そして、信号ＸＰＲＥ２は″ロー″状
態になる。そして、短期遅延信号ＰＳＦＲＧ２は″ロ
ー″状態であるから、第３伝送ラッチゲート４１９の出
力(Ｎ４２０)信号は″ハイ″状態を維持している。そし
て、第l伝送ラッチゲート４０１の出力(Ｎ４０２)信号
は"ロー"状態を維持している。
【００３７】続いて、第１外部クロック信号ＣＬＫ０の
立ち上がりエッジを感知して短期遅延信号ＰＳＦＲＧ２
が″ハイ″に遷移すると、予備循環信号ＸＰＲＥＣは″
ロー″状態にレベルが遷移する。そして、この時、予備
信号ＸＰＲＥ１は″ハイ″状態にレベルが遷移する。そ
して、短期遅延信号ＰＳＦＲＧ２が″ロー″に下降遷移
した時、第１伝送ラッチゲート４０１の出力(Ｎ４０２)
信号は″ハイ″状態を維持している。
【００３８】再び、第２外部クロック信号ＣＬＫ１の立
ち上がりエッジを感知して短期遅延信号ＰＳＦＲＧ２
が″ハイ″に上昇遷移すると、予備信号ＸＰＲＥ１は″
ロー″状態にレベルが遷移する。
【００３９】図５は、図２に示す制御信号発生部２１１
を示す図である。図５を参照して制御信号発生部２１１
を詳細に説明すれば、次の通りである。
【００４０】制御信号発生部２１１は、伝送ゲート５０
１及びバッファ５０３を具備する。伝送ゲート５０１
は、補助信号ＸＡＤOに応答して予備信号ＸＰＲＥ１を
伝送する。そして、バッファ５０３は、伝送ゲート５０
１によって伝送された信号をバッファリングし制御信号
ＮＤＬ０を発生する。
【００４１】そして、この実施の形態の制御信号発生部
２１１は、初期化部５０５をさらに具備している。初期
化部５０５は、補助信号ＸＡＤ０が非活性化する時、制
御信号ＮＤＬ０を初期化する。
【００４２】したがって、この実施の形態の制御信号発
生部２１１は、初期状態、すなわち、補助信号ＸＡＤ０
が″ロー″である時、制御信号ＮＤＬ０のレベルは″ハ
イ″になる。そして、制御信号ＮＤＬ０は、補助信号Ｘ
ＡＤ０及び予備信号ＸＰＲＥ１のうち後に（２番目に）
遷移する信号に応答してレベルが遷移する。すなわち、
補助信号ＸＡＤ０が″ロー″から″ハイ″にレベル遷移
が発生され、予備信号ＸＰＲＥ１が″ハイ″から″ロ
ー″にレベル遷移することにより、制御信号ＮＤＬ０の
レベルが遷移する。
【００４３】補助信号ＸＡＤ０は、第１外部クロック信
号の立ち上がりエッジを感知して発生する信号であり、
予備信号ＸＰＲＥ１は、第２外部クロック信号の立ち上
がりエッジを感知して発生する信号である。しかし、補
助信号ＸＡＤ０のレベル遷移が予備信号ＸＰＲＥ１のレ
ベル遷移よりも後に発生する場合がある。これは短期遅
延部２１７による遅延が長期遅延部２１３による遅延よ
りも短い場合があるためである。図６は、図２に示すレ
ジスタ２０１の具体的な構成例を示す図である。図６を
参照すれば、レジスタ２０１は、伝送ゲート６０１及び
ラッチ６０３を具備する。制御信号ＮＤＬ０が″ハイ″
に活性化する時、伝送ゲート６０１は、出力線データＤ
ＩＯＢを伝送する。そして、制御信号ＮＤＬ０が″ロ
ー″に非活性化する時、伝送ゲート６０１は″ターンオ
フ″されて出力線データＤＩＯＢの伝送は遮断される。
そして、ラッチ６０３は、伝送ゲート６０１によって伝
送された信号をラッチする。
【００４４】そして、この実施の形態のレジスタ２０１
は、初期化部６０５をさらに具備する。この実施の形態
では、初期化部６０５は、ＮＭＯＳトランジスタで構成
される。信号ＶＣＣＨＢは″ハイ″レベルになった後に
再び″ロー″レベルになる信号である。したがって、パ
ワーオンする時、伝送ゲート６０１の出力(Ｎ６０２)信
号は″ロー″レベルに初期化される。そして、ラッチ６
０３によってラッチされたデータは信号ＣＤＱ０が″ハ
イ″である時にＤＱｉとして出力される。
【００４５】図７は、この実施の形態に係る半導体メモ
リ装置が高周波数で動作する場合の主要端子及び信号に
関するタイミング図である。図７を参照して高周波数で
の半導体メモリ装置の動作を説明すれば、次の通りであ
る。外部クロック信号の中から最初のクロック信号であ
る第１外部クロック信号ＣＬＫ０の立ち上がりエッジを
感知して第１内部クロック信号ＰＣＬＫ０が発生し、２
番目のクロック信号である第２外部クロック信号ＣＬＫ
１の立ち上がりエッジを感知して第２内部クロック信号
ＰＣＬＫ１が発生する。
【００４６】そして、第１内部クロック信号ＰＣＬＫ０
は長期遅延部２１３を経て長期遅延信号ＰＳＦＲＧ１と
して出力される。そして、長期遅延信号ＰＳＦＲＧ１の
立ち上がりエッジを感知して補助信号ＸＡＤ０は″ロ
ー″から″ハイ″状態へレベルが遷移する。
【００４７】そして、第２内部クロック信号ＰＣＬＫ１
は、短期遅延部２１７を経て短期遅延信号ＰＳＦＲＧ２
として出力される。そして、短期遅延信号ＰＳＦＲＧ２
の立ち上がりエッジを感知して予備信号ＸＰＲＥ１は″
ハイ″から″ロー″状態へレベルが遷移する。
【００４８】高周波数では、補助信号ＸＡＤ０のレベル
遷移が予備信号ＸＰＲＥ１のレベル遷移より後に発生す
る。従って、補助信号ＸＡＤ０の″ロー″から″ハイ″
状態へのレベル遷移を感知し、制御信号ＤＬ０は″ハ
イ″から″ロー″状態のレベル遷移が発生し、レジスタ
２０１は出力線データＤＩＯＢの入力を遮断するように
なる。
【００４９】図８は、この実施の形態に係る半導体メモ
リ装置が低周波数で動作する場合の主要端子及び信号に
関するタイミング図である。図８を参照して低周波数で
の半導体メモリ装置の動作を説明すれば、次の通りであ
る。図７に示す高周波で動作する場合と同じ過程で、補
助信号ＸＡＤ０は″ロー″から″ハイ″状態に、予備信
号ＸＰＲＥ１は″ハイ″から″ロー″状態へのレベル遷
移が発生される。
【００５０】ところが、低周波数では、予備信号ＸＰＲ
Ｅ１のレベル遷移が補助信号ＸＡＤ０のレベル遷移より
後に発生する。従って、予備信号ＸＰＲＥ１の″ハイ″
から″ロー″状態へのレベル遷移を感知して、制御信号
ＤＬ０は″ハイ″から″ロー″状態のレベル遷移が発生
し、レジスタ２０１は出力線データＤＩＯＢの入力を遮
断するようになる。
【００５１】図７及び図８を参照して説明したように、
レジスタ２０１は、高周波数では第１外部クロック信号
ＣＬＫ０によって、低周波数では第２外部クロック信号
ＣＬＫ１によって最初の出力線データの入力が遮断され
るようになる。
【００５２】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００５３】
【発明の効果】本発明によれば、例えば、高周波数の動
作で不良が発生する半導体メモリ装置であっても低周波
数では正常に動作させることができる。
【００５４】
【図面の簡単な説明】
【図１】従来の技術のウェーブパイプライニング制御構
造を有する半導体メモリ装置のブロック図である。
【図２】本発明の好適な実施の形態に係るウェーブパイ
プライニング制御構造を有する半導体メモリ装置の構成
を示すブロック図である。
【図３】図２に示す補助信号発生部２１５を示す図であ
る。
【図４】図２に示す予備信号発生部２１９を示す図であ
る。
【図５】図２に示す制御信号発生部２１１を示す図であ
る。
【図６】図２に示すレジスタ２０１の構成例を示す図で
ある。
【図７】本発明の好適な実施の形態に係る半導体メモリ
装置が高周波数で動作する場合の主要端子及び信号に関
するタイミング図である。
【図８】本発明の好適な実施の形態に係る半導体メモリ
装置が低周波数で動作する場合の主要端子及び信号に関
するタイミング図である。
【符号の説明】
２０１ レジスタ ２０３ 制御部 ２０５ 内部クロック信号発生部 ２０７ 補助信号遅延発生部 ２０９ 予備信号遅延発生部 ２１１ 制御信号発生部 ２１３ 長期遅延部 ２１５ 補助信号発生部 ２１７ 短期遅延部 ２１９ 予備信号発生部 ＣＬＫ０ 第１外部クロック信号 ＣＬＫ１ 第２外部クロック信号 ＤＩＯＢ 出力線データ ＮＤＬ０ 制御信号 ＰＣＬＫ０ 第１内部クロック信号 ＰＣＬＫ１ 第２内部クロック信号 ＰＳＦＲＧ１ 長期遅延クロック信号 ＰＳＦＲＧ２ 短期遅延クロック信号 ＸＡＤ０ 補助信号 ＸＰＲＥ１ 予備信号

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 １周期の読出しモードの間に連続的に複
    数個のデータを出力する構造を有する同期式半導体メモ
    リ装置において、 所定の制御信号に応答してセルアレイから出力される出
    力線データを保持するするレジスタと、 第１及び第２外部クロック信号に応答して前記制御信号
    を発生する制御部とを具備し、 前記制御信号は、第１外部クロック信号の立ち上がりエ
    ッジを感知してレベルが遷移する補助信号と第２外部ク
    ロック信号の立ち上がりエッジを感知してレベルが遷移
    する予備信号とのうち後に遷移する信号に応答してレベ
    ルが遷移することを特徴とする同期式半導体メモリ装
    置。
  2. 【請求項２】 前記制御部は、 前記第１外部クロック信号の立ち上がりエッジを感知し
    て第１内部クロック信号を発生し、前記第２外部クロッ
    ク信号の立ち上がりエッジを感知して第２内部クロック
    信号を発生する内部クロック信号発生部と、 前記第１内部クロック信号を遅延させて、前記第１内部
    クロック信号の活性化に応答して自身の出力信号である
    補助信号のレベルを遷移させる補助信号遅延発生部と、 前記補助信号遅延発生部より短い遅延時間だけ前記第２
    内部クロック信号を遅延させて、前記第２内部クロック
    信号の活性化に応答して自身の出力信号である予備信号
    のレベルを遷移させる予備信号遅延発生部と、 前記補助信号と前記予備信号を入力信号とし、前記補助
    信号と前記予備信号のうち後に遷移される信号に応答し
    て自身の出力信号である制御信号のレベルを遷移させる
    制御信号発生部と、 を具備することを特徴とする請求項１に記載の同期式半
    導体メモリ装置。
  3. 【請求項３】 前記補助信号遅延発生部は、 前記第１内部クロック信号を遅延させて長期遅延クロッ
    ク信号を発生する長期遅延部と、 前記長期遅延クロック信号の活性化に応答して自身の出
    力信号である補助信号のレベルを遷移させる補助信号発
    生部と、 を具備することを特徴とする請求項２に記載の同期式半
    導体メモリ装置。
  4. 【請求項４】 前記補助信号発生部は、 前記長期遅延信号が非活性化する時に、所定の補助循環
    信号を伝送しラッチする第１伝送ラッチゲートと、 前記長期遅延信号が活性化する時に、前記第１伝送ラッ
    チゲートの出力信号を伝送してラッチして前記補助信号
    を発生する第２伝送ラッチゲートと、 前記長期遅延信号が非活性化する時に、前記第２伝送ラ
    ッチゲートの出力信号を伝送し前記補助循環信号を発生
    させる伝送ゲートと、 を具備することを特徴とする請求項３に記載の同期式半
    導体メモリ装置。
  5. 【請求項５】 前記補助信号発生部は、読出しモードが
    完了した後に前記補助信号を初期化する初期化部をさら
    に具備することを特徴とする請求項４に記載の同期式半
    導体メモリ装置。
  6. 【請求項６】 前記予備信号遅延発生部は、 前記第２内部クロック信号を遅延させて短期遅延クロッ
    ク信号を発生する短期遅延部と、 前記短期遅延クロック信号の活性化に応答して自身の出
    力信号である予備信号のレベルを遷移させる予備信号発
    生部と、 を具備することを特徴とする請求項２に記載の同期式半
    導体メモリ装置。
  7. 【請求項７】 前記予備信号発生部は、 前記短期遅延信号が非活性化する時に、所定の予備循環
    信号を伝送しラッチする第１伝送ラッチゲートと、 前記短期遅延信号が活性化する時に、前記第１伝送ラッ
    チゲートの出力信号を伝送してラッチして前記予備信号
    を発生する第２伝送ラッチゲートと、 前記短期遅延信号が非活性化する時に、前記第２伝送ラ
    ッチゲートの出力信号を伝送して前記予備循環信号を発
    生させる伝送ゲートと、 を具備することを特徴とする請求項６に記載の同期式半
    導体メモリ装置。
  8. 【請求項８】 前記予備信号発生部は、読出しモードが
    完了した後に前記予備信号を初期化する初期化部をさら
    に具備することを特徴とする請求項７に記載の同期式半
    導体メモリ装置。
  9. 【請求項９】 前記制御信号発生部は、 前記補助信号に応答して、前記第１外部クロック信号の
    立ち上がりエッジを感知し前記予備信号を伝送する伝送
    ゲートと、 前記伝送ゲートを介して伝送された信号をバッファリン
    グして前記制御信号を発生するバッファと、 を具備することを特徴とする請求項２に記載の同期式半
    導体メモリ装置。
  10. 【請求項１０】 前記制御信号発生部は、前記補助信号
    が非活性化する時に、前記制御信号を初期化する初期化
    部をさらに具備することを特徴とする請求項９に記載の
    同期式半導体メモリ装置。
  11. 【請求項１１】 前記レジスタは、 前記制御信号が活性化する時に、前記出力線データを伝
    送する伝送ラッチゲートと、 前記伝送ゲートを介して伝送された信号をラッチするラ
    ッチと、 を具備することを特徴とする請求項１に記載の同期式半
    導体メモリ装置。
  12. 【請求項１２】 前記レジスタは、パワーオンする時
    に、前記伝送ゲートの出力信号を初期化する初期化部を
    さらに具備することを特徴とする請求項１１に記載の同
    期式半導体メモリ装置。
  13. 【請求項１３】 一周期の読出しモードの間に連続的に
    複数個のデータを出力する同期式半導体メモリ装置のデ
    ータ出力方法において、 所定の制御信号に応答してセルアレイから出力される出
    力線データを保持するデータ保持過程と、 第１及び第２外部クロック信号に応答して前記制御信号
    を発生する制御信号発生過程とを具備し、 前記制御信号は、第１外部クロック信号の立ち上がりエ
    ッジを感知してレベルが遷移する補助信号と第２外部ク
    ロック信号の立ち上がりエッジを感知してレベルが遷移
    する予備信号のうち後に遷移する信号に応答してレベル
    が遷移することを特徴とする同期式半導体メモリ装置の
    データ出力方法。
  14. 【請求項１４】 前記制御信号発生過程は、 前記第１外部クロック信号の立ち上がりエッジを感知し
    て第１内部クロック信号を発生し、前記第２外部クロッ
    ク信号の立ち上がりエッジを感知して第２内部クロック
    信号を発生する内部クロック信号発生過程と、 前記第１内部クロック信号を遅延させて、前記第１内部
    クロック信号の活性化に応答して補助信号のレベルを遷
    移させる補助信号遅延発生過程と、 前記補助信号遅延発生過程よりも短い遅延時間だけ前記
    第２内部クロック信号を遅延させて、前記第２内部クロ
    ック信号の活性化に応答して予備信号のレベルを遷移さ
    せる予備信号遅延発生過程と、 前記補助信号と前記予備信号を入力信号とし、前記補助
    信号と前記予備信号のうち後に遷移する信号に応答して
    制御信号のレベルを遷移させる制御信号発生過程と、 を具備することを特徴とする請求項１３に記載の同期式
    半導体メモリ装置のデータ出力方法。
  15. 【請求項１５】 前記補助信号遅延発生過程は、 前記第１内部クロック信号を遅延させて長期遅延クロッ
    ク信号を発生する長期遅延過程と、 前記長期遅延クロック信号の活性化に応答して補助信号
    のレベルを遷移させる補助信号発生過程と、 を具備することを特徴とする請求項１４に記載の同期式
    半導体メモリ装置のデータ出力方法。
  16. 【請求項１６】 前記予備信号遅延発生過程は、 前記第２内部クロック信号を遅延させて短期遅延クロッ
    ク信号を発生する短期遅延過程と、 前記短期遅延クロック信号の活性化に応答して予備信号
    のレベルを遷移させる予備信号発生過程と、 を具備することを特徴とする請求項１４に記載の同期式
    半導体メモリ装置のデータ出力方法。
JP10273570A 1997-12-04 1998-09-28 同期式半導体メモリ装置及びデータ出力方法 Pending JPH11176161A (ja)

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