KR100650845B1 - 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 - Google Patents

소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 Download PDF

Info

Publication number
KR100650845B1
KR100650845B1 KR1020050130515A KR20050130515A KR100650845B1 KR 100650845 B1 KR100650845 B1 KR 100650845B1 KR 1020050130515 A KR1020050130515 A KR 1020050130515A KR 20050130515 A KR20050130515 A KR 20050130515A KR 100650845 B1 KR100650845 B1 KR 100650845B1
Authority
KR
South Korea
Prior art keywords
control signal
internal
signal
semiconductor memory
memory device
Prior art date
Application number
KR1020050130515A
Other languages
English (en)
Inventor
강신덕
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050130515A priority Critical patent/KR100650845B1/ko
Priority to CN2006100993452A priority patent/CN1992070B/zh
Priority to US11/490,242 priority patent/US7453744B2/en
Application granted granted Critical
Publication of KR100650845B1 publication Critical patent/KR100650845B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0278—Arrangements for impedance matching

Abstract

본 발명은 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는 메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법에 관한 것으로, 본 발명에 따른 버퍼 제어 회로와, 이를 포함하는 메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법은, 터미네이션 장치용 제어 신호에 기초하여 버퍼 제어 신호를 발생함으로써, 데이터 입력 버퍼에 의한 불필요한 소비 전력을 감소시킬 수 있다.
터미네이션 장치, 터미네이션 제어 신호, 버퍼 제어 신호, 제어 신호 발생기

Description

소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는 메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법{Buffer control circuit for reducing consumption power source, a semiconductor memory device for the use of a memory module with the buffer control circuit, and control operation method of the same}
도 1은 종래의 반도체 메모리 장치의 버퍼 제어 회로와 데이터 입출력 회로들을 나타내는 블록도이다.
도 2는 도 1에 도시된 버퍼 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 버퍼 제어 회로의 블록도이다.
도 4는 도 3에 도시된 버퍼 제어 회로를 상세히 나타내는 도면의 일례이다.
도 5는 도 3에 도시된 버퍼 제어 회로를 상세히 나타내는 도면의 다른 예이다.
도 6은 본 발명의 일실시예에 따른 메모리 모듈용 반도체 메모리 장치들을 나타내는 도면이다.
도 7은 도 6에 도시된 버퍼 제어 회로의 동작과 관련된 신호들의 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 메모리 모듈용 반도체 메모리 장치들을 나타내는 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, BFC1∼BFCN : 버퍼 제어 회로 110 : 제1 제어 신호 발생기
120 : 제2 제어 신호 발생기 DIOC1∼DIOCN : 데이터 입출력 회로
IDB1∼IDBN : 데이터 입력 버퍼 ODB1∼ODBN : 데이터 출력 버퍼
ODT1∼ODTN : 터미네이션 장치 200 : 내부 회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 버퍼 제어 회로 및 그 제어 동작 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 기입(write) 동작시 외부 장치로부터의 외부 입력 데이터를 수신하여, 메모리 셀 어레이를 포함하는 내부 코아(core) 회로에 출력하는 데이터 입력 버퍼를 포함한다. 상기 데이터 입력 버퍼가 인에이블되어 상기 외부 입력 데이터의 수신 동작을 실행할 때, 상기 반도체 메모리 장치의 소비 전류는 급격하게 증가한다. 그 이유는, 상기 데이터 입력 버퍼가 비교적 큰 저항값을 가지는 외부 전송 라인을 통하여, 상기 외부 입력 데이터를 수신하기 때문이다. 데이터 입력 버퍼에 의한 소비 전류를 줄이기 위해서는, 데이터 입력 버퍼가 실제로 동작해야 하는 기간을 제외한 나머지 기간 동안 디세이블되도록 제어하는 것이 매우 중요하다. 따라서 반도체 메모리 장치는 제어 신호를 발생하여, 데이터 입력 버퍼를 인에이블시키거나, 또는 디세이블시키는 버퍼 제어 회로를 포함한다.
도 1 및 도 2를 참고하여, 종래의 버퍼 제어 회로의 구성 및 동작을 간략히 설명하면 다음과 같다. 도 1은 종래의 반도체 메모리 장치의 버퍼 제어 회로와 데이터 입출력 회로들을 나타내는 블록도이다. 데이터 입출력 회로들(DATC1∼DATCJ)(J는 정수)의 데이터 입력 버퍼들(INB1∼INBJ) 및 데이터 출력 버퍼들(OUTB1∼OUTBJ)은 입출력 패드들(P1∼PJ)에 각각 연결된다. 예를 들어, 상기 데이터 입력 버퍼(INB1)와 상기 데이터 출력 버퍼(OUTB1)는 상기 입출력 패드(P1)에 연결된다. 상기 데이터 입력 버퍼들(INB1∼INBJ)은 버퍼 제어 신호(ENDINDSB1)에 응답하여 각각 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 버퍼 제어 신호(ENDINDSB1)가 디세이블될 때, 상기 데이터 입력 버퍼들(INB1∼INBJ)이 인에이블된다. 상기 데이터 입력 버퍼들(INB1∼INBJ)은 인에이블될 때, 상기 입출력 패드들(P1∼PJ)을 통하여 외부 입력 데이터들(WDAT1∼WDATJ)을 각각 수신하고, 내부 입력 데이터들(INDAT1∼INDATJ)을 각각 출력한다. 상기 데이터 출력 버퍼들(OUTB1∼OUTBJ)은 내부 출력 데이터들(OUTDAT1∼OUTDATJ)을 각각 수신하고, 상기 입출력 패드들(P1∼PJ)에 외부 출력 데이터들(RDAT1∼RDATJ)을 각각 출력한다. 한편, 버퍼 제어 회로(10)는 라이트 레이턴시(Write latency) 신호들(WL1∼WL3) 및 내부 제어 신호들(CKEBCOM, RASIDLE, DOFFB1, WTSTDB)에 응답하여, 상기 버퍼 제어 신호(ENDINDSB1)를 발생한다. 좀 더 상세하게는, 상기 버퍼 제어 회로(10)는 상기 내부 제어 신호(RASIDLE)가 디세이블될 때, 상기 버퍼 제어 신호(ENDINDSB1)를 디세이블 시키고, 상기 내부 제어 신호(DOFFB1) 또는 상기 내부 제어 신호(RASIDLE)가 인에이블될 때, 상기 버퍼 제어 신호(ENDINDSB1)를 인에이블시킨다. 상기 버퍼 제어 회로(10)를 포함하는 반도체 메모리 장치의 리드(read) 동작시, 상기 데이터 출력 버퍼들(OUTB1∼OUTBJ)이 상기 입출력 패드들(P1∼PJ)에 상기 외부 출력 데이터들(RDAT1∼RDATJ)을 각각 출력하는 동안, 상기 내부 제어 신호(DOFFB1)가 인에이블된다. 결국, 상기 버퍼 제어 회로(10)는 상기 제어 신호(RASIDLE)가 디세이블되는 구간(즉, 상기 반도체 메모리 장치의 액티브(active) 구간) 동안에는, 상기 제어 신호(DOFFB1)에 응답하여 상기 버퍼 제어 신호(ENDINDSB1)를 인에이블시킨다. 하지만, 상기 버퍼 제어 회로(10)가 상기 제어 신호(DOFFB1)에 기초하여 상기 버퍼 제어 신호(ENDINDSB1)를 발생할 경우, 설계자가 상기 버퍼 제어 회로(10)를 설계하는데 많은 어려움이 있다. 이를 좀 더 상세히 설명하면, 상기 버퍼 제어 회로(10)는 데이터 입력 버퍼의 제어 동작을 신속하게 실행하기 위해, 데이터 입력 버퍼에 근접하게 설계된다. 하지만, 상기 제어 신호(DOFFB1)를 발생하는 제어 신호 발생기(미도시)는 제어 회로 블록(미도시)의 각종 제어 신호들을 수신해야 하기 때문에, 데이터 입력 버퍼로부터 멀리 떨어져서 설계된다. 하지만, 반도체 제조 기술의 발달로 인하여 반도체 칩이 고집적화 소형화됨에 따라, 상기 제어 신호(DOFFB1)를 전달하는 신호 라인(signal line)을 상기 제어 신호 발생기에서 상기 버퍼 제어 회로(10)에까지 라우팅(routing)하는 설계 작업이 점점 더 어려워지고 있다.
한편, 상기 버퍼 제어 회로(10)가 상기 제어 신호(DOFFB1)에 기초하여 상기 버퍼 제어 신호(ENDINDSB1)를 발생할 경우, 상기 데이터 입력 버퍼들(INB1∼INBJ) 이 실제로 동작할 필요가 없는 기간 동안에도 동작하게 되는 문제점이 있다. 이러한 문제점은, 특히, 메모리 모듈(module)과 같이, 다수의 반도체 메모리 장치들(즉, 메모리 랭크들(ranks))이 하나의 칩(chip) 상에 설치된 반도체 장치에, 상기 버퍼 제어 회로(10)를 포함하는 반도체 메모리 장치가 적용될 경우 더욱 심각하게 나타날 수 있다. 도 2를 참고하여, 상기 버퍼 제어 회로(10)를 포함하는 반도체 메모리 장치가 메모리 모듈에 설치된 경우, 상기 버퍼 제어 회로(10)의 동작 과정을 설명하면 다음과 같다. 상기 메모리 모듈이 제1 내지 제U(U는 정수) 반도체 메모리 장치들(미도시)을 포함하고, 상기 제1 내지 제U 반도체 메모리 장치들 각각이 상기 버퍼 제어 회로(10)를 포함하는 것으로 가정하자. 또, 액티브 커맨드(active command)(ACT)가 상기 제1 내지 제U 반도체 메모리 장치들에 동시에 입력되고, 리드(read) 커맨드들(READ1∼READU)이 순차적으로 상기 제1 내지 제U 반도체 메모리 장치들에 입력된 후, 프리차지(precharge) 커맨드(PRECH)가 상기 제1 내지 제U 반도체 메모리 장치들에 동시에 입력되는 것으로 가정하자. 도 2에서, 칩 선택 신호들(CSB1∼CSBU)은 상기 제1 내지 제U 반도체 메모리 장치들을 각각 선택하는 신호들이고, 내부 제어 신호들(DOFFB1∼DOFFBU) 각각은 상기 제1 내지 제U 반도체 메모리 장치들 각각의 내부에서 발생된다. 또, 버퍼 제어 신호(ENDINDSB1)는 상기 제1 반도체 메모리 장치의 데이터 입력 버퍼들(INB1∼INBJ)을 인에이블시키거나 또는 디세이블시킨다. 먼저, 상기 액티브 커맨드(ACT)가 상기 제1 내지 제U 반도체 메모리 장치들에 동시에 입력되면, 상기 제1 내지 제U 반도체 메모리 장치들이 각각 액티브 된다. 이 후, 상기 리드 커맨드들(READ1∼READU)이 순차적으로 상기 제1 내지 제U 반도체 메모리 장치들에 각각 입력되면, 상기 제1 내지 제U 반도체 메모리 장치들이 각각 순차적으로 리드 동작을 실행한다. 이때, 상기 내부 제어 신호들(DOFFB1∼DOFFBU) 각각은 상기 제1 내지 제U 반도체 메모리 장치들 중 자신에 대응하는 반도체 메모리 장치가 외부 출력 데이터들(RDAT1∼RDATJ)을 외부에 출력할 때에만 인에이블된다. 도면의 간략화를 위해, 도 2에서는 상기 제1 내지 제U 반도체 메모리 장치들 각각의 외부 출력 데이터(RDAT1)의 타이밍 도만이 도시되어 있다. 상기 내부 제어 신호(DOFFB1)는 상기 제1 반도체 메모리 장치가 상기 외부 출력 데이터(RDAT1)를 외부에 출력하는 동안 인에이블된다. 따라서, 상기 제1 반도체 메모리 장치의 상기 버퍼 제어 회로(10)는 상기 내부 제어 신호(DOFFB1)가 인에이블되는 기간(T1) 동안 상기 버퍼 제어 신호(ENDINDSB1)를 인에이블시키고, 상기 기간(T1) 이 후, 상기 버퍼 제어 신호(ENDINDSB1)를 다시 디세이블시킨다. 그 결과, 상기 제1 반도체 메모리 장치의 데이터 입력 버퍼들(INB1∼INBJ)이 상기 기간(T1) 동안 디세이블되고, 상기 기간(T1) 이 후, 다시 인에이블된다. 실질적으로, 상기 제2 내지 제U 반도체 메모리 장치들이 리드 동작을 각각 실행하는 기간(T2) 동안, 상기 제1 반도체 메모리 장치의 상기 데이터 입력 버퍼들(INB1∼INBJ)은 동작할 필요가 없다. 결국, 상기 기간(T2) 동안, 상기 제1 반도체 메모리 장치의 상기 데이터 입력 버퍼들(INB1∼INBJ)이 불필요하게 전류를 소비하게 되는 문제점이 있다. 이와 유사하게, 상기 제2 내지 제U 반도체 메모리 장치들 각각의 데이터 입력 버퍼들(INB1∼INBJ) 역시, 상기 제2 내지 제U 반도체 메모리 장치들 각각의 리드 동작 기간 이외의 기간 동안 불필요하게 전류를 소비하게 되는 문제점이 있다. 이러한 문 제점은 상기 메모리 모듈에 포함되는 반도체 메모리 장치의 수가 증가할 때, 더욱 심각하게 나타날 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 터미네이션(termination) 장치용 제어 신호에 기초하여 버퍼 제어 신호를 발생함으로써, 데이터 입력 버퍼에 의한 불필요한 소비 전력을 감소시킬 수 있는 버퍼 제어 회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 터미네이션 장치용 제어 신호에 기초하여 버퍼 제어 신호를 발생함으로써, 데이터 입력 버퍼에 의한 불필요한 소비 전력을 감소시킬 수 있는 메모리 모듈용 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 터미네이션 장치용 제어 신호에 기초하여 버퍼 제어 신호를 발생함으로써, 데이터 입력 버퍼에 의한 불필요한 소비 전력을 감소시킬 수 있는 버퍼 제어 회로의 제어 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 버퍼 제어 회로는, 제1 제어 신호 발생기 및 제2 제어 신호 발생기를 포함한다. 제1 제어 신호 발생기는 라이트 레이턴시(write latency) 신호들과 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생한다. 제2 제어 신호 발생기는 내부 버퍼 제어 신호와 터미네이션(termination) 제어 신호에 응답하여, 버퍼 제어 신호를 발생한다. 바람직하 게, 터미네이션 제어 신호는 터미네이션 장치와 버퍼 제어 회로를 포함하는 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블된다. 설정된 시간은 반도체 메모리 장치에 입력되는 리드(read) 커맨드와, 반도체 메모리 장치에 설정된 카스(CAS; column address strobe) 레이턴시 및 버스트 길이(burst length)에 의해 결정된다. 터미네이션 제어 신호에 응답하여, 터미네이션 장치가 인에이블되거나 또는 디세이블된다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 메모리 모듈용 반도체 메모리 장치는, 버퍼 제어 회로, 복수의 데이터 입력 버퍼들, 및 복수의 터미네이션 장치들을 포함한다. 버퍼 제어 회로는 라이트 레이턴시 신호들, 내부 제어 신호들, 및 터미네이션 제어 신호에 응답하여, 버퍼 제어 신호를 발생한다. 복수의 데이터 입력 버퍼들은 복수의 데이터 입력 라인들을 통하여 복수의 입출력 패드들에 각각 연결된다. 복수의 데이터 입력 버퍼들은 반도체 메모리 장치의 라이트 동작시, 버퍼 제어 신호에 응답하여, 복수의 입출력 패드들에 각각 입력되는 외부 입력 데이터들을 각각 수신하고, 내부 입력 데이터들을 코아 회로를 포함하는 내부 회로에 각각 출력한다. 복수의 터미네이션 장치들은 복수의 데이터 입력 라인들에 각각 연결되고, 터미네이션 제어 신호에 응답하여, 복수의 데이터 입력 라인들의 임피던스(impedance)를 각각 설정된 값으로 정합(matching) 시킨다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 메모리 모듈용 반도체 메모리 장치는, 복수의 버퍼 제어 회로들, 복수의 데이터 입력 버퍼들, 및 복수의 터미네이션 장치들을 포함한다. 복수의 버퍼 제어 회로들은 라 이트 레이턴시 신호들, 내부 제어 신호들, 및 터미네이션 제어 신호에 각각 응답하여, 복수의 버퍼 제어 신호들을 각각 발생한다. 복수의 데이터 입력 버퍼들은 복수의 데이터 입력 라인들을 통하여 복수의 입출력 패드들에 각각 연결된다. 복수의 데이터 입력 버퍼들은 반도체 메모리 장치의 라이트 동작시, 복수의 버퍼 제어 신호들에 각각 응답하여, 복수의 입출력 패드들에 각각 입력되는 외부 입력 데이터들을 각각 수신하고, 내부 입력 데이터들을 코아 회로를 포함하는 내부 회로에 각각 출력한다. 복수의 터미네이션 장치들은 복수의 데이터 입력 라인들에 각각 연결되고, 터미네이션 제어 신호에 응답하여, 복수의 데이터 입력 라인들의 임피던스를 각각 설정된 값으로 정합시킨다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 버퍼 제어 회로의 제어 동작 방법은, 적어도 하나의 데이터 입력 버퍼와 적어도 하나의 터미네이션 장치를 포함하는 메모리 모듈용 반도체 메모리 장치에서, 적어도 하나의 데이터 입력 버퍼를 제어하는 버퍼 제어 회로의 제어 동작 방법에 있어서, 라이트 레이턴시 신호들과 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생하는 단계; 및 내부 버퍼 제어 신호와 터미네이션 제어 신호에 응답하여, 버퍼 제어 신호를 발생함으로써, 적어도 하나의 데이터 입력 버퍼를 인에이블시키거나 또는 디세이블시키는 단계를 포함한다. 바람직하게, 터미네이션 제어 신호는 적어도 하나의 터미네이션 장치의 동작을 제어하고, 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블된다. 설정된 시간은 반도체 메모리 장치에 입력되는 리드 커맨드와, 반도체 메모리 장치에 설정된 카스 레이턴시 및 버스트 길이에 의해 결정된 다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 버퍼 제어 회로의 블록도이다. 도 3을 참고하면, 버퍼 제어 회로(100)는 제1 제어 신호 발생기(110)와 제2 제어 신호 발생기(120)를 포함한다. 상기 제1 제어 신호 발생기(110)는 라이트 레이턴시 신호들(WL1∼WL3)과 내부 제어 신호들(CKEBCOM, RASIDLE, WTSTDB)에 응답하여, 내부 버퍼 제어 신호(ENDISB)를 발생한다. 상기 라이트 레이턴시 신호들(WL1∼WL3)은 상기 버퍼 제어 회로(100)를 포함하는 반도체 메모리 장치(예를 들어, SMD1, 도 6참고)에 설정된 라이트 레이턴시에 따라 각각 인에이블되거나 또는 디세이블된다. 상기 라이트 레이턴시는 상기 반도체 메모리 장치(SMD1)에 라이트(write) 커맨드가 입력된 시점으로부터 외부 입력 데이터들(IDQ1_1∼IDQ1_N)(N은 정수)이 상기 반도체 메모리 장치(SMD1)의 데이터 입력 버퍼들(IDB1∼IDBN)에 각각 입력될 때까지의 시간을 나타낸다. 예를 들어, 상기 라이트 레이턴시가 1일 때(즉, 1tCK(1tCK = 1 clock cycle)일 때), 상기 라이트 레이턴시 신호(WL1)가 인에이블되고, 상기 라이트 레이턴시 신호들(WL2, WL3)은 디세이블된다. 또, 상기 라이트 레이턴시가 2일 때(즉, 2tCK일 때), 상기 라이트 레이턴시 신호(WL2)가 인에이블되고, 상기 라이트 레이턴 시 신호들(WL1, WL3)이 디세이블된다. 또, 상기 라이트 레이턴시가 3일 때(즉, 3tCK일 때), 상기 라이트 레이턴시 신호(WL3)가 인에이블되고, 상기 라이트 레이턴시 신호들(WL1, WL2)이 디세이블된다. 상기 내부 제어 신호(CKEBCOM)는 상기 반도체 메모리 장치(SMD1)의 내부 클록 신호(CLK)가 토글(toggle) 될 때, 디세이블된다. 상기 내부 제어 신호(RASIDLE)는 상기 반도체 메모리 장치(SMD1)에 액티브 커맨드(ACT, 도 7 참고)가 입력될 때, 상기 액티브 커맨드(ACT)에 동기하여 디세이블되고, 상기 반도체 메모리 장치(SMD1)에 프리차지 커맨드(PRECH1, 도 7 참고)가 입력될 때, 상기 프리차지 커맨드(PRECH1)에 동기하여 인에이블된다. 상기 내부 제어 신호(WTSTDB)는 상기 반도체 메모리 장치(SMD1)에 입력되는 라이트 커맨드와, 상기 반도체 메모리 장치(SMD1)에 설정된 라이트 레이턴시 및 버스트 길이(burst length)에 기초하여, (도시되지 않은 제어 회로에 의해) 발생된다. 좀 더 상세하게는, 상기 라이트 커맨드에 응답하여, 상기 제어 회로가 상기 라이트 레이턴시와 상기 버스트 길이에 의해 결정되는 시간 동안 상기 내부 제어 신호(WTSTDB)를 디세이블시킨다. 여기에서, 상기 반도체 메모리 장치(SMD1)에 상기 라이트 커맨드가 입력되는 시점이 'A'이고, 상기 시점(A1)으로부터 상기 내부 제어 신호(WTSTDB)가 디세블될 때까지의 지연 시간이 '△D'인 것으로 가정하자. 이 경우, 상기 내부 제어 신호(WTSTDB)는 시점(A+△D+[(WL-1)×1tCK])에 디세이블되고, 이 후, 시간([(BL/2)+2]×1tCK)동안 디세이블 상태로 유지된다. 상기 'WL'은 상기 반도체 메모리 장치(SMD1)에 설정된 라이트 레이턴시이고, 상기 'BL'은 상기 반도체 메모리 장치(SMD1)에 설정된 버스트 길이이다. 한편, 상기 △D는 상기 내부 클록 신호(CLK) 에 비동기적으로 발생하는 지연 시간이다. 따라서, 상기 내부 제어 신호(WTSTDB)가 디세블되는 시점은 상기 △D에 따라 변화할 수 있다.
상기 제2 제어 신호 발생기(120)는 상기 내부 버퍼 제어 신호(ENDISB)와 터미네이션 제어 신호(ODTENB)에 응답하여, 버퍼 제어 신호(IDBCTLB)를 발생한다. 상기 터미네이션 제어 신호(ODTENB)는 리드 동작시, 상기 반도체 메모리 장치(SMD1)에 입력되는 리드 커맨드와, 상기 반도체 메모리 장치(SMD1)에 설정된 카스(CAS; column address strobe) 레이턴시 및 버스트 길이에 의해 결정되는 시간 동안, 인에이블된다. 이를 좀 더 상세히 설명하면, 상기 반도체 메모리 장치(SMD1)에 상기 리드 커맨드가 입력되어 카스 레이턴시 만큼 지연된 시점이 'B'인 것으로 가정할 경우, 상기 터미네이션 제어 신호(ODTENB)는 시점(B+[(CL-1)×1tCK])에 인에이블되고, 그 후, 시간([(BL/2)+2]×1tCK) 동안 인에이블 상태를 유지한다. 상기 터미네이션 제어 신호(ODTENB)가 상기 시간([(BL/2)+2]×1tCK) 동안 인에이블되도록 하는 이유는, 외부 출력 데이터(예를 들어, ODQ1_1, 도 6 참고)가 상기 반도체 메모리 장치(SMD1)로부터 안정적으로 출력되도록 하기 위함이다. 즉, 데이터 입력 버퍼(예를 들어, IDB1, 도 6 참고)와 입출력 버퍼(IOP1)를 공유하는 데이터 출력 버퍼(ODB1)가 상기 외부 출력 데이터(ODQ1_1)를 상기 입출력 버퍼(IOP1)에 출력하는 동안, 상기 터미네이션 장치(ODT1)가 인에이블될 경우, 상기 데이터 출력 버퍼(ODB1)는 상기 외부 출력 데이터(ODQ1_1)를 안정적으로 출력할 수 없다. 따라서, 상기 터미네이션 제어 신호(ODTENB)가 인에이블되는 시점은 상기 데이터 출력 버퍼(ODB1)는 상기 외부 출력 데이터(ODQ1_1)를 출력하는 시점보다 1 클록 사이클 더 앞서는 것이 바람직하다. 그 후, 상기 터미네이션 제어 신호(ODTENB)가 디세이블되는 시점은 상기 데이터 출력 버퍼(ODB1)는 상기 외부 출력 데이터(ODQ1_1)의 출력 동작을 완료한 시점 보다 1 클록 사이클 더 뒤지는 것이 바람직하다.
한편, 상기 터미네이션 제어 신호(ODTENB)에 응답하여, 상기 반도체 메모리 장치(SMD1)에 포함되는 터미네이션 장치들(ODT1∼ODTN, 도 6참고)이 인에이블되거나 또는 디세이블된다. 좀 더 상세하게는, 상기 터미네이션 제어 신호(ODTENB)가 인에이블될 때, 상기 터미네이션 장치들(ODT1∼ODTN)이 디세이블된다.
도 4 및 도 5를 참고하여, 상기 제1 제어 신호 발생기(110) 및 상기 제2 제어 신호 발생기(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다. 먼저, 도 4를 참고하면, 상기 제1 제어 신호 발생기(110)는 내부 로직 회로들(130, 140)과 선택 출력 회로(150)를 포함한다. 상기 내부 로직 회로(130)는 상기 라이트 레이턴시 신호들(WL1∼WL3)에 응답하여, 선택 제어 신호(G1)를 출력한다. 좀 더 상세하게는, 상기 라이트 레이턴시 신호들(WL1∼WL3) 중 어느 하나가 인에이블될 대, 상기 내부 로직 회로(130)가 상기 선택 제어 신호(G1)를 인에이블시킨다. 상기 내부 로직 회로(130)는 NOR 게이트(131)와 인버터(132)를 포함한다. 상기 NOR 게이트(131)는 상기 라이트 레이턴시 신호들(WL1∼WL3)에 응답하여, 내부 로직 신호(L1)를 출력한다. 상기 인버터(132)는 상기 내부 로직 신호(L1)를 반전시키고, 그 반전된 신호를 상기 선택 제어 신호(G1)로서 출력한다. 택일적으로, 도 5에서 참고되는 것과 같이, 상기 내부 로직 회로(130)가 OR 게이트로 구현될 수도 있다.
상기 내부 로직 회로(140)는 상기 내부 제어 신호들(CKEBCOM, RASIDLE)에 응 답하여, 제어 로직 신호(G2)를 출력한다. 좀 더 상세하게는, 상기 내부 제어 신호들(CKEBCOM, RASIDLE) 중 어느 하나가 인에이블될 때, 상기 내부 로직 회로(140)가 상기 제어 로직 신호(G2)를 인에이블시킨다. 상기 내부 로직 회로(140)는 NOR 게이트(141)와 인버터(142)를 포함한다. 상기 NOR 게이트(141)는 상기 내부 제어 신호들(CKEBCOM, RASIDLE)에 응답하여, 내부 로직 신호(L2)를 출력한다. 상기 인버터(142)는 상기 내부 로직 신호(L2)를 반전시키고, 그 반전된 신호를 상기 제어 로직 신호(G2)로서 출력한다. 택일적으로, 도 5에서 참고되는 것과 같이, 상기 내부 로직 회로(140)가 OR 게이트로 구현될 수도 있다.
상기 선택 출력 회로(150)는 선택 회로들(160, 170)과 래치 회로(180)를 포함한다. 상기 선택 회로(160)는 상기 선택 제어 신호(G1)에 응답하여, 상기 제어 로직 신호(G2)를 수신하여, 선택 신호(SEL)로서 출력한다. 상기 선택 회로(160)는 인버터들(161, 162)을 포함한다. 상기 인버터(161)는 상기 선택 제어 신호(G1)를 반전시키고, 반전된 선택 제어 신호(G1B)를 출력한다. 상기 인버터(162)는 3상(tri-state) 인버터로서 구현될 수 있다. 상기 인버터(162)는 상기 선택 제어 신호(G1)와 상기 반전된 선택 제어 신호(G1B)에 응답하여, 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 선택 제어 신호(G1)가 인에이블될 때, 상기 인버터(162)가 인에이블되어, 상기 제어 로직 신호(G2)를 수신하고, 상기 제어 로직 신호(G2)를 상기 선택 신호(SEL)로서 출력한다. 좀 더 상세하게는, 상기 인버터(162)가 상기 제어 로직 신호(G2)를 반전시키고, 그 반전된 신호를 상기 선택 신호(SEL)로서 출력한다.
상기 선택 회로(170)는 상기 선택 제어 신호(G1)에 응답하여, 상기 내부 제어 신호(WTSTDB)를 수신하여, 상기 선택 신호(SEL)로서 출력한다. 상기 선택 회로(170)는 인버터들(171, 172)을 포함한다. 상기 인버터(171)는 상기 선택 제어 신호(G1)를 반전시키고, 반전된 선택 제어 신호(G1B)를 출력한다. 상기 인버터(162)와 유사하게, 상기 인버터(172) 역시 3상 인버터로서 구현될 수 있다. 상기 인버터(172)는 상기 선택 제어 신호(G1)와 상기 반전된 선택 제어 신호(G1B)에 응답하여, 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 선택 제어 신호(G1)가 디세이블될 때, 상기 인버터(172)가 인에이블되어, 상기 내부 제어 신호(WTSTDB)를 수신하고, 상기 내부 제어 신호(WTSTDB)를 상기 선택 신호(SEL)로서 출력한다. 좀 더 상세하게는, 상기 인버터(172)가 상기 내부 제어 신호(WTSTDB)를 반전시키고, 그 반전된 신호를 상기 선택 신호(SEL)로서 출력한다. 바람직하게, 상기 인버터들(162, 172) 중 어느 하나가 인에이블될 때, 나머지는 디세이블된다. 결과적으로, 상기 선택 회로들(160, 170) 중 어느 하나가 상기 선택 신호(SEL)의 출력 동작을 실행할 때, 나머지는 상기 선택 신호(SEL)의 출력 동작을 정지한다.
상기 래치 회로(180)는 인버터들(181, 182)을 포함한다. 상기 래치 회로(180)는 상기 선택 신호(SEL)를 래치하고, 그 래치된 신호를 상기 내부 버퍼 제어 신호(ENDISB)로서 출력한다. 결과적으로, 상기 라이트 레이턴시 신호들(WL1∼WL3) 중 어느 하나가 인에이블될 때, 상기 제1 제어 신호 발생기(110)는 상기 내부 제어 신호들(CKEBCOM, RASIDLE)에 응답하여, 상기 내부 버퍼 제어 신호(ENDISB)를 출력한다. 또, 상기 라이트 레이턴시 신호들(WL1∼WL3)이 모두 디세이블될 때(즉, 반도 체 메모리 장치에 설정된 라이트 레이턴시가 3 보다 큰 경우), 상기 제1 제어 신호 발생기(110)가 상기 내부 제어 신호(WTSTDB)에 응답하여, 상기 내부 버퍼 제어 신호(ENDISB)를 출력한다. 이처럼, 상기 라이트 레이턴시가 3 보다 작을 때, 상기 제1 제어 신호 발생기(110)가 상기 내부 제어 신호(WTSTDB)를 사용하지 않는 이유는, 상기 내부 제어 신호(WTSTDB)가 시점(A+△D+[(WL-1)×1tCK])에 디세이블되기 때문이다. 이를 좀 더 상세히 설명하면, 반도체 메모리 장치의 동작 주파수가 증가함에 따라 상기 내부 클록 신호(CLK)의 주기가 감소한다. 따라서, 상기 반도체 메모리 장치에 외부 입력 데이터가 입력되는 시간이 시점이 점점 더 빨라지게 된다. 하지만, 상기 시간(△D)은 상기 내부 클록 신호(CLK)에 비동기적인(asynchronous) 신호이기 때문에, 상기 외부 입력 데이터가 입력되는 시점에 비하여 상기 내부 제어 신호(WTSTDB)가 디세이블되는 시점이 더 느리다. 그 결과, 상기 내부 제어 신호(WTSTDB)에 응답하여, 상기 제1 제어 신호 발생기(110)가 상기 내부 버퍼 제어 신호(ENDISB)를 출력하고, 상기 내부 버퍼 제어 신호(ENDISB)에 응답하여, 상기 제2 제어 신호 발생기(120)가 버퍼 제어 신호(IDBCTLB)를 출력한다. 결국, 데이터 입력 버퍼가 상기 버퍼 제어 신호(IDBCTLB)에 응답하여 인에이블 되는 시점이 상기 외부 입력 데이터가 입력되는 시점보다 더 느려지게 된다.
상기 제2 제어 신호 발생기(120)는 NOR 게이트(121)와 인버터(122)를 포함한다. 상기 NOR 게이트(121)는 상기 내부 버퍼 제어 신호(ENDISB)와 상기 터미네이션 제어 신호(ODTENB)에 응답하여, 내부 로직 신호(L3)를 출력한다. 상기 인버터(122)는 상기 내부 로직 신호(L3)를 반전시키고, 그 반전된 신호를 상기 버퍼 제어 신호 (IDBCTLB)로서 출력한다. 택일적으로, 도 5에서 참고되는 것과 같이, 상기 제2 제어 신호 발생기(120)는 OR 게이트로 구현될 수도 있다.
상술한 것과 같이, 상기 버퍼 제어 회로(100)는 상기 버퍼 제어 회로(100)를 포함하는 반도체 메모리 장치가 실제로 리드 동작을 실행하는 기간뿐만 아니라, 상기 터미네이션 제어 신호(ODTENB)가 인에이블되는 기간(즉, 터미네이션 장치가 디세이블되는 기간) 동안에도 데이터 입력 버퍼가 디세이블 될 수 있도록, 상기 버퍼 제어 신호(IDBCTLB)를 출력한다. 따라서, 상기 버퍼 제어 회로(100)는 상기 데이터 입력 버퍼의 불필요한 동작을 방지하여, 불필요한 소비 전력을 감소시킬 수 있다.
도 6은 본 발명의 일실시예에 따른 버퍼 제어 회로를 포함하는 메모리 모듈용 반도체 메모리 장치들을 나타내는 도면이다. 도 6에서는 반도체 메모리 장치들(SMD1∼SMDK)(K는 정수)이 하나의 메모리 모듈에 포함되는 경우가 도시되어 있다. 상기 반도체 메모리 장치들(SMD1∼SMDK)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 반도체 메모리 장치(SMD1)를 중심으로 설명하면 다음과 같다. 상기 반도체 메모리 장치(SMD1)는 버퍼 제어 회로(100), 내부 회로(200), 데이터 입출력 회로들(DIOC1∼DIOCN)(N은 정수), 및 터미네이션 장치들(ODT1∼ODTN)(N은 정수)을 포함한다. 상기 버퍼 제어 회로(100)는 제1 제어 신호 발생기(110)와 제2 제어 신호 발생기(120)를 포함한다. 상기 제1 제어 신호 발생기(110)와 상기 제2 제어 신호 발생기(120)의 구성 및 구체적인 동작 설명은 도 3 내지 도 5를 참고하여 상술한 것과 실질적으로 유사하므로 생략된다. 상기 내부 회로(200)는 코아 회로(미도시)를 포함한다. 상기 데이터 입출력 회로들(DIOC1∼DIOCN) 각각은 데이터 입력 버퍼 와 데이터 출력 버퍼를 포함한다. 예를 들어, 상기 데이터 입출력 회로(DIOC1)는 데이터 입력 버퍼(IDB1)와 데이터 출력 버퍼(ODB1)를 포함하고, 상기 데이터 입출력 회로(DIOCN)는 데이터 입력 버퍼(IDBN)와 데이터 출력 버퍼(ODBN)를 포함한다. 상기 데이터 입력 버퍼들(IDB1∼IDBN)은 데이터 입력 라인들(DIL1∼DILN)을 통하여 입출력 패드들(IOP1∼IOPN)에 각각 연결된다. 상기 반도체 메모리 장치(SMD1)의 라이트 동작시, 상기 데이터 입력 버퍼들(IDB1∼IDBN)은 상기 버퍼 제어 회로(100)에 의해 발생된 버퍼 제어 신호(IDBCTLB1)에 응답하여, 상기 입출력 패드들(IOP1∼IOPN)에 각각 입력되는 외부 입력 데이터들(IDQ1_1∼IDQ1_N)을 각각 수신하고, 내부 입력 데이터들(ID1∼IDN)을 상기 내부 회로(200)에 각각 출력한다. 상기 반도체 메모리 장치(SMD1)의 리드 동작시, 상기 데이터 출력 버퍼들(ODB1∼ODBN)은 상기 내부 회로(200)로부터 수신되는 내부 출력 데이터들(OD1∼ODN)을 각각 수신하고, 외부 출력 데이터들(ODQ1_1∼ODQ1_N)을 상기 입출력 패드들(IOP1∼IOPN)에 각각 출력한다. 상기 터미네이션 장치들(ODT1∼ODTN)은 상기 데이터 입력 라인들(DIL1∼DILN)에 각각 연결된다. 상기 터미네이션 장치들(ODT1∼ODTN)은 상기 터미네이션 제어 신호(ODTENB)에 응답하여, 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 터미네이션 제어 신호(ODTENB)가 디세이블될 때, 상기 터미네이션 장치들(ODT1∼ODTN)이 인에이블된다. 상기 터미네이션 장치들(ODT1∼ODTN)은 인에이블될 때, 상기 데이터 입력 라인들(DIL1∼DILN)의 임피던스(impedence)를 각각 설정된 값으로 정합(matching) 시킴으로써, 상기 반도체 메모리 장치(SMD1)에 입력되는 상기 외부 입력 데이터들(IDQ1_1∼IDQ1_N)의 왜곡(distortion)을 최소화한다. 설계자 는 상기 반도체 메모리 장치(SMD1)의 상기 터미네이션 장치들(ODT1∼ODTN)로서 다양한 타입의 ODT(On-Die termination) 스킴(scheme)들을 사용할 수 있다. 예를 들어, 상기 터미네이션 장치들(ODT1∼ODTN) 각각은 PMOS 트랜지스터로서 구현될 수 있다. 이 경우, 상기 PMOS 트랜지스터의 저항값은 상기 데이터 입력 라인(DIL1∼DILN 중 하나)의 임피던스를 설정된 값으로 정합시키기에 적합하도록 설정될 수 있다. 또, 상기 터미네이션 장치들(ODT1∼ODTN) 각각이 PMOS 트랜지스터로서 구현될 경우, 도 6에 도시되지 않았지만, 상기 PMOS 트랜지스터의 소스에는 내부 전압(VDDQ)이 입력되고, 그 드레인은 상기 데이터 입력 라인(DIL1∼DILN 중 하나)에 연결된다. 또, 상기 PMOS 트랜지스터의 게이트에는 상기 터미네이션 제어 신호(ODTENB)가 입력된다. 상기 터미네이션 제어 신호(ODTENB)가 디세이블될 때, 상기 PMOS 트랜지스터가 턴 온되어 상기 내부 전압(VDDQ)을 상기 데이터 입력 라인(DIL1∼DILN 중 하나)에 공급한다. 반대로, 상기 터미네이션 제어 신호(ODTENB)가 인에이블될 때, 상기 PMOS 트랜지스터가 턴 오프된다.
다음으로, 도 7을 참고하여, 상기 버퍼 제어 회로(100)가 상기 데이터 입력 버퍼들(IDB1∼IDBN)의 동작을 제어하는 과정을 좀 더 상세히 설명한다. 본 실시예에서는, 상기 반도체 메모리 장치(SMD1)의 버퍼 제어 회로(100)의 동작을 중심으로 설명한다. 설명의 편의상, 상기 반도체 메모리 장치들(SMD1∼SMDK) 각각에 설정된 카스 레이턴시 및 라이트 레이턴시가 각각 2이고, 버스트 길이가 4비트인 것으로 가정하자. 또, 상기 반도체 메모리 장치들(SMD1∼SMDK)에 액티브 명령(ACT)이 동시에 입력되고, 리드 명령들(READ1∼READK)이 상기 반도체 메모리 장치들(SMD1∼ SMDK)에 순차적으로 입력된 후, 프리차지 명령(PRECHK)이 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력되는 것으로 가정하자. 도 7에서, 칩 선택 신호들(CSB1∼CSBK)(K는 정수)은 상기 반도체 메모리 장치들(SMD1∼SMDK)을 각각 선택하는 신호들이다. 또, 상기 반도체 메모리 장치들(SMD1∼SMDK)에는 라스(RAS; Row Address Strobe) 제어 신호(RASB), 카스 제어 신호(CASB), 및 기입 인에이블(write enable) 신호(WEB)가 공통으로 입력되는 신호들이다.
먼저, 상기 내부 클록 신호(CLK)가 토글되면, 상기 내부 제어 신호(CLEBCOM)가 디세이블 된다. 이 후, 상기 칩 선택 신호들(CSB1∼CSBK) 전체와, 상기 라스 제어 신호(RASB)가 로직 로우로 되고, 상기 액티브 커맨드(ACT)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력되면, 상기 반도체 메모리 장치들(SMD1∼SMDK)이 각각 액티브 된다. 택일적으로, 상기 액티브 커맨드(ACT)는 상기 반도체 메모리 장치들(SMD1∼SMDK) 중 하나 또는 일부에 선택적으로 입력될 수도 있다. 이 경우, 액티브 되어야 할 반도체 메모리 장치를 제외한 나머지 반도체 메모리 장치들에 대응하는 상기 칩 선택 신호들(CSB1∼CSBK 중 일부)이 로직 하이로 유지된다.
상기 반도체 메모리 장치(SMD1)에 대응하는 내부 제어 신호(RASIDLE1)는 상기 액티브 커맨드(ACT)가 상기 반도체 메모리 장치(SMD1)에 입력될 때, 디세이블된다. 이 후, 상기 내부 제어 신호(RASIDLE1)는 상기 프리차지 커맨드(PRECHK)가 상기 반도체 메모리 장치(SMD1)에 입력될 때까지 디세이블 상태로 유지된다. 한편, 상기 반도체 메모리 장치(SMD1)에 설정된 라이트 레이턴시가 2이므로, 라이트 레이턴시 신호(WL2)가 인에이블되고, 라이트 레이턴시 신호들(WL1, WL3)이 디세이블된 다. 그 결과, 상기 버퍼 제어 회로(100)의 제1 제어 신호 발생기(110)는 상기 내부 제어 신호들(RASIDLE1, WTSTDB1)에 응답하여, 내부 버퍼 제어 신호(ENDISB1)를 발생한다. 상기 내부 제어 신호(RASIDLE1)가 디세이블 상태이므로, 상기 제1 제어 신호 발생기(110)는 내부 버퍼 제어 신호(ENDISB1)를 디세이블시킨다. 초기에, 터미네이션 제어 신호(ODTENB1)가 디세이블 된다. 따라서, 상기 터미네이션 제어 신호(ODTENB1)에 응답하여, 상기 반도체 메모리 장치(SMD1)의 터미네이션 장치들(ODT1∼ODTN)이 인에이블 된다. 상기 버퍼 제어 회로(100)의 상기 제2 제어 신호 발생기(120)는 상기 터미네이션 제어 신호(ODTENB1)와 상기 내부 버퍼 제어 신호(ENDISB1)에 응답하여, 버퍼 제어 신호(IDBCTLB1)를 디세이블시킨다. 그 결과, 상기 버퍼 제어 신호(IDBCTLB1)에 응답하여, 상기 반도체 메모리 장치(SMD1)의 데이터 입력 버퍼들(IDB1∼IDBN)이 인에이블된다.
이 후, 상기 카스 제어 신호(CASB)와 상기 칩 선택 신호(CSB1)가 로직 로우로 되고, 상기 칩 선택 신호들(CSB2∼CSBK)이 로직 하이로 될 때, 상기 리드 커맨드(READ1)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력되면, 상기 반도체 메모리 장치(SMD1)가 리드 동작을 실행한다. 이때, 상기 반도체 메모리 장치들(SMD2∼SMDK)은 리드 동작을 실행하지 않는다. 한편, 상기 터미네이션 제어 신호(ODTENB1)는 시점(TM)에 인에이블된다. 그 후, 상기 버스트 길이가 4비트이므로, 상기 터미네이션 제어 신호(ODTENB1)가 4tCK 동안 인에이블 상태를 유지한다.
상기 반도체 메모리 장치(SMD1)의 상기 제2 제어 신호 발생기(120)는 상기 터미네이션 제어 신호(ODTENB1)에 응답하여, 상기 버퍼 제어 신호(IDBCTLB1)를 인 에이블시킨다. 그 결과, 상기 버퍼 제어 신호(IDBCTLB1)에 응답하여, 상기 반도체 메모리 장치(SMD1)의 데이터 입력 버퍼들(IDB1∼IDBN)이 디세이블된다.
상기 4tCK 이 후, 상기 카스 제어 신호(CASB)와 상기 칩 선택 신호(CSB2)가 로직 로우로 되고, 상기 칩 선택 신호들(CSB1, CSB3∼CSBK)이 로직 하이로 될 때, 상기 리드 커맨드(READ2)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력된다. 그 결과, 상기 반도체 메모리 장치(SMD2)가 리드 동작을 실행하고, 상기 반도체 메모리 장치들(SMD1, SMD3∼SMDK)은 리드 동작을 실행하지 않는다. 상기 4tCK 이 후, 상기 반도체 메모리 장치(SMD1)에 상기 리드 커맨드(READ2)가 입력되므로, 상기 리드 커맨드(READ2)에 의해 상기 터미네이션 제어 신호(ODTENB1)가 인에이블된 상태로 계속 유지된다. 그 후에도, 도 7에서 참고되는 것과 같이, 상기 반도체 메모리 장치(SMD1)가 상기 리드 커맨드(READ3∼READK 중 하나)를 3tCK마다 수신하므로, 상기 터미네이션 제어 신호(ODTENB1)는 시간(T11) 동안 인에이블 상태로 유지된 후, 디세이블된다. 결국, 상기 반도체 메모리 장치(SMD1)의 상기 제2 제어 신호 발생기(120)는 상기 터미네이션 제어 신호(ODTENB1)에 응답하여, 상기 반도체 메모리 장치들(SMD1∼SMDK)의 리드 동작이 모두 완료될 때까지(즉, 시간(T12) 동안), 상기 버퍼 제어 신호(IDBCTLB1)를 인에이블시킨 후 디세이블시킨다. 그 결과, 상기 시간(T12) 동안, 상기 반도체 메모리 장치(SMD1)의 데이터 입력 버퍼들(IDB1∼IDBN)이 디세이블 상태로 유지된 후 인에이블된다. 결과적으로, 상기 시간(T12) 동안, 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 의한 불필요한 소비 전력이 감소될 수 있다.
이 후, 상기 라스 제어 신호(RASB), 상기 기입 인에이블 신호(WEB), 및 상기 칩 선택 신호들(CSB1∼CSBK)이 로직 로우로 될 때, 상기 프리차지 커맨드(PRECHK)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력되면, 상기 반도체 메모리 장치들(SMD1∼SMDK)이 프리차지 동작을 실행한다. 상기 내부 제어 신호(RASIDLE1)는 상기 프리차지 커맨드(PRECHK)가 상기 반도체 메모리 장치(SMD1)에 입력될 때, 인에이블된다. 상기 내부 제어 신호(RASIDLE1)가 인에이블될 때, 상기 제1 제어 신호 발생기(110)는 내부 버퍼 제어 신호(ENDISB1)를 인에이블시킨다. 상기 제2 제어 신호 발생기(120)는 상기 내부 버퍼 제어 신호(ENDISB1)에 응답하여, 상기 버퍼 제어 신호(IDBCTLB1)를 인에이블시킨다. 그 결과, 상기 버퍼 제어 신호(IDBCTLB1)에 응답하여, 상기 반도체 메모리 장치(SMD1)의 데이터 입력 버퍼들(IDB1∼IDBN)이 다시 디세이블된다.
택일적으로, 상기 반도체 메모리 장치들(SMD1∼SMDK)의 프리차지 동작은 선택적으로 하나씩 실행될 수도 있다. 이 경우, 도 7에 도시된 프리차지 커맨드들(PRECH1∼PRECHK)은 상기 반도체 메모리 장치들(SMD1∼SMDK)의 프리차지 동작 시점들을 각각 결정한다. 이를 좀 더 상세히 설명하면, 상기 라스 제어 신호(RASB), 상기 기입 인에이블 신호(WEB), 및 상기 칩 선택 신호(CSB1)가 로직 로우로 될 때, 상기 프리차지 커맨드(PRECHK)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 동시에 입력되면, 상기 반도체 메모리 장치(SMD1)가 프리차지 동작을 실행한다. 한편, 상기 프리차지 커맨드(PRECHK)가 상기 반도체 메모리 장치들(SMD1∼SMDK)에 입력될 때, 도 7에서 점선으로 표시된 것과 같이, 상기 칩 선택 신호들(CSB2∼CSBK)이 로 직 하이로 되므로, 상기 반도체 메모리 장치들(SMD2∼SMDK)은 프리차지 동작을 실행하지 않는다. 또, 상기 프리차지 커맨드(PRECH1)가 상기 반도체 메모리 장치(SMD1)에 입력될 때, 도 7에서 점선으로 표시된 것과 같이, 상기 내부 제어 신호(RASIDLE1)가 인에이블된다. 상기 내부 제어 신호(RASIDLE1)가 인에이블될 때, 상기 제1 제어 신호 발생기(110)는 내부 버퍼 제어 신호(ENDISB1)를 인에이블시킨다. 상기 제2 제어 신호 발생기(120)는 상기 내부 버퍼 제어 신호(ENDISB1)에 응답하여, 상기 버퍼 제어 신호(IDBCTLB1)를 인에이블시킨다. 결국, 상기 버퍼 제어 신호(IDBCTLB1)는 상기 시점(TM)에 인에이블 된 후, 도 7에서 점선으로 표시된 것과 같이, 인에이블 상태를 계속 유지한다. 다음으로, 상기 반도체 메모리 장치들(SMD2∼SMDK)의 프리차지 동작들은 상기 반도체 메모리 장치(SMD1)의 프리차지 동작과 유사하게 실행된다.
상술한 것과 같이, 상기 반도체 메모리 장치(SMD1)에서 상기 버퍼 제어 회로(100)가 상기 터미네이션 제어 신호(ODTENB1)에 응답하여, 상기 버퍼 제어 신호(IDBCTLB1)를 발생하므로, 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 의한 불필요한 소비 전력이 감소될 수 있다. 또한, 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 근접하게 설계된 상기 버퍼 제어 회로(100)가, 상기 터미네이션 장치들(ODT1∼ODTN)을 제어하는 상기 터미네이션 제어 신호(ODTENB1)를 사용하므로, 설계자는 상기 터미네이션 제어 신호(ODTENB1)를 전달하는 신호 라인(SL)을 상기 버퍼 제어 회로(100)에 용이하게 라우팅할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 메모리 모듈용 반도체 메모리 장치들 을 나타내는 도면이다. 도 8에 도시된 반도체 메모리 장치들(SMD1∼SMDK)의 구성 및 구체적인 동작은 한 가지 차이점을 제외하고, 도 6을 참고하여 상술한 것과 실질적으로 유사하다. 따라서, 본 실시예에서는 상기 차이점을 중심으로 설명하기로 한다. 또한, 도 8에서, 반도체 메모리 장치들(SMD1∼SMDK)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 반도체 메모리 장치(SMD1)를 중심으로 설명하기로 한다. 도 8에 도시된 반도체 메모리 장치(SMD1)의 구성이, 도 6에 도시된 반도체 메모리 장치(SMD1)의 구성과 다른 점은, 상기 버퍼 제어 회로(100)가 버퍼 제어 회로들(BFC1∼BFCN)로 대체되었다는 것이다. 상기 버퍼 제어 회로들(BFC1∼BFCN) 각각은 라이트 레이턴시 신호들(WL1∼WL3)과 내부 제어 신호들(CKEBCOM, RASIDLE1, WTSTDB1)에 응답하여, 버퍼 제어 신호(IDBCTLB1∼IDBCTLBN 중 하나)를 발생한다. 그 결과, 상기 데이터 입력 버퍼들(IDB1∼IDBN)이 상기 버퍼 제어 신호들(IDBCTLB1∼IDBCTLBN)에 각각 응답하여, 인에이블되거나 또는 디세이블된다. 이처럼, 상기 버퍼 제어 신호(IDBCTLB1∼IDBCTLBN)에 의해 상기 데이터 입력 버퍼들(IDB1∼IDBN)이 각각 제어될 경우, 상기 데이터 입력 버퍼들(IDB1∼IDBN)은 도 6에 도시된 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 비하여 더욱 신속하게 인에이블되거나 또는 디세이블될 수 있다. 그 이유는, 상기 버퍼 제어 회로들(BFC1∼BFCN)이 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 각각 대응하게 배치되므로, 상기 버퍼 제어 신호들(IDBCTLB1∼IDBCTLBN)이 상기 데이터 입력 버퍼들(IDB1∼IDBN)에 도달하는 데 걸리는 지연 시간이 감소하기 때문이다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 버퍼 제어 회로와, 이를 포함하는 메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법은, 터미네이션 장치용 제어 신호에 기초하여 버퍼 제어 신호를 발생함으로써, 데이터 입력 버퍼에 의한 불필요한 소비 전력을 감소시킬 수 있다. 또한, 본 발명에 따른 버퍼 제어 회로와, 이를 포함하는 메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법은 터미네이션 장치용 제어 신호를 전달하는 신호 라인을 버퍼 제어 회로에 라우팅하는 설계자의 설계 작업을 용이하게 할 수 있다.

Claims (33)

  1. 라이트 레이턴시(write latency) 신호들과 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생하는 제1 제어 신호 발생기; 및
    상기 내부 버퍼 제어 신호와 터미네이션(termination) 제어 신호에 응답하여, 버퍼 제어 신호를 발생하는 제2 제어 신호 발생기를 포함하는 버퍼 제어 회로.
  2. 제1항에 있어서,
    상기 터미네이션 제어 신호는 터미네이션 장치와 상기 버퍼 제어 회로를 포함하는 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블되고,
    상기 설정된 시간은 상기 반도체 메모리 장치에 입력되는 리드(read) 커맨드와, 상기 반도체 메모리 장치에 설정된 카스(CAS; column address strobe) 레이턴시 및 버스트 길이(burst length)에 의해 결정되고,
    상기 터미네이션 장치는 상기 터미네이션 제어 신호에 응답하여, 인에이블되거나 또는 디세이블되는 버퍼 제어 회로.
  3. 제2항에 있어서,
    상기 라이트 레이턴시 신호들은 제1 내지 제3 라이트 레이턴시 신호들을 포함하고,
    상기 제1 내지 제3 라이트 레이턴시 신호들 각각은, 상기 반도체 메모리 장 치에 설정된 라이트 레이턴시에 따라 인에이블되거나 또는 디세이블되는 버퍼 제어 회로.
  4. 제2항에 있어서,
    상기 내부 제어 신호들은 제1 내지 제3 내부 제어 신호들을 포함하고,
    상기 제1 내부 제어 신호는 상기 반도체 메모리 장치의 내부 클록 신호가 토글(toggle) 될 때, 디세이블되고,
    상기 제2 내부 제어 신호는 상기 반도체 메모리 장치에 액티브 커맨드가 입력될 때, 디세이블되고, 상기 반도체 메모리 장치에 프리차지 커맨드가 입력될 때, 인에이블되고,
    상기 제3 내부 제어 신호는 상기 반도체 메모리 장치에 입력되는 라이트 커맨드와, 상기 반도체 메모리 장치에 설정된 라이트 레이턴시 및 버스트 길이(burst length)에 기초하여 발생되는 버퍼 제어 회로.
  5. 제4항에 있어서, 상기 제1 제어 신호 발생기는,
    상기 라이트 레이턴시 신호들에 응답하여, 선택 제어 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 및 제2 내부 제어 신호들에 응답하여, 제어 로직 신호를 출력하는 제2 내부 로직 회로; 및
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호와 상기 제3 내부 제 어 신호 중 어느 하나를 선택하고, 그 선택된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 선택 출력 회로를 포함하는 버퍼 제어 회로.
  6. 제5항에 있어서, 상기 제1 내부 로직 회로는,
    상기 라이트 레이턴시 신호들에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 선택 제어 신호로서 출력하는 인버터를 포함하는 버퍼 제어 회로.
  7. 제5항에 있어서,
    상기 제1 내부 로직 회로는 OR 게이트인 버퍼 제어 회로.
  8. 제5항에 있어서, 상기 제2 내부 로직 회로는,
    상기 제1 및 제2 내부 제어 신호들에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제어 로직 신호로서 출력하는 인버터를 포함하는 버퍼 제어 회로.
  9. 제5항에 있어서,
    상기 제2 내부 로직 회로는 OR 게이트인 버퍼 제어 회로.
  10. 제5항에 있어서, 상기 선택 출력 회로는,
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호를 수신하여, 선택 신호로서 출력하는 제1 선택 회로;
    상기 선택 제어 신호에 응답하여, 상기 제3 내부 제어 신호를 수신하여, 상기 선택 신호로서 출력하는 제2 선택 회로; 및
    상기 선택 신호를 래치하고, 그 래치된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 래치 회로를 포함하고,
    상기 제1 및 제2 선택 회로들 중 어느 하나가 상기 선택 신호의 출력 동작을 실행할 때, 나머지는 상기 선택 신호의 출력 동작을 정지하는 버퍼 제어 회로.
  11. 제1항에 있어서, 상기 제2 제어 신호 발생기는,
    상기 내부 버퍼 제어 신호와 상기 터미네이션 제어 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 버퍼 제어 신호로서 출력하는 인버터를 포함하는 버퍼 제어 회로.
  12. 제1항에 있어서,
    상기 제2 제어 신호 발생기는 OR 게이트인 버퍼 제어 회로.
  13. 메모리 모듈용 반도체 메모리 장치에 있어서,
    라이트 레이턴시 신호들, 내부 제어 신호들, 및 터미네이션 제어 신호에 응답하여, 버퍼 제어 신호를 발생하는 버퍼 제어 회로;
    복수의 데이터 입력 라인들을 통하여 복수의 입출력 패드들에 각각 연결되고, 상기 반도체 메모리 장치의 라이트 동작시, 상기 버퍼 제어 신호에 응답하여, 상기 복수의 입출력 패드들에 각각 입력되는 외부 입력 데이터들을 각각 수신하고, 내부 입력 데이터들을 코아 회로를 포함하는 내부 회로에 각각 출력하는 복수의 데이터 입력 버퍼들; 및
    상기 복수의 데이터 입력 라인들에 각각 연결되고, 상기 터미네이션 제어 신호에 응답하여, 상기 복수의 데이터 입력 라인들의 임피던스(impedance)를 각각 설정된 값으로 정합(matching) 시키는 복수의 터미네이션 장치들을 포함하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 버퍼 제어 회로는,
    상기 라이트 레이턴시 신호들과 상기 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생하는 제1 제어 신호 발생기; 및
    상기 내부 버퍼 제어 신호와 상기 터미네이션 제어 신호에 응답하여, 상기 버퍼 제어 신호를 발생하는 제2 제어 신호 발생기를 포함하는 반도체 메모리 장치.
  15. 제13항에 있어서,
    상기 터미네이션 제어 신호는 상기 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블되고,
    상기 설정된 시간은 상기 반도체 메모리 장치에 입력되는 리드 커맨드와, 상기 반도체 메모리 장치에 설정된 카스 레이턴시 및 버스트 길이에 의해 결정되고,
    상기 복수의 터미네이션 장치들 각각은 상기 터미네이션 제어 신호가 인에이블될 때, 디세이블되는 반도체 메모리 장치.
  16. 제13항에 있어서,
    상기 라이트 레이턴시 신호들은 제1 내지 제3 라이트 레이턴시 신호들을 포함하고,
    상기 제1 내지 제3 라이트 레이턴시 신호들 각각은, 상기 반도체 메모리 장치에 설정된 라이트 레이턴시에 따라 인에이블되거나 또는 디세이블되는 반도체 메모리 장치.
  17. 제14항에 있어서,
    상기 내부 제어 신호들은 제1 내지 제3 내부 제어 신호들을 포함하고,
    상기 제1 내부 제어 신호는 상기 반도체 메모리 장치의 내부 클록 신호가 토글 될 때, 디세이블되고,
    상기 제2 내부 제어 신호는 상기 반도체 메모리 장치에 입력되는 액티브 커맨드가 입력될 때, 디세이블되고, 상기 반도체 메모리 장치에 입력되는 프리차지 커맨드가 입력될 때, 인에이블되고,
    상기 제3 내부 제어 신호는 상기 반도체 메모리 장치에 입력되는 라이트 커맨드와, 상기 반도체 메모리 장치에 설정된 라이트 레이턴시 및 버스트 길이에 기초하여 발생되는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 제1 제어 신호 발생기는,
    상기 라이트 레이턴시 신호들에 응답하여, 선택 제어 신호를 출력하는 제1 내부 로직 회로;
    상기 제1 및 제2 내부 제어 신호들에 응답하여, 제어 로직 신호를 출력하는 제2 내부 로직 회로; 및
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호와 상기 제3 내부 제어 신호 중 어느 하나를 선택하고, 그 선택된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 선택 출력 회로를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제1 내부 로직 회로는,
    상기 라이트 레이턴시 신호들에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 선택 제어 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 제2 내부 로직 회로는,
    상기 제1 및 제2 내부 제어 신호들에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제어 로직 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치.
  21. 제18항에 있어서, 상기 선택 출력 회로는,
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호를 수신하여, 선택 신호로서 출력하는 제1 선택 회로;
    상기 선택 제어 신호에 응답하여, 상기 제3 내부 제어 신호를 수신하여, 상기 선택 신호로서 출력하는 제2 선택 회로; 및
    상기 선택 신호를 래치하고, 그 래치된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 래치 회로를 포함하고,
    상기 제1 및 제2 선택 회로들 중 어느 하나가 상기 선택 신호의 출력 동작을 실행할 때, 나머지는 상기 선택 신호의 출력 동작을 정지하는 반도체 메모리 장치.
  22. 제14항에 있어서, 상기 제2 제어 신호 발생기는,
    상기 내부 버퍼 제어 신호와 상기 터미네이션 제어 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 버퍼 제어 신호 로서 출력하는 인버터를 포함하는 반도체 메모리 장치.
  23. 제13항에 있어서,
    상기 반도체 메모리 장치의 리드 동작시, 상기 내부 회로로부터 수신되는 내부 출력 데이터들을 각각 수신하고, 복수의 외부 출력 데이터들을 상기 복수의 입출력 패드들에 각각 출력하는 복수의 데이터 출력 버퍼들을 더 포함하는 반도체 메모리 장치.
  24. 적어도 하나의 데이터 입력 버퍼와 적어도 하나의 터미네이션 장치를 포함하는 메모리 모듈용 반도체 메모리 장치에서, 상기 적어도 하나의 데이터 입력 버퍼를 제어하는 버퍼 제어 회로의 제어 동작 방법에 있어서,
    라이트 레이턴시 신호들과 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생하는 단계; 및
    상기 내부 버퍼 제어 신호와 터미네이션 제어 신호에 응답하여, 버퍼 제어 신호를 발생함으로써, 상기 적어도 하나의 데이터 입력 버퍼를 인에이블시키거나 또는 디세이블시키는 단계를 포함하는 버퍼 제어 회로의 제어 동작 방법.
  25. 제24항에 있어서,
    상기 터미네이션 제어 신호는 상기 적어도 하나의 터미네이션 장치의 동작을 제어하고, 상기 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블되 고,
    상기 설정된 시간은 상기 반도체 메모리 장치에 입력되는 리드 커맨드와, 상기 반도체 메모리 장치에 설정된 카스 레이턴시 및 버스트 길이에 의해 결정되는 버퍼 제어 회로의 제어 동작 방법.
  26. 제24항에 있어서,
    상기 라이트 레이턴시 신호들은 제1 내지 제3 라이트 레이턴시 신호들을 포함하고,
    상기 제1 내지 제3 라이트 레이턴시 신호들 각각은, 상기 반도체 메모리 장치에 설정된 라이트 레이턴시에 따라 인에이블되거나 또는 디세이블되는 버퍼 제어 회로의 제어 동작 방법.
  27. 제24항에 있어서,
    상기 내부 제어 신호들은 제1 내지 제3 내부 제어 신호들을 포함하고,
    상기 제1 내부 제어 신호는 상기 반도체 메모리 장치의 내부 클록 신호가 토글될 때, 디세이블되고,
    상기 제2 내부 제어 신호는 상기 반도체 메모리 장치에 입력되는 액티브 커맨드가 입력될 때, 디세이블되고, 상기 반도체 메모리 장치에 입력되는 프리차지 커맨드가 입력될 때, 인에이블되고,
    상기 제3 내부 제어 신호는 상기 반도체 메모리 장치에 입력되는 라이트 커 맨드와, 상기 반도체 메모리 장치에 설정된 라이트 레이턴시 및 버스트 길이에 기초하여 발생되는 버퍼 제어 회로의 제어 동작 방법.
  28. 제27항에 있어서, 상기 내부 버퍼 제어 신호를 발생하는 단계는,
    상기 라이트 레이턴시 신호들에 응답하여, 선택 제어 신호를 출력하는 단계;
    상기 제1 및 제2 내부 제어 신호들에 응답하여, 제어 로직 신호를 출력하는 단계; 및
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호와 상기 제3 내부 제어 신호 중 어느 하나를 선택하고, 그 선택된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 단계를 포함하는 버퍼 제어 회로의 제어 동작 방법.
  29. 제28항에 있어서, 상기 선택된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 단계는,
    상기 선택 제어 신호에 응답하여, 상기 제어 로직 신호와 상기 제3 내부 제어 신호 중 어느 하나를 수신하여, 선택 신호로서 출력하는 단계; 및
    상기 선택 신호를 래치하고, 그 래치된 신호를 상기 내부 버퍼 제어 신호로서 출력하는 단계를 포함하는 버퍼 제어 회로의 제어 동작 방법.
  30. 제24항에 있어서,
    상기 적어도 하나의 데이터 입력 버퍼를 인에이블시키거나 또는 디세이블시 키는 단계에서, 상기 내부 버퍼 제어 신호와 상기 터미네이션 제어 신호 중 어느 하나가 인에이블될 때, 상기 버퍼 제어 신호가 인에이블되고, 상기 버퍼 제어 신호가 인에이블될 때, 상기 적어도 하나의 데이터 입력 버퍼가 디세이블되는 버퍼 제어 회로의 제어 동작 방법.
  31. 메모리 모듈용 반도체 메모리 장치에 있어서,
    라이트 레이턴시 신호들, 내부 제어 신호들, 및 터미네이션 제어 신호에 각각 응답하여, 복수의 버퍼 제어 신호들을 각각 발생하는 복수의 버퍼 제어 회로들;
    복수의 데이터 입력 라인들을 통하여 복수의 입출력 패드들에 각각 연결되고, 상기 반도체 메모리 장치의 라이트 동작시, 상기 복수의 버퍼 제어 신호들에 각각 응답하여, 상기 복수의 입출력 패드들에 각각 입력되는 외부 입력 데이터들을 각각 수신하고, 내부 입력 데이터들을 코아 회로를 포함하는 내부 회로에 각각 출력하는 복수의 데이터 입력 버퍼들; 및
    상기 복수의 데이터 입력 라인들에 각각 연결되고, 상기 터미네이션 제어 신호에 응답하여, 상기 복수의 데이터 입력 라인들의 임피던스를 각각 설정된 값으로 정합(matching) 시키는 복수의 터미네이션 장치들을 포함하는 반도체 메모리 장치.
  32. 제31항에 있어서, 상기 복수의 버퍼 제어 회로들 각각은,
    상기 라이트 레이턴시 신호들과 상기 내부 제어 신호들에 응답하여, 내부 버퍼 제어 신호를 발생하는 제1 제어 신호 발생기; 및
    상기 내부 버퍼 제어 신호와 상기 터미네이션 제어 신호에 응답하여, 상기 버퍼 제어 신호를 발생하는 제2 제어 신호 발생기를 포함하는 반도체 메모리 장치.
  33. 제31항에 있어서,
    상기 터미네이션 제어 신호는 상기 반도체 메모리 장치의 리드 동작시, 설정된 시간 동안 인에이블되고,
    상기 설정된 시간은 상기 반도체 메모리 장치에 입력되는 리드 커맨드와, 상기 반도체 메모리 장치에 설정된 카스 레이턴시 및 버스트 길이에 의해 결정되고,
    상기 복수의 터미네이션 장치들 각각은 상기 터미네이션 제어 신호가 인에이블될 때, 디세이블되는 반도체 메모리 장치.
KR1020050130515A 2005-12-27 2005-12-27 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 KR100650845B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050130515A KR100650845B1 (ko) 2005-12-27 2005-12-27 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법
CN2006100993452A CN1992070B (zh) 2005-12-27 2006-07-17 缓冲器控制电路及其控制方法、以及半导体存储器件
US11/490,242 US7453744B2 (en) 2005-12-27 2006-07-21 Buffer control circuit, semiconductor memory device for memory module including the buffer control circuit, and control method of the buffer control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050130515A KR100650845B1 (ko) 2005-12-27 2005-12-27 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법

Publications (1)

Publication Number Publication Date
KR100650845B1 true KR100650845B1 (ko) 2006-11-28

Family

ID=37713947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050130515A KR100650845B1 (ko) 2005-12-27 2005-12-27 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법

Country Status (3)

Country Link
US (1) US7453744B2 (ko)
KR (1) KR100650845B1 (ko)
CN (1) CN1992070B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100736367B1 (ko) 2006-02-09 2007-07-06 삼성전자주식회사 데이터 입력 제어 장치를 포함한 반도체 메모리 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090086657A1 (en) * 2007-10-01 2009-04-02 Comsys Communication & Signal Processing Ltd. Hybrid automatic repeat request buffer flushing mechanism
KR101374336B1 (ko) * 2007-10-11 2014-03-17 삼성전자주식회사 메모리 시스템 및 이 시스템을 위한 반도체 메모리 장치와제어부
KR101290764B1 (ko) * 2007-10-24 2013-07-30 삼성전자주식회사 고속동작에 적합한 입력 회로를 갖는 반도체 메모리 장치
KR100925371B1 (ko) * 2008-01-07 2009-11-09 주식회사 하이닉스반도체 반도체 집적 회로의 테스트 회로
KR101092999B1 (ko) * 2010-07-30 2011-12-12 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3621389A (en) * 1969-06-27 1971-11-16 Ibm Frequency domain analyzer using variable-rate time compression
JPS61260733A (ja) * 1985-05-14 1986-11-18 Mitsubishi Electric Corp アドレス比較器
KR100214435B1 (ko) * 1990-07-25 1999-08-02 사와무라 시코 동기식 버스트 엑세스 메모리
KR100225954B1 (ko) * 1996-12-31 1999-10-15 김영환 전력 절감용 반도체 메모리 소자
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US6177810B1 (en) * 1998-12-17 2001-01-23 Siemens Aktiengesellschaft Adjustable strength driver circuit and method of adjustment
JP2002074952A (ja) * 2000-08-31 2002-03-15 Fujitsu Ltd 同期型半導体記憶装置及びその入力回路の制御方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100736367B1 (ko) 2006-02-09 2007-07-06 삼성전자주식회사 데이터 입력 제어 장치를 포함한 반도체 메모리 장치

Also Published As

Publication number Publication date
US7453744B2 (en) 2008-11-18
US20070146375A1 (en) 2007-06-28
CN1992070A (zh) 2007-07-04
CN1992070B (zh) 2010-06-09

Similar Documents

Publication Publication Date Title
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US5581512A (en) Synchronized semiconductor memory
US7327613B2 (en) Input circuit for a memory device
US6759884B2 (en) Semiconductor integrated circuit, method of controlling the same, and variable delay circuit
US6260128B1 (en) Semiconductor memory device which operates in synchronism with a clock signal
JP4370507B2 (ja) 半導体集積回路装置
US9275700B2 (en) Semiconductor device
KR100650845B1 (ko) 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법
US6636443B2 (en) Semiconductor memory device having row buffers
US6288928B1 (en) Semiconductor integrated circuit and method of controlling column switch of semiconductor integrated circuit in write operation
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US7580318B2 (en) Address buffer circuit and method for controlling the same
US6693844B2 (en) Sending signal through integrated circuit during setup time
KR100260071B1 (ko) 동기형 반도체 메모리 장치
JP4113338B2 (ja) 半導体集積回路
US6671788B2 (en) Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus
US8050135B2 (en) Semiconductor memory device
KR100310715B1 (ko) 동기형반도체기억장치
US6606272B2 (en) Method and circuit for processing output data in pipelined circuits
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
KR20010009843A (ko) 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
US7834675B2 (en) Clock control circuit and semiconductor memory device using the same
JP2003281890A (ja) 同期型半導体記憶装置
KR100337206B1 (ko) 모드 레지스터 세팅장치
KR100361865B1 (ko) 어드레스 스트로브장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121022

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131023

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181022

Year of fee payment: 13